異なるバーストをサポートする複数のバス・マスタ（１２，１４，１６）と、異なる特性を有する複数のメモリとの間でインタフェース接続するために、動的にプリフェッチ・バッファ（３０）を構成するメモリ制御装置（３２）およびその方法。プリフェッチ・バッファ（３０）の少なくとも一部のライン・サイズが、バス・マスタ（１２，１４，１６）のうちの１つからの読出し要求を受信するメモリ制御装置に基づいて修正される。プリフェッチ・バッファ・ラインを最適に置換するための適応方法は、どのバッファ・ラインを置換するべきかを決定するために、優先順位順の状態（状態）フィールド情報を使用する。
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本発明は、光ディスク・ドライブの性能を改善するための低コストの技術を提供する。アルゴリズムを使用して、電気機械式アクチュエータを作用抑制し、アクチュエータ（３０８，３１０）の制御の際の誤差を補償する。位置センサ（３１６）を作用抑制するために類似の方法を使用することができる。従来技術の方法は、焦点制御ループ、トラッキング制御ループおよびスレッド制御ループの間の相互作用をノイズとして処理したために、システムの帯域幅が広くなり、光ディスク・ドライブのコストが増大した。本発明は、光ディスク・ドライブの性能を改善するために、ソフトウェア・アルゴリズムを使用して制御ループを能動的に作用抑制する。アクチュエータを作用抑制するために、相互作用効果が測定され、作用抑制マトリックスが決定され、制御系の出力が修正される。
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密接配置したボンディング・ワイヤを種々の異なるパッケージング用途に用いると、電気的性能の向上を図ることができる。一実施形態では、ワイヤ群内にある２本の隣接するボンディング・ワイヤが密接配置されているのは、２本の隣接するワイヤのうちの短い方の長さの少なくとも５０パーセントで、これら２本の隣接するワイヤ間において分離距離Ｄが満たされる場合である。一実施形態では、分離距離Ｄは、２本の隣接するワイヤのうちの直径が大きい方のワイヤの直径の多くとも２倍である。別の実施形態では、分離距離Ｄは、２本の隣接するワイヤ間のワイヤ間ピッチの多くとも３倍である。各ワイヤ群は、２本以上の密接配置ワイヤを含むことができる。密接配置ボンディング・ワイヤのワイヤ群を用いると、例えば、電力−信号−接地の三重組、信号−接地対、信号−電力対、あるいは差動信号対または三重組を形成することができる。
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本明細書の開示はＲＦ出力半導体デバイスに関する。本明細書に開示の一実施形態において、ＲＦ出力プラスチック半導体デバイス（１０）は、半導体（ＲＦ）デバイス（１２）、ＲＦデバイスに電気的に接続されている低温同時焼成セラミックス（ＬＴＣＣ）インピーダンスマッチング構造体（１４）、並びにＲＦデバイス及びインピーダンスマッチング構造体の上方に形成されているプラスチックパッケージ本体（２２）を備える。ＬＴＣＣインピーダンスマッチング構造体は、インピーダンスマッチング構造体の主要本体部分の上方に位置する金属化層（２８，３６）と、金属化層上のパッシベーション層（４４）からなる。パッシベーション層により、金属化層に対するプラスチックパッケージ本体の金型成形コンパウンドの結合強度が増大する。ＬＴＣＣインピーダンスマッチング構造体とＲＦデバイスとの間に電気的な相互接続部が形成されるように、金属化層のうちの一部はパッシベーション層を通じて露出される。好適には、本明細書に開示の実施形態によるＲＦ出力プラスチックパッケージは、従来のＲＦ出力プラスチックパッケージの終端インピーダンスの約２倍以上の終端インピーダンスを示す。
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複数のマスタ（１２，１４）に対応する複数のアクセス要求（８４）を受信するステップと、アクセス許可（８６）を決定するステップと、状態情報（６０）を提供するステップと、アクセス要求（８４）に基づいてアクセス許可（８６）を決定ステップと、状態情報（９０）に基づいてアクセス許可を選択的に修正するステップと、を含むアクセス保護（９６）を決定するための方法および装置。状態情報（６０）は、デバッグ動作、非セキュアまたは検証されていないメモリからの動作、メモリ・プログラミング、ダイレクト・メモリ・アクセス動作、ブート動作、ソフトウェア・セキュリティ検査、セキュリティ・レベル、セキュリティ監視動作、動作モード、障害監視装置、外部バス・インタフェース等（８８）と関連することができる。
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読み込みアクセスについて読み込み割り当てが実行されるかどうかを選択的に決定する為に、読み込み割り当て標識（例えば、読み込み割り当て信号３０）が記憶回路（例えば、キャッシュ２２）に供給される。読み込み割り当てには、キャッシュ（２２）の情報の内容の修正及び／又はキャッシュ（２２）で読み込み割り当て回路（７０）により実施される読み込み交換アルゴリズムの状態の修正が組み込まれている。デバッグ操作の特定のタイプについては、読み込みアクセス中に記憶回路に望ましくない修正がなされないことを確実にする読み込み割り当て標識を供給することが非常に有用である。デバッグ操作の更なる他のタイプでは、読み込みアクセスが起きたときには記憶回路が標準的なやり方で修正されることが望まれる。
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メモリは、チャネル領域（１７２５）を含む半導体構造（１１０５）の対向する側壁に隣接するゲート構造と、ゲート構造と対向する側壁との間にある複数の電荷蓄積場所（１７１３、１７１５、１７０９及び１７１１）とを有する。チャネル領域は、２つの電流端子領域間に配置され、それらの電流端子領域は一例ではソース／ドレイン領域としての役割を果たす。メモリセルは、メモリセルのアレイ（１８０１）内に実装することができ、一方のゲート構造が１つのワード線に結合され、他方のゲート構造が別のワード線に結合される。一例では、各セルは、それぞれが１ビットのデータを記憶する、４つの電荷蓄積場所を含む。
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個別ゲート構造（７０１，７０３）を備えたトランジスタを形成する方法。これらのゲート構造はそれぞれ、半導体構造（１０５）の複数の側壁に隣接する。本方法は、ゲート材料層（２０３）を含む少なくとも一つの共形な層を、チャネル領域を含む半導体基板の上に堆積させることを含む。平坦層（４０３）がウェハの上に形成される。平坦層は、基板上の所定の位置において少なくとも一つの共形な層の頂部表面よりも低い位置に頂部表面を有する。少なくとも一つの共形な層をエッチングすることにより、半導体構造の上のゲート材料は除去される。
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インプリント・リソグラフィと共に多段構造を有するテンプレートを用いるデュアルダマシン構造の製造方法の一例は、多段構造を有するリソグラフィ用テンプレート（１３０）をレジスト層（１２０）と接触するように配置するステップ（ステップ１５０）と、テンプレート（１３０）に圧力を加えることによりレジスト材料（１２０）がテンプレート（１３０）のレリーフパターン内に流れ込み、パターン化されたレジスト層（１２５）が形成されるステップと、そのパターン化されたレジスト層（１２５）を必要に応じて硬化するステップと、テンプレート（１３０）をパターン化されたレジスト層（１２５）から取り外すステップ（ステップ１６０）と、及びパターニング層（１１７）にビアやトレンチを作製するためパターン化されたレジスト層（１２５）をエッチングするステップ（ステップ１７０，１８０）とからなる。開示された特徴や仕様は、デュアルダマシン構造や他の多段構造の作製を改良したり、他の方法で最適化したりするため、様々に制御したり、設定したり、適合させたり、他の方法で部分的に変更したりしてもよい。
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データ処理システム（１０）には、相互接続（２２）が含まれ、第１相互接続マスタ（１２）及び第２相互接続マスタ（１４）が、その相互接続に接続される。共有記憶装置（３５）は、その相互接続に接続され、第１相互接続マスタ及び第２相互接続マスタによって用いられる。また、このデータ処理システムには、第１相互接続マスタに対応する第１制御記憶回路（６０，６４）と、第２相互接続マスタに対応する第２制御記憶回路（６２，６６）とが含まれる。一実施形態において、プリフェッチ回路（４０）は、第１制御記憶回路及び第２制御記憶回路に接続され、第１相互接続マスタ及び第２相互接続マスタのうちのどちらが、共有記憶装置へのアクセスを要求しているかに基づき、第１制御記憶装置及び第２制御記憶回路のうちの一方を選択する。次いで、プリフェッチ回路は、選択した制御記憶回路を用いて、共有記憶装置へのアクセスによってトリガされるプリフェッチ動作を決定する。
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