【課題】データ保存機能（またはラッチ機能）、レベルシフト機能、およびデコード機能が統合されたコンパクトな集積回路を提供し、チップサイズが小さく信頼性テストの時間を減らすことができるソースドライバ装置を提供する。
【解決手段】本発明の集積回路は、保存ノードＳＮと、第１制御信号ＣＯＮＴ１に応答して保存ノードＳＮをプリチャージするための第１高電圧トランジスタＨＶＴ１と、複数の入力信号をデコードして保存ノードＳＮに伝達するデコード手段３２０と、第２制御信号ＣＯＮＴ２に応答してデコード手段３２０の出力を保存ノードＳＮに伝達する第２高電圧トランジスタＨＶＴ２と、を含む。 （もっと読む）

【課題】ゲッタリングサイト（ｇｅｔｔｅｒｉｎｇ ｓｉｔｅ）を十分に増大させて、後続の高温工程のために生じる結晶欠陥を防止することができるシリコンウエハを提供すること。
【解決手段】表面から一定深さに形成される第１の無欠陥層と、該第１の無欠陥層とシリコンウエハの裏面との間の領域に形成されたバルク領域とを備え、前記第１の無欠陥層は、前記表面から約２０μｍ〜８０μｍの深さに形成され、バルク領域内において、酸素濃度が前記バルク領域の全体にわたって１０％の偏差範囲内で均一な分布を有することを特徴とする。 （もっと読む）

【課題】高い輝度を有する階調領域における飽和を防止し、全階調を表現することができるディザリング方法及び装置を提供すること。
【解決手段】本発明のディザリング方法は、入力データに対して時間的／空間的補償を行うステップと、時間的／空間的補償が行われた前記データにヘッドビットを付加してディザリングデータを生成するステップと、前記ディザリングデータに応じて該当するガンマ電圧を選択するステップと、を含むことを特徴とする。 （もっと読む）

【課題】本発明はトレンチの上部縁部位でゲート絶縁膜が薄くなる現象を防止し、均一な厚さを有するゲート絶縁膜を形成することができる半導体素子、およびその製造方法を提供する。
【解決手段】本発明の半導体素子は、活性領域を画定するトレンチが形成された基板と、該トレンチに埋め込まれた素子分離膜と、前記活性領域上にゲート絶縁膜の成長時に前記トレンチの上部縁部位での酸化を促進するために前記トレンチの上部縁部位に形成された酸化促進領域と、ゲート絶縁膜上に形成されたゲート導電膜と、を備える。 （もっと読む）

【課題】一般的なＴＦＴパネルにおいても、時分割方式を用いてカラムデータ駆動部のバッファの数を減少させることにより、チップサイズ及び電力消費を低減することができるカラムデータ駆動回路、これを備えた表示装置及びその駆動方法を提供すること。
【解決手段】本発明のカラムデータ駆動手段は、画像データに対応するプリセット信号により、複数のカラムラインの少なくともいずれか１つのカラムラインをプリチャージさせるプリチャージ手段と、前記画像データに対応するデータ信号を用いて前記複数のカラムラインを順次駆動させる駆動手段と、を備える。 （もっと読む）

【課題】半導体基板の損傷を最大限抑制して素子の漏洩電流発生が防止できる半導体素子の製造方法を提供する。
【解決手段】第１のコンタクトホールと、無結晶のポリシリコン膜及びＰＭＤ膜２６を順次に形成してイオンを注入した後、金属配線を形成することによって、第１のコンタクトホールを用いてコーディングするので、その他のコーディング領域が別に必要でなくチップ面積を縮小することができ、ＰＭＤの蒸着前に第１のコンタクトホールを形成するので、半導体基板２０の損傷を減らして漏洩電流が減少し、通常のＲＯＭコーディングとは反対にＯＦＦ特性で反対タイプのイオン注入によりＯＮ特性を有するようにし、金属配線の蒸着時に金属配線層の下部にポリシリコン膜が形成されて金属配線の断絶が最小化できる。 （もっと読む）

【課題】表示装置の待機モードや、衝撃、停電により、表示パネルに外部電圧が供給されずに遮断されたとき、負電圧のゲートオフ電圧を接地電圧レベルに高速で放電させることにより、残像の発生を遮断することができる放電回路及びこれを備えた表示装置を提供すること。
【解決手段】本発明の放電回路は、負電圧を受けて動作する駆動回路が備えられた装置の放電回路であって、前記負電圧が入力される第１入力端と、接地電圧が入力される第２入力端との間に接続され、かつ、制御信号に応答して、前記負電圧を前記第２入力端の接地電圧に放電させる放電手段と、前記駆動回路の正常動作モード及び異常動作モードにそれぞれ対応する動作電圧が入力される第３入力端と、前記第１入力端との間に接続され、かつ、前記駆動回路の正常動作モードにおいて、動作状態及び非動作状態を決定する動作信号に応答して、前記制御信号を出力する制御手段と、を備える。 （もっと読む）

【課題】プラズマのエッチング工程によって発生する素子特性および信頼性の劣化を防止することのできる半導体素子のゲート形成方法と、プラズマのエッチング工程によって発生する上部の隅部における電界の集中現象を防止することのできる半導体素子のゲート形成方法を提供すること。
【解決手段】支持基板と、埋め込み絶縁層および半導体層からなる基板を備えるステップと、蒸気エッチング工程で前記半導体層をエッチングして互いに離隔した第１トレンチおよび第２トレンチを形成するステップと、前記第１トレンチおよび第２トレンチを備える前記基板の上面にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上にゲート導電膜を形成するステップとを含む半導体素子のトリプルゲート形成方法を提供する。 （もっと読む）

【課題】ＯＴＰ（ｏｎｅ ｔｉｍｅ ｐｒｏｇｒａｍｍａｂｌｅ）を備える表示パネルの駆動チップにおいて、ＯＴＰの書き込み電圧用パッドに起因したノイズに影響されない表示パネルの駆動チップを提供する。
【解決手段】外部電圧の入力を受けて内部電圧を生成する内部電圧生成部と、 ＯＴＰ機能を有するメモリ装置が内蔵された表示パネルの駆動チップであって、前記メモリ装置が、書き込み動作時に前記内部電圧生成部から生成された内部電圧を書き込み電圧で入力を受けて動作するために、第１内部配線を介して前記内部電圧生成部と接続された表示パネルの駆動チップを提供する。 （もっと読む）

【課題】読み出し動作時において、単位セルの高抵抗性に起因する誤動作を防止し、これにより、読み出し動作の信頼性を向上させることのできる不揮発性メモリ装置を提供すること。
【解決手段】本発明は、単位セル１１０と、該単位セル１１０からデータを感知する感知手段１２０と、入力電圧を可変させ、可変した読み出し電圧を単位セル１１０に供給する読み出し電圧可変手段１３０と、を備える不揮発性メモリ装置を提供する。 （もっと読む）