【課題】 集積回路の製造におけるＣＭＯＳ電界効果トランジスタを製造するための改善された方法、及び、トランジスタの金属ゲートの仕事関数を制御するための改善された方法を提供すること。
【解決手段】 トランジスタのゲート電極を含むポリシリコン材料を選択的にドープするステップと、完全にシリサイド化するステップとを含む、相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタを製造する方法である。一実施形態において、シリサイド化する前に、ポリシリコンがアモルファス化される。更に別の実施形態において、シリサイド化が、低い基板温度で実行される。 （もっと読む）

集積回路（１００）の形成方法（９００）およびその構造を提供する。半導体基板（１０２）上にゲート誘電体（１０４）が形成され、ゲート誘電体（１０４）上にゲート（１０６）が形成される。半導体基板（１０２）に浅いソース／ドレイン接合部（３０４）（３０６）が形成される。ゲート（１０６）の周りに側壁スペーサ（４０２）を形成する。この側壁スペーサ（４０２）を使用して、半導体基板（１０２）中に深いソース／ドレイン接合部（５０４）（５０６）が形成される。浅いソース／ドレイン接合部および深いソース／ドレイン接合部（５０４）（５０６）を形成した後、側壁スペーサ（４０２）上にシリサイドスペーサ（６１０）を形成する。シリサイドスペーサ（６１０）に隣接する深いソース／ドレイン接合部（５０４）（５０６）上にシリサイド（６０４）（６０６）を形成し、半導体基板（１０２）上に誘電体層（７０２）をたい積する。その後、誘電体層（７０２）においてシリサイド（６０４）（６０６）へのコンタクトを形成する。
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この発明は、ケイ化物（５）などの第一の層とそれに隣接する層との間に、不活性化した境界面（６ａ，６ｂ）を製作する方法に関する。この方法の間には、Ｓ、Ｓｅ、Ｔｅなどの不活性化元素を、この層構造の中に組み入れるとともに、温度処理の間に、少なくとも第一の層の隣接層との境界面において濃縮させる。こうすることによって、ショットキー障壁を低下させるとともに、遷移域の仕事関数を調節すことに成功した。例えば、ソース接点とドレイン接点の両方又は一方のショットキー障壁が低い又はそれどころか負であるショットキー障壁ＭＯＳＦＥＴとスピントランジスターの素子を開示している。
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本発明は、バイポーラ・トランジスタ装置（１０）の製造に関し、この装置内に、絶縁層（１３）内のウィンドウ内に存在し絶縁層（１３）を覆って横方向に延びる多結晶シリコン領域（１４）を用いて、エミッタが形成される。シリコン領域（１４）、並びに、絶縁領域（１３）及びシリコン領域（１４）のスタックに隣接する別のシリコン領域（１２）が、この構造を覆って堆積される金属層（１６）によってシリサイド化される。形成されるシリサイド（１７）のブリッジを回避する手段がスタックの側面に形成される。本発明によれば、形成されるシリサイドのブリッジを回避するための手段は、シリコン領域（１４）の上面とスタックの側面の表面に沿った他のシリコン領域（１２）の上面との間の間隔が、絶縁層（１３）と半導体層（１４）の厚さの合計よりも大きく形成されるように、スタックの側面が構築されることを備える。スタック側面の正又は負の傾斜によって増大された通路によりシリサイドのブリッジが回避される。好ましい実施形態は、スタックの側面がどのように構築されるかに関する。
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集積回路デバイス製造のための半導体基板のような基板上への、超臨界流体を利用した物質の蒸着。蒸着は、基板表面に蒸着される物質の前駆体を含む、超臨界流体をベースとする組成物を使用して行われる。そのようなアプローチにより、気相蒸着工程に必要な揮発性および搬送性がないために、蒸着への適用には全く不適切であった前駆体の使用が可能になる。 （もっと読む）

【課題】 ベース抵抗を低減したバイポーラ・トランジスタを提供する。
【解決手段】 高いｆ_Tおよびｆ_maxを有するバイポーラ・トランジスタ（１００）は、エミッタ（１０４）、ベース（１２０）、およびコレクタ（１１６）を含む。エミッタは、下部（１０８）と、この下部を越えて延在する上部（１１２）とを有する。ベースは、真性ベース（１４０）および外部ベース（１４４）を含む。真性ベースは、エミッタの下部とコレクタとの間に位置する。外部ベースは、エミッタの下部からエミッタの上部を越えて延在し、エミッタの上部の下からエミッタの上部の下よりも外側まで延在する連続導体（１４８）を含む。連続導体は、ベース・コンタクト（図示せず）から固有ベースまでの低電気抵抗の経路を提供する。このトランジスタは、第２の導体（１５２）を含むことができ、これは、エミッタの上部の下に延在せず、これによって、外部ベースを介した電気抵抗を更に低減する。 （もっと読む）

集積回路での使用に適した歪み半導体デバイスおよび歪み半導体デバイスの製造方法。半導体−オン−インシュレータ基板からメサ分離構造が形成される。このメサ分離構造にゲート構造が形成される。このゲート構造は、ゲート絶縁材料に配置されたゲートと、対向する２組の側壁を有する。ゲート構造の対向する第１の組の側壁に隣接するメサ分離構造の一部に、半導体材料が選択的に成長され、ドープが行われる。ドープされた半導体材料がシリサイド化されて、絶縁材料によって保護される。ゲートがシリサイド化され、このシリサイドが、対向する第２の組の側壁を覆っており、チャネル領域に応力を付与する。
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１以上の物質層のバリヤ層を原子層堆積により堆積させるために基板を処理する方法が提供される。一態様においては、金属含有化合物の１以上のパルスと窒素含有化合物の１以上のパルスを交互に導入することにより基板表面の少なくとも一部上に金属窒化物バリヤ層を堆積させるステップと、金属含有化合物の１以上のパルスと還元剤の１以上のパルスを交互に導入することにより金属窒化物バリヤ層の少なくとも一部上に金属バリヤ層を堆積させるステップとを含む基板を処理する方法が提供される。金属窒化物バリヤ層及び/又は金属バリヤ層の堆積前に基板表面上で浸漬プロセスが行われてもよい。 （もっと読む）