ＣＭＯＳ電界効果トランジスタを製造するための方法及び装置
【課題】 集積回路の製造におけるＣＭＯＳ電界効果トランジスタを製造するための改善された方法、及び、トランジスタの金属ゲートの仕事関数を制御するための改善された方法を提供すること。
【解決手段】 トランジスタのゲート電極を含むポリシリコン材料を選択的にドープするステップと、完全にシリサイド化するステップとを含む、相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタを製造する方法である。一実施形態において、シリサイド化する前に、ポリシリコンがアモルファス化される。更に別の実施形態において、シリサイド化が、低い基板温度で実行される。
【解決手段】 トランジスタのゲート電極を含むポリシリコン材料を選択的にドープするステップと、完全にシリサイド化するステップとを含む、相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタを製造する方法である。一実施形態において、シリサイド化する前に、ポリシリコンがアモルファス化される。更に別の実施形態において、シリサイド化が、低い基板温度で実行される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体基板上にデバイスを製造する方法に関する。より具体的には、本発明は、半導体基板上に相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタを製造する方法に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）は、半導体基板上に形成され、回路の中にまとめて配線され、ＩＣ内の種々の機能を実行する１００万より多い相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタを含むことができる。ＣＭＯＳトランジスタは、半導体材料内に形成された、ソース領域とドレイン領域との間に配置されたゲート構造体を含む。ゲート構造体は、一般に、ゲート電極及びゲート誘電体を含む。ゲート電極は、ゲート誘電体の上に配置され、該ゲート誘電体の下にあるドレイン領域とソース領域との間のチャネル領域内の電荷キャリアの流れを制御し、トランジスタのスイッチをオン又オフにする。
【０００３】
高速で高いデバイス密度のＩＣにおいては、ポリシリコン・ゲート電極を有する従来のゲート構造体は、ポリシリコン内の自由キャリア空乏層のために非効率的なものである。ＣＭＯＳトランジスタのオン状態において、空乏層がゲート誘電体の有効厚さを増大させ、これに対応して、ゲート構造体のキャパシタンスが下がり、これによりトランジスタの作動性能が低下する。
【０００４】
例えば、より低いゲート・キャパシタンスは、トランジスタの性能に悪影響を与える。具体的には、高いゲート・キャパシタンスは、同じ数のオン状態キャリアについて、より低いＶｇ−Ｖｔ（ここで、Ｖｇはゲート電圧であり、Ｖｔはしきい値電圧である）をもたらし、よってトランジスタの出力を低下させる。さらに、高いゲート・キャパシタンスはまた、デバイスのスケーリングの長さを改善し、より高速のスイッチング速度を有する、より小さいトランジスタの構築を可能にすることもできる。
【０００５】
高度なＣＭＯＳトランジスタにおいて、ゲート構造体は、シリサイド・ゲート電極を含むことができる。こうしたゲート構造体において、ポリシリコンは、金属又は金属合金との固相反応を用いて、シリサイドに変換される。シリサイドは、Ｓｉと金属の化合物である。ここで、材料は、それらの化学式を用いて従来どおりに識別される。ゲート構造体において、シリサイドは金属のように働くので、空乏の影響を除去することができる。
【０００６】
しかしながら、金属ゲート（ｍｅｔａｌ−ｇａｔｅ）の有効仕事関数を制御することが望ましい。ゲートの有効仕事関数が、トランジスタのしきい値電圧を決定する。ＣＭＯＳデバイスは、各々が異なるしきい値電圧を有し、よって異なる仕事関数を有する２つのタイプのトランジスタ、すなわちｎ型電界効果トランジスタ（ｎＦＥＴ）及びｐ型電界効果トランジスタ（ｐＦＥＴ）から構成される。金属の仕事関数は、電子がもはや金属に結合されないように、電子を除去するのに必要なエネルギーである（真空準位とフェルミ準位との間のエネルギー差）。ＣＭＯＳデバイスの場合には、各々のタイプのトランジスタについて適切な仕事関数をもった二重金属ゲートを有することが必要である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、当該技術分野において、集積回路の製造におけるＣＭＯＳ電界効果トランジスタを製造するための改善された方法、及び、トランジスタの金属ゲートの仕事関数を制御するための改善された方法に対する必要性がある。
【０００８】
【特許文献１】米国特許出願番号第１０／３００，１６５号
【課題を解決するための手段】
【０００９】
一実施形態において、本発明は、トランジスタのゲート電極のポリシリコン材料を選択的にドープするステップと、シリサイド化するステップとを含む、相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタを製造する方法を開示する。一実施形態において、ドーパントは、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ｔｌ、Ａｌ、Ｇａ、Ｇｅ、Ｓｎ、及びＮ２の少なくとも１つを含む。更に別の実施形態において、シリサイド化する前に、ポリシリコンがアモルファス化される。更に別の実施形態において、シリサイド化が、低い基板温度で実行される。
【００１０】
本発明の別の態様は、本発明の方法を用いて形成されるＣＭＯＳ電界効果トランジスタである。
【００１１】
第１の態様から見ると、本発明は、（ａ）基板を準備するステップと、（ｂ）基板上において、トランジスタのゲート構造体となるゲート誘電体層の上にポリシリコン層を形成するステップと、（ｃ）少なくとも１つのドーパントを用いてポリシリコン層をドープするステップと、（ｄ）ゲート構造体のポリシリコン・ゲート電極を形成するステップと、（ｅ）ポリシリコン・ゲート電極上に金属及び合金の少なくとも１つを堆積させるステップと、（ｆ）ポリシリコン・ゲート電極をシリサイド化し、ゲート誘電体層に隣接したシリサイドを形成するステップとを含む、相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタを製造する方法を提供する。
【００１２】
好ましくは、本発明は、ドープするステップ（ｃ）が形成ステップ（ｄ）の後に実行される方法を提供する。
【００１３】
好ましくは、本発明は、少なくとも１つのドーパントが、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ｔｌ、Ａｌ、Ｇａ、Ｇｅ、Ｓｎ、及びＮ２の少なくとも１つを含む方法を提供する。
【００１４】
好ましくは、本発明は、ドープするステップ（ｃ）が、少なくとも１つのドーパントとしてＳｂを用いてポリシリコン層をドープする方法を提供する。
【００１５】
好ましくは、本発明は、ドープするステップ（ｃ）がイオン注入プロセスを用いてポリシリコン層をドープする方法を提供する。
【００１６】
好ましくは、本発明は、ドープするステップ（ｃ）が、約１×１０１４イオン／ｃｍ２（ｉｏｎｓ／ｃｍ２）から４×１０１５イオン／ｃｍ２までの範囲の所定のドーズ量を用いてポリシリコン層をドープする方法を提供する。
【００１７】
好ましくは、本発明は、形成するステップ（ｄ）がポリシリコン・ゲート電極をアモルファス化するステップをさらに含む方法を提供する。
【００１８】
好ましくは、本発明は、アモルファス化するステップがＳｉ及びＧｅの少なくとも１つを用いてイオン注入プロセスを実行するステップを含む方法を提供する。
【００１９】
好ましくは、本発明は、金属の少なくとも１つが、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｐｄ、Ｗ、Ｍｏ、及びＴａの少なくとも１つを含む方法を提供する。
【００２０】
好ましくは、本発明は、金属の少なくとも１つがＮｉを含む方法を提供する。
【００２１】
好ましくは、本発明は、金属の少なくとも１つがＣｏを含む方法を提供する。
【００２２】
好ましくは、本発明は、合金の少なくとも１つが、Ｃ、Ａｌ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｉｎ、Ｓｎ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ及びＰｔの少なくとも１つを含む方法を提供する。
【００２３】
好ましくは、本発明は、シリサイド化するステップがアニール・プロセスを用いる方法を提供する。
【００２４】
好ましくは、本発明は、アニール・プロセスが、約０．３分から３０分間、摂氏約３５０度から７５０度の基板温度で実行される方法を提供する。
【００２５】
好ましくは、本発明は、アニール・プロセスが、ゲート誘電体層とシリサイドとの間の界面において少なくとも１つのドーパントの少なくとも１つの単層を形成し、該シリサイドにおける仕事関数及び電子移動度を制御する方法を提供する。
【００２６】
第２の態様から見ると、本発明は、（ａ）基板を準備するステップと、（ｂ）基板上において、トランジスタのゲート構造体となるゲート誘電体層の上にポリシリコン層を形成するステップと、（ｃ）少なくとも１つのドーパントを用いてポリシリコン層をドープするステップと、（ｄ）ゲート構造体のポリシリコン・ゲート電極を形成するステップと、（ｅ）ポリシリコン・ゲート電極上に金属及び合金の少なくとも１つを堆積させるステップと、（ｆ）ポリシリコン・ゲート電極をシリサイド化し、前記ゲート誘電体層に隣接したシリサイドを形成するステップとを含む方法を用いて基板上に形成された相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタを提供する。
【００２７】
好ましくは、本発明は、ドープするステップ（ｃ）が形成ステップ（ｄ）の後に実行されるトランジスタを提供する。
【００２８】
好ましくは、本発明は、少なくとも１つのドーパントが、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ｔｌ、Ａｌ、Ｇａ、Ｇｅ、Ｓｎ、及びＮ２の少なくとも１つを含むトランジスタを提供する。
【００２９】
好ましくは、本発明は、ドープするステップ（ｃ）が、Ｓｂのみを用いてポリシリコン層をドープするトランジスタを提供する。
【００３０】
好ましくは、本発明は、ドープするステップ（ｃ）が、イオン注入プロセスを用いてポリシリコン層をドープするトランジスタを提供する。
【００３１】
好ましくは、本発明は、ドープするステップ（ｃ）が、約１×１０１４イオン／ｃｍ２から４×１０１５イオン／ｃｍ２までの範囲の所定のドーズ量を用いてポリシリコン層をドープするトランジスタを提供する。
【００３２】
好ましくは、本発明は、形成するステップ（ｄ）が、ポリシリコン・ゲート電極をアモルファス化するステップをさらに含むトランジスタを提供する。
【００３３】
好ましくは、本発明は、アモルファス化ステップが、Ｓｉ及びＧｅの少なくとも１つを用いてイオン注入プロセスを実行するステップを含むトランジスタを提供する。
【００３４】
好ましくは、本発明は、金属の少なくとも１つが、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｐｄ、Ｗ、Ｍｏ、及びＴａの少なくとも１つを含むトランジスタを提供する。
【００３５】
好ましくは、本発明は、金属の少なくとも１つがＮｉを含むトランジスタを提供する。
【００３６】
好ましくは、本発明は、金属の少なくとも１つがＣｏを含むトランジスタを提供する。
【００３７】
好ましくは、本発明は、合金の少なくとも１つが、Ｃ、Ａｌ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｉｎ、Ｓｎ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ及びＰｔの少なくとも１つを含むトランジスタを提供する。
【００３８】
好ましくは、本発明は、シリサイド化するステップが、アニール・プロセスを用いるトランジスタを提供する。
【００３９】
好ましくは、本発明は、アニール・プロセスが、約０．３分から３０分間、摂氏約３５０度から７５０度の基板温度で実行されるトランジスタを提供する。
【００４０】
好ましくは、本発明は、アニール・プロセスが、ゲート誘電体層とシリサイドとの間の界面において少なくとも１つのドーパントの少なくとも１つの単層を形成し、該シリサイドにおける仕事関数及び電子移動度を制御するトランジスタを提供する。
【発明を実施するための最良の形態】
【００４１】
本発明の実施形態が、添付の図面を参照して、ほんの一例として以下に詳細に説明される。
【００４２】
理解を容易にするために、可能な場合には、図に共通の同じ要素を示すように同じ参照番号が使用された。
【００４３】
本発明は、予め定められ、制御された仕事関数を有するシリサイド・ゲート電極を含むＣＭＯＳ電界効果トランジスタを製造する方法である。この方法を用いて、超々大規模集積（ＵＬＳＩ）半導体デバイス及び回路内にＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを製造することができる。
【００４４】
図１は、方法１００としてＣＭＯＳ電界効果トランジスタを製造する本発明の方法の一実施形態についてのフロー図を示す。この方法１００は、トランジスタの積層膜上で実行されるプロセスを含む。
【００４５】
図２乃至図６は、方法１００を用いて製造されるＣＭＯＳ電界効果トランジスタを示す、基板の概略的な断面図を示す。図２乃至図６における画像は、縮尺通りに示されていず、説明目的のために簡単化されている。本発明をよく理解するために、読み手は、図１及び図２乃至図６を同時に参照すべきである。
【００４６】
方法１００は、ステップ１０１で始まり、ステップ１０２に進む。ステップ１０２において、ポリシリコン層２０４（すなわち、ゲート電極層）が、シリコン・オン・インシュレータ（ＳＯＩ）基板のような基板２００上に配置されたゲート誘電体層２０２の上に形成される（図２）。ＳＯＩ基板２００は、従来、シリコン含有層２０３とシリコン（Ｓｉ）ウェハ２０５との間に挟まれた埋め込み酸化物層２０１を含む（図２にのみ、全てが示されている）。シリコン含有層２０３は、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｓｉ／ＳｉＧｅ、Ｓｉ／ＳｉＣ、Ｓｉ／ＳｉＧｅＣ等の少なくとも１つの膜から形成することができる。こうしたＳＯＩ基板２００は、当業者には周知である。ゲート誘電体層２０２は、一般に、他の誘電体材料の中でも、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、Ｔａ２Ｏ３、ＴｉＯ２、シリケート、ペロブスカイト型酸化物、及びそれらの混合物のような、ドープされていない酸化物及びドープされた酸化物の１つ又はそれ以上の膜を含む。ポリシリコン層２０４及びゲート誘電体層２０２は、通常、それぞれ約４００オングストロームから２０００オングストロームまでの厚さ及び１０オングストロームから１００オングストロームまでの厚さに形成される。層２０４及び２０２は、いずれかの従来の真空蒸着技術（例えば、物理的気相成長（ＰＶＤ）、化学気相成長（ＣＶＤ）、プラズマ助長ＣＶＤ（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）等）を用いて堆積させることもできる。
【００４７】
ステップ１０４において、不純物（すなわち、ドーパント）が、ポリシリコン層２０４内に埋め込まれる（図３）。一実施形態において、ステップ１０４は、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ｔｌ、Ａｌ、Ｇａ、Ｇｅ、Ｓｎ及びＮ２の少なくとも１つの制御された量を含むイオンビーム２０６を用いるイオン注入プロセスを実行する。こうした実施形態において、選択的に制御されたドーズ量は、約１×１０１４イオン／ｃｍ２から５×１０１５イオン／ｃｍ２までの間の範囲内とすることができる。イオンビーム２０６が、Ｂ、Ｐ、Ａｓ及びＳｂを含む場合、ドーズ量は、それぞれ約（５−２０）×１０１４イオン／ｃｍ２、（５−２５）×１０１４イオン／ｃｍ２、（５−３５）×１０１４イオン／ｃｍ２、及び（５−４０）×１０１４イオン／ｃｍ２であることが好ましい。更に別の実施形態において、基板２００上にＮＭＯＳトランジスタが製造されるポリシリコン層２０４内の領域をドープするために、Ｐ、Ａｓ、Ｓｂ及びＢｉが用いられ、ＰＭＯＳトランジスタが製造される領域をドープするために、Ｂ及びＧｅが用いられる。ポリシリコン層２０４のシリサイド化後（ステップ１１０に関連して以下に説明される）、Ｐ、Ａｓ、Ｓｂ及びＢｉは、伝導帯制御を円滑にし、Ｂ及びＧｅ不純物は、トランジスタのゲート電極のシリサイド化された材料における価電子帯制御を提供する。別の実施形態において、多数の仕事関数を得るために、リソグラフィ用マスクを用いて、ポリシリコン層２０４内の選択された領域をイオンビーム２０６に露光させることができる。代替的な実施形態においては、ステップ１０２又はステップ１０４のいずれかの間に、例えば、ＰＶＤ又はＣＶＤプロセスを用いて、不純物を導入することができる。
【００４８】
ステップ１０６において、ポリシリコン層２０４がアモルファス化される（図４）。１つの例示的な実施形態において、ポリシリコンをアモルファス化するために、ステップ１０６が、Ｓｉ及びＧｅの少なくとも１つの制御された量を含むイオンビーム２１２を用いるイオン注入プロセスを実行する。ポリシリコンのアモルファス化は、ステップ１０４において層２０４に注入された不純物の（ステップ１１０に関連して以下に説明される）ポリシリコン／シリサイドの界面における不純物の分離を有利に増大させることができる。幾つかの用途においては、ポリシリコン層２０４のアモルファス化は必要とされず、したがって、ステップ１０６は任意のものと考えられる。
【００４９】
ステップ１０８において、製造されるＣＭＯＳトランジスタのゲート構造体２１０が、基板２００上に形成される。図５は、化学機械研磨（ＣＭＰ）プロセスを用いて平坦化されたゲート構造体２１０を示す。ゲート構造体２１０は、例えば、リソグラフィ、反応性イオン・エッチング、堆積、アニール、ＣＭＰ、及びＣＭＯＳトランジスタを製造するのに従来用いられる他のプロセスのような、当該技術分野に周知の方法を用いて形成することができる。こうしたプロセスは、例えば、２００２年１１月２０日に出願された、同一出願人による特許文献１（代理人整理番号ＹＯＲ９２００２０１８３ＵＳ１）に開示されている。
【００５０】
１つの例示的な実施形態において、ゲート構造体２１０は、ゲート誘電体層２０２、ポリシリコン層２０４、隆起したソース／ドレイン（ＲＳＤ）領域２１６、絶縁体スペーサ２１８及び２２０、及びポリシリコン層２０４の上に堆積された金属層２０８を含む。金属層２０８は、金属及び合金の少なくとも１つから形成することができる。金属は、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｐｄ、Ｗ、Ｍｏ及びＴａの少なくとも１つとすることができ、合金は、Ｃ、Ａｌ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｉｎ、Ｓｎ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ及びＰｔの少なくとも１つを含むことができる。金属層との反応においてゲート電極のポリＳｉを消費し、シリサイド金属ゲート電極を形成するために、自己整合的シリサイド・プロセス（サリサイド）が用いられる。このサリサイド・プロセスは、ブランケット金属層の堆積、シリサイドからなる第１相を形成するための第１低温アニール、非反応金属を除去するための選択的ウェット・エッチング、及びシリサイドからなる低抵抗相を形成するための高温での任意の第２アニール（ステップ１１０においてさらに詳細に説明される）を含むことができる。更に別の実施形態において、適切なドーパントが注入され、次に金属化されてシリサイド接触部を形成する、選択的Ｓｉエピタキシ・プロセスを用いて、ＲＳＤ領域２１６を成長させることができる。別の実施形態において、基板２００は、上に形成されるＣＭＯＳトランジスタのドレイン領域及びソース領域を含むＳｉウェハとすることができる。
【００５１】
ステップ１１０において、ポリシリコン層２０４がシリサイドに変換され、これによりシリサイド・ゲート電極２１４が形成される（図６）。示される実施形態においては、ステップ１１０の間、ポリシリコン層２０４及び金属層２０８が完全に消費され、シリサイドと置き換えられる。別の実施形態（図示せず）において、シリサイド・ゲート電極２１４が、最上層が下部層に比べてより多くの金属を含んだシリサイドからなる相である多数のシリサイド層から構成されるように、金属層２０８の厚さを選択することができる。
【００５２】
ポリシリコン層２０４のシリサイド化は、例えば、アニール・プロセスを用いて実行することができる。１つの例示的な実施形態において、アニール・プロセスは、不活性ガス（例えば、Ｈｅ、Ａｒ等）、Ｎ２、及び形成ガス（すなわち、Ｎ２又はＡｒにおける約（３−１０）％のＨ２の溶液）の少なくとも１つの雰囲気内で実行することができる。更に別の実施形態においては、ＮｉＳｉ形成のためのアニール・プロセスが、約０．３分から３０分のような長時間、予め選択された低い基板温度（例えば、摂氏約３５０度から５００度）で実行される。付加的な実施形態においては、ＣｏＳｉ２形成のためのアニール・プロセスが、約０．３分から３０分のような長時間、予め選択された低い基板温度（例えば、摂氏約４５０度から７５０度）で実行される。別の実施形態においては、ＰｔＳｉ及びＰｄＳｉ形成のためのアニール・プロセスが、約０．３分から３０分のような長時間、予め選択された低い基板温度（例えば、摂氏約３５０度から６００度）で実行される。こうしたアニール・プロセスは、形成されるシリサイド・ゲート電極２１４内の不純物の溶解度及び分離を有利に増大させるだけでなく、ゲート誘電体層２０２内の応力を低くし、層２０２と電極２１４と基板２００の間の接着を強める。１つの特定の好ましい実施形態において、金属層２０８がＮｉを含む場合は、ＮｉＳｉゲート電極は、約１５分間、摂氏４５０度で、Ｎ２の雰囲気内で実行されるアニール・プロセスを用いて形成される。
【００５３】
シリサイドを形成するとき、注入される不純物は、シリサイドと残りのポリシリコンとの間の境界領域内に分離する傾向があり、ゲート誘電体層２０２の方向に「進め」られる。シリサイド前部がゲート誘電体層２０２に達すると、不純物は、シリサイドと誘電体層２０２との間の界面に固定され、これによりゲート構造体２１０の仕事関数及びシリサイド・ゲート電極２１４内の電子移動度が変わる。
【００５４】
アニール・プロセス後、ゲート構造体２１０は、シリサイド・ゲート電極２１４とゲート誘電体層２０２との間の界面に配置された注入された不純物の少なくとも１つの単層の上に形成されたシリサイド・ゲート電極２１４を含む。ゲート構造体内での不純物の分離は、例えば、通常の二次イオン質量分析（ＳＩＭＳ）方法を用いて、容易に観察することができる。
【００５５】
１つの例示的な実施形態において、不純物がＡｓである場合、ＮｉＳｉゲート構造体２１０の仕事関数及びピーク電子移動度は、Ｓｉ内の伝導帯により近い約−２５０ｅＶであり、ドープされていないポリシリコンから形成されたＮｉＳｉゲート金属電極を有するゲート構造体の対応する仕事関数及び電子移動度と比べて、それぞれ２−１０％大きい。
【００５６】
シリサイド電極の仕事関数は、ステップ１０４においてポリシリコン層２０４に注入された不純物の量（すなわちドーズ量）及び材料によって定められる。大まかに言うと、シリサイド・ゲート電極２１４の仕事関数の値の変化又はシフトは、シリサイドに埋め込まれた不純物の濃度に比例する（図７に関連して以下に説明される）。制御されたドーズ量及び不純物の材料を用いて、ステップ１０４において、所定のしきい値電圧並びにＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの最適操作を容易にするもののような特定の値となるように、シリサイド・ゲート電極２１４の仕事関数を選択的に修正することができる。１つの例示的な実施形態においては、ステップ１０４に関連して上述されたように、ＮｉＳｉシリサイド・ゲート電極２１４のしきい値電圧（約０．４Ｖ）は、Ａｓによるポリシリコン層２０４への制御されたドーピングを用いて、少なくとも−０．２５Ｖだけ選択的に修正された。Ｂ、Ｐ、Ａｓ及びＳｂがドープされたシリサイド・ゲート電極２１４の選択的に制御されたしきい値電圧についての対応する最大シフト範囲は、それぞれ約０．１Ｖ、０．２Ｖ、０．２５Ｖ、及び０．５Ｖであった。
【００５７】
アニール・プロセスが完了すると、ステップ１１２において、方法１００が終了する。
【００５８】
図７は、ゲート電極内の不純物量から、シリサイド・ゲート電極２１４の仕事関数の依存性を示す例示的なグラフ３００を示す。具体的には、図７において、ゲート電極２１４の仕事関数におけるシフト３０２（ｙ軸）が、方法１００のステップ１０４において（上の図１に関連して説明された）ポリシリコン層２０４に注入された不純物のドーズ量３０４に対比してプロットされる。ここで、シフト３０２は、「ｅＶ」（電子−ボルト）の単位で表され、ドーズ量３０４は、「イオン／ｃｍ２」の単位で表され、例示的なトレース３０５−３０８は、それぞれＮｉＳｉゲート電極２１４におけるＢ、Ｐ、Ａｓ、Ｓｂ不純物に関連している。
【００５９】
前記は本発明の例証となる実施形態に向けられるが、本発明の基本的な範囲から逸脱することなく、本発明の他の及び更に別の実施形態を考え出すことができ、本発明の範囲は、前記の特許請求の範囲によって定められる。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態による、ＣＭＯＳ電界効果トランジスタを製造する方法のフロー図を示す。
【図２】図１の方法に従って製造されたＣＭＯＳ電界効果トランジスタを有する基板の一連の概略的な断面図を示す。
【図３】図１の方法に従って製造されたＣＭＯＳ電界効果トランジスタを有する基板の一連の概略的な断面図を示す。
【図４】図１の方法に従って製造されたＣＭＯＳ電界効果トランジスタを有する基板の一連の概略的な断面図を示す。
【図５】図１の方法に従って製造されたＣＭＯＳ電界効果トランジスタを有する基板の一連の概略的な断面図を示す。
【図６】図１の方法に従って製造されたＣＭＯＳ電界効果トランジスタを有する基板の一連の概略的な断面図を示す。
【図７】図１の方法を用いて製造されたＣＭＯＳ電界効果トランジスタのシリサイド・ゲート電極の仕事関数を説明する例示的な図を示す。
【技術分野】
【０００１】
本発明は、一般に、半導体基板上にデバイスを製造する方法に関する。より具体的には、本発明は、半導体基板上に相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタを製造する方法に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）は、半導体基板上に形成され、回路の中にまとめて配線され、ＩＣ内の種々の機能を実行する１００万より多い相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタを含むことができる。ＣＭＯＳトランジスタは、半導体材料内に形成された、ソース領域とドレイン領域との間に配置されたゲート構造体を含む。ゲート構造体は、一般に、ゲート電極及びゲート誘電体を含む。ゲート電極は、ゲート誘電体の上に配置され、該ゲート誘電体の下にあるドレイン領域とソース領域との間のチャネル領域内の電荷キャリアの流れを制御し、トランジスタのスイッチをオン又オフにする。
【０００３】
高速で高いデバイス密度のＩＣにおいては、ポリシリコン・ゲート電極を有する従来のゲート構造体は、ポリシリコン内の自由キャリア空乏層のために非効率的なものである。ＣＭＯＳトランジスタのオン状態において、空乏層がゲート誘電体の有効厚さを増大させ、これに対応して、ゲート構造体のキャパシタンスが下がり、これによりトランジスタの作動性能が低下する。
【０００４】
例えば、より低いゲート・キャパシタンスは、トランジスタの性能に悪影響を与える。具体的には、高いゲート・キャパシタンスは、同じ数のオン状態キャリアについて、より低いＶｇ−Ｖｔ（ここで、Ｖｇはゲート電圧であり、Ｖｔはしきい値電圧である）をもたらし、よってトランジスタの出力を低下させる。さらに、高いゲート・キャパシタンスはまた、デバイスのスケーリングの長さを改善し、より高速のスイッチング速度を有する、より小さいトランジスタの構築を可能にすることもできる。
【０００５】
高度なＣＭＯＳトランジスタにおいて、ゲート構造体は、シリサイド・ゲート電極を含むことができる。こうしたゲート構造体において、ポリシリコンは、金属又は金属合金との固相反応を用いて、シリサイドに変換される。シリサイドは、Ｓｉと金属の化合物である。ここで、材料は、それらの化学式を用いて従来どおりに識別される。ゲート構造体において、シリサイドは金属のように働くので、空乏の影響を除去することができる。
【０００６】
しかしながら、金属ゲート（ｍｅｔａｌ−ｇａｔｅ）の有効仕事関数を制御することが望ましい。ゲートの有効仕事関数が、トランジスタのしきい値電圧を決定する。ＣＭＯＳデバイスは、各々が異なるしきい値電圧を有し、よって異なる仕事関数を有する２つのタイプのトランジスタ、すなわちｎ型電界効果トランジスタ（ｎＦＥＴ）及びｐ型電界効果トランジスタ（ｐＦＥＴ）から構成される。金属の仕事関数は、電子がもはや金属に結合されないように、電子を除去するのに必要なエネルギーである（真空準位とフェルミ準位との間のエネルギー差）。ＣＭＯＳデバイスの場合には、各々のタイプのトランジスタについて適切な仕事関数をもった二重金属ゲートを有することが必要である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、当該技術分野において、集積回路の製造におけるＣＭＯＳ電界効果トランジスタを製造するための改善された方法、及び、トランジスタの金属ゲートの仕事関数を制御するための改善された方法に対する必要性がある。
【０００８】
【特許文献１】米国特許出願番号第１０／３００，１６５号
【課題を解決するための手段】
【０００９】
一実施形態において、本発明は、トランジスタのゲート電極のポリシリコン材料を選択的にドープするステップと、シリサイド化するステップとを含む、相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタを製造する方法を開示する。一実施形態において、ドーパントは、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ｔｌ、Ａｌ、Ｇａ、Ｇｅ、Ｓｎ、及びＮ２の少なくとも１つを含む。更に別の実施形態において、シリサイド化する前に、ポリシリコンがアモルファス化される。更に別の実施形態において、シリサイド化が、低い基板温度で実行される。
【００１０】
本発明の別の態様は、本発明の方法を用いて形成されるＣＭＯＳ電界効果トランジスタである。
【００１１】
第１の態様から見ると、本発明は、（ａ）基板を準備するステップと、（ｂ）基板上において、トランジスタのゲート構造体となるゲート誘電体層の上にポリシリコン層を形成するステップと、（ｃ）少なくとも１つのドーパントを用いてポリシリコン層をドープするステップと、（ｄ）ゲート構造体のポリシリコン・ゲート電極を形成するステップと、（ｅ）ポリシリコン・ゲート電極上に金属及び合金の少なくとも１つを堆積させるステップと、（ｆ）ポリシリコン・ゲート電極をシリサイド化し、ゲート誘電体層に隣接したシリサイドを形成するステップとを含む、相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタを製造する方法を提供する。
【００１２】
好ましくは、本発明は、ドープするステップ（ｃ）が形成ステップ（ｄ）の後に実行される方法を提供する。
【００１３】
好ましくは、本発明は、少なくとも１つのドーパントが、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ｔｌ、Ａｌ、Ｇａ、Ｇｅ、Ｓｎ、及びＮ２の少なくとも１つを含む方法を提供する。
【００１４】
好ましくは、本発明は、ドープするステップ（ｃ）が、少なくとも１つのドーパントとしてＳｂを用いてポリシリコン層をドープする方法を提供する。
【００１５】
好ましくは、本発明は、ドープするステップ（ｃ）がイオン注入プロセスを用いてポリシリコン層をドープする方法を提供する。
【００１６】
好ましくは、本発明は、ドープするステップ（ｃ）が、約１×１０１４イオン／ｃｍ２（ｉｏｎｓ／ｃｍ２）から４×１０１５イオン／ｃｍ２までの範囲の所定のドーズ量を用いてポリシリコン層をドープする方法を提供する。
【００１７】
好ましくは、本発明は、形成するステップ（ｄ）がポリシリコン・ゲート電極をアモルファス化するステップをさらに含む方法を提供する。
【００１８】
好ましくは、本発明は、アモルファス化するステップがＳｉ及びＧｅの少なくとも１つを用いてイオン注入プロセスを実行するステップを含む方法を提供する。
【００１９】
好ましくは、本発明は、金属の少なくとも１つが、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｐｄ、Ｗ、Ｍｏ、及びＴａの少なくとも１つを含む方法を提供する。
【００２０】
好ましくは、本発明は、金属の少なくとも１つがＮｉを含む方法を提供する。
【００２１】
好ましくは、本発明は、金属の少なくとも１つがＣｏを含む方法を提供する。
【００２２】
好ましくは、本発明は、合金の少なくとも１つが、Ｃ、Ａｌ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｉｎ、Ｓｎ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ及びＰｔの少なくとも１つを含む方法を提供する。
【００２３】
好ましくは、本発明は、シリサイド化するステップがアニール・プロセスを用いる方法を提供する。
【００２４】
好ましくは、本発明は、アニール・プロセスが、約０．３分から３０分間、摂氏約３５０度から７５０度の基板温度で実行される方法を提供する。
【００２５】
好ましくは、本発明は、アニール・プロセスが、ゲート誘電体層とシリサイドとの間の界面において少なくとも１つのドーパントの少なくとも１つの単層を形成し、該シリサイドにおける仕事関数及び電子移動度を制御する方法を提供する。
【００２６】
第２の態様から見ると、本発明は、（ａ）基板を準備するステップと、（ｂ）基板上において、トランジスタのゲート構造体となるゲート誘電体層の上にポリシリコン層を形成するステップと、（ｃ）少なくとも１つのドーパントを用いてポリシリコン層をドープするステップと、（ｄ）ゲート構造体のポリシリコン・ゲート電極を形成するステップと、（ｅ）ポリシリコン・ゲート電極上に金属及び合金の少なくとも１つを堆積させるステップと、（ｆ）ポリシリコン・ゲート電極をシリサイド化し、前記ゲート誘電体層に隣接したシリサイドを形成するステップとを含む方法を用いて基板上に形成された相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタを提供する。
【００２７】
好ましくは、本発明は、ドープするステップ（ｃ）が形成ステップ（ｄ）の後に実行されるトランジスタを提供する。
【００２８】
好ましくは、本発明は、少なくとも１つのドーパントが、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ｔｌ、Ａｌ、Ｇａ、Ｇｅ、Ｓｎ、及びＮ２の少なくとも１つを含むトランジスタを提供する。
【００２９】
好ましくは、本発明は、ドープするステップ（ｃ）が、Ｓｂのみを用いてポリシリコン層をドープするトランジスタを提供する。
【００３０】
好ましくは、本発明は、ドープするステップ（ｃ）が、イオン注入プロセスを用いてポリシリコン層をドープするトランジスタを提供する。
【００３１】
好ましくは、本発明は、ドープするステップ（ｃ）が、約１×１０１４イオン／ｃｍ２から４×１０１５イオン／ｃｍ２までの範囲の所定のドーズ量を用いてポリシリコン層をドープするトランジスタを提供する。
【００３２】
好ましくは、本発明は、形成するステップ（ｄ）が、ポリシリコン・ゲート電極をアモルファス化するステップをさらに含むトランジスタを提供する。
【００３３】
好ましくは、本発明は、アモルファス化ステップが、Ｓｉ及びＧｅの少なくとも１つを用いてイオン注入プロセスを実行するステップを含むトランジスタを提供する。
【００３４】
好ましくは、本発明は、金属の少なくとも１つが、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｐｄ、Ｗ、Ｍｏ、及びＴａの少なくとも１つを含むトランジスタを提供する。
【００３５】
好ましくは、本発明は、金属の少なくとも１つがＮｉを含むトランジスタを提供する。
【００３６】
好ましくは、本発明は、金属の少なくとも１つがＣｏを含むトランジスタを提供する。
【００３７】
好ましくは、本発明は、合金の少なくとも１つが、Ｃ、Ａｌ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｉｎ、Ｓｎ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ及びＰｔの少なくとも１つを含むトランジスタを提供する。
【００３８】
好ましくは、本発明は、シリサイド化するステップが、アニール・プロセスを用いるトランジスタを提供する。
【００３９】
好ましくは、本発明は、アニール・プロセスが、約０．３分から３０分間、摂氏約３５０度から７５０度の基板温度で実行されるトランジスタを提供する。
【００４０】
好ましくは、本発明は、アニール・プロセスが、ゲート誘電体層とシリサイドとの間の界面において少なくとも１つのドーパントの少なくとも１つの単層を形成し、該シリサイドにおける仕事関数及び電子移動度を制御するトランジスタを提供する。
【発明を実施するための最良の形態】
【００４１】
本発明の実施形態が、添付の図面を参照して、ほんの一例として以下に詳細に説明される。
【００４２】
理解を容易にするために、可能な場合には、図に共通の同じ要素を示すように同じ参照番号が使用された。
【００４３】
本発明は、予め定められ、制御された仕事関数を有するシリサイド・ゲート電極を含むＣＭＯＳ電界効果トランジスタを製造する方法である。この方法を用いて、超々大規模集積（ＵＬＳＩ）半導体デバイス及び回路内にＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを製造することができる。
【００４４】
図１は、方法１００としてＣＭＯＳ電界効果トランジスタを製造する本発明の方法の一実施形態についてのフロー図を示す。この方法１００は、トランジスタの積層膜上で実行されるプロセスを含む。
【００４５】
図２乃至図６は、方法１００を用いて製造されるＣＭＯＳ電界効果トランジスタを示す、基板の概略的な断面図を示す。図２乃至図６における画像は、縮尺通りに示されていず、説明目的のために簡単化されている。本発明をよく理解するために、読み手は、図１及び図２乃至図６を同時に参照すべきである。
【００４６】
方法１００は、ステップ１０１で始まり、ステップ１０２に進む。ステップ１０２において、ポリシリコン層２０４（すなわち、ゲート電極層）が、シリコン・オン・インシュレータ（ＳＯＩ）基板のような基板２００上に配置されたゲート誘電体層２０２の上に形成される（図２）。ＳＯＩ基板２００は、従来、シリコン含有層２０３とシリコン（Ｓｉ）ウェハ２０５との間に挟まれた埋め込み酸化物層２０１を含む（図２にのみ、全てが示されている）。シリコン含有層２０３は、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｓｉ／ＳｉＧｅ、Ｓｉ／ＳｉＣ、Ｓｉ／ＳｉＧｅＣ等の少なくとも１つの膜から形成することができる。こうしたＳＯＩ基板２００は、当業者には周知である。ゲート誘電体層２０２は、一般に、他の誘電体材料の中でも、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、Ｔａ２Ｏ３、ＴｉＯ２、シリケート、ペロブスカイト型酸化物、及びそれらの混合物のような、ドープされていない酸化物及びドープされた酸化物の１つ又はそれ以上の膜を含む。ポリシリコン層２０４及びゲート誘電体層２０２は、通常、それぞれ約４００オングストロームから２０００オングストロームまでの厚さ及び１０オングストロームから１００オングストロームまでの厚さに形成される。層２０４及び２０２は、いずれかの従来の真空蒸着技術（例えば、物理的気相成長（ＰＶＤ）、化学気相成長（ＣＶＤ）、プラズマ助長ＣＶＤ（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）等）を用いて堆積させることもできる。
【００４７】
ステップ１０４において、不純物（すなわち、ドーパント）が、ポリシリコン層２０４内に埋め込まれる（図３）。一実施形態において、ステップ１０４は、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ｔｌ、Ａｌ、Ｇａ、Ｇｅ、Ｓｎ及びＮ２の少なくとも１つの制御された量を含むイオンビーム２０６を用いるイオン注入プロセスを実行する。こうした実施形態において、選択的に制御されたドーズ量は、約１×１０１４イオン／ｃｍ２から５×１０１５イオン／ｃｍ２までの間の範囲内とすることができる。イオンビーム２０６が、Ｂ、Ｐ、Ａｓ及びＳｂを含む場合、ドーズ量は、それぞれ約（５−２０）×１０１４イオン／ｃｍ２、（５−２５）×１０１４イオン／ｃｍ２、（５−３５）×１０１４イオン／ｃｍ２、及び（５−４０）×１０１４イオン／ｃｍ２であることが好ましい。更に別の実施形態において、基板２００上にＮＭＯＳトランジスタが製造されるポリシリコン層２０４内の領域をドープするために、Ｐ、Ａｓ、Ｓｂ及びＢｉが用いられ、ＰＭＯＳトランジスタが製造される領域をドープするために、Ｂ及びＧｅが用いられる。ポリシリコン層２０４のシリサイド化後（ステップ１１０に関連して以下に説明される）、Ｐ、Ａｓ、Ｓｂ及びＢｉは、伝導帯制御を円滑にし、Ｂ及びＧｅ不純物は、トランジスタのゲート電極のシリサイド化された材料における価電子帯制御を提供する。別の実施形態において、多数の仕事関数を得るために、リソグラフィ用マスクを用いて、ポリシリコン層２０４内の選択された領域をイオンビーム２０６に露光させることができる。代替的な実施形態においては、ステップ１０２又はステップ１０４のいずれかの間に、例えば、ＰＶＤ又はＣＶＤプロセスを用いて、不純物を導入することができる。
【００４８】
ステップ１０６において、ポリシリコン層２０４がアモルファス化される（図４）。１つの例示的な実施形態において、ポリシリコンをアモルファス化するために、ステップ１０６が、Ｓｉ及びＧｅの少なくとも１つの制御された量を含むイオンビーム２１２を用いるイオン注入プロセスを実行する。ポリシリコンのアモルファス化は、ステップ１０４において層２０４に注入された不純物の（ステップ１１０に関連して以下に説明される）ポリシリコン／シリサイドの界面における不純物の分離を有利に増大させることができる。幾つかの用途においては、ポリシリコン層２０４のアモルファス化は必要とされず、したがって、ステップ１０６は任意のものと考えられる。
【００４９】
ステップ１０８において、製造されるＣＭＯＳトランジスタのゲート構造体２１０が、基板２００上に形成される。図５は、化学機械研磨（ＣＭＰ）プロセスを用いて平坦化されたゲート構造体２１０を示す。ゲート構造体２１０は、例えば、リソグラフィ、反応性イオン・エッチング、堆積、アニール、ＣＭＰ、及びＣＭＯＳトランジスタを製造するのに従来用いられる他のプロセスのような、当該技術分野に周知の方法を用いて形成することができる。こうしたプロセスは、例えば、２００２年１１月２０日に出願された、同一出願人による特許文献１（代理人整理番号ＹＯＲ９２００２０１８３ＵＳ１）に開示されている。
【００５０】
１つの例示的な実施形態において、ゲート構造体２１０は、ゲート誘電体層２０２、ポリシリコン層２０４、隆起したソース／ドレイン（ＲＳＤ）領域２１６、絶縁体スペーサ２１８及び２２０、及びポリシリコン層２０４の上に堆積された金属層２０８を含む。金属層２０８は、金属及び合金の少なくとも１つから形成することができる。金属は、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｐｄ、Ｗ、Ｍｏ及びＴａの少なくとも１つとすることができ、合金は、Ｃ、Ａｌ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｉｎ、Ｓｎ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ及びＰｔの少なくとも１つを含むことができる。金属層との反応においてゲート電極のポリＳｉを消費し、シリサイド金属ゲート電極を形成するために、自己整合的シリサイド・プロセス（サリサイド）が用いられる。このサリサイド・プロセスは、ブランケット金属層の堆積、シリサイドからなる第１相を形成するための第１低温アニール、非反応金属を除去するための選択的ウェット・エッチング、及びシリサイドからなる低抵抗相を形成するための高温での任意の第２アニール（ステップ１１０においてさらに詳細に説明される）を含むことができる。更に別の実施形態において、適切なドーパントが注入され、次に金属化されてシリサイド接触部を形成する、選択的Ｓｉエピタキシ・プロセスを用いて、ＲＳＤ領域２１６を成長させることができる。別の実施形態において、基板２００は、上に形成されるＣＭＯＳトランジスタのドレイン領域及びソース領域を含むＳｉウェハとすることができる。
【００５１】
ステップ１１０において、ポリシリコン層２０４がシリサイドに変換され、これによりシリサイド・ゲート電極２１４が形成される（図６）。示される実施形態においては、ステップ１１０の間、ポリシリコン層２０４及び金属層２０８が完全に消費され、シリサイドと置き換えられる。別の実施形態（図示せず）において、シリサイド・ゲート電極２１４が、最上層が下部層に比べてより多くの金属を含んだシリサイドからなる相である多数のシリサイド層から構成されるように、金属層２０８の厚さを選択することができる。
【００５２】
ポリシリコン層２０４のシリサイド化は、例えば、アニール・プロセスを用いて実行することができる。１つの例示的な実施形態において、アニール・プロセスは、不活性ガス（例えば、Ｈｅ、Ａｒ等）、Ｎ２、及び形成ガス（すなわち、Ｎ２又はＡｒにおける約（３−１０）％のＨ２の溶液）の少なくとも１つの雰囲気内で実行することができる。更に別の実施形態においては、ＮｉＳｉ形成のためのアニール・プロセスが、約０．３分から３０分のような長時間、予め選択された低い基板温度（例えば、摂氏約３５０度から５００度）で実行される。付加的な実施形態においては、ＣｏＳｉ２形成のためのアニール・プロセスが、約０．３分から３０分のような長時間、予め選択された低い基板温度（例えば、摂氏約４５０度から７５０度）で実行される。別の実施形態においては、ＰｔＳｉ及びＰｄＳｉ形成のためのアニール・プロセスが、約０．３分から３０分のような長時間、予め選択された低い基板温度（例えば、摂氏約３５０度から６００度）で実行される。こうしたアニール・プロセスは、形成されるシリサイド・ゲート電極２１４内の不純物の溶解度及び分離を有利に増大させるだけでなく、ゲート誘電体層２０２内の応力を低くし、層２０２と電極２１４と基板２００の間の接着を強める。１つの特定の好ましい実施形態において、金属層２０８がＮｉを含む場合は、ＮｉＳｉゲート電極は、約１５分間、摂氏４５０度で、Ｎ２の雰囲気内で実行されるアニール・プロセスを用いて形成される。
【００５３】
シリサイドを形成するとき、注入される不純物は、シリサイドと残りのポリシリコンとの間の境界領域内に分離する傾向があり、ゲート誘電体層２０２の方向に「進め」られる。シリサイド前部がゲート誘電体層２０２に達すると、不純物は、シリサイドと誘電体層２０２との間の界面に固定され、これによりゲート構造体２１０の仕事関数及びシリサイド・ゲート電極２１４内の電子移動度が変わる。
【００５４】
アニール・プロセス後、ゲート構造体２１０は、シリサイド・ゲート電極２１４とゲート誘電体層２０２との間の界面に配置された注入された不純物の少なくとも１つの単層の上に形成されたシリサイド・ゲート電極２１４を含む。ゲート構造体内での不純物の分離は、例えば、通常の二次イオン質量分析（ＳＩＭＳ）方法を用いて、容易に観察することができる。
【００５５】
１つの例示的な実施形態において、不純物がＡｓである場合、ＮｉＳｉゲート構造体２１０の仕事関数及びピーク電子移動度は、Ｓｉ内の伝導帯により近い約−２５０ｅＶであり、ドープされていないポリシリコンから形成されたＮｉＳｉゲート金属電極を有するゲート構造体の対応する仕事関数及び電子移動度と比べて、それぞれ２−１０％大きい。
【００５６】
シリサイド電極の仕事関数は、ステップ１０４においてポリシリコン層２０４に注入された不純物の量（すなわちドーズ量）及び材料によって定められる。大まかに言うと、シリサイド・ゲート電極２１４の仕事関数の値の変化又はシフトは、シリサイドに埋め込まれた不純物の濃度に比例する（図７に関連して以下に説明される）。制御されたドーズ量及び不純物の材料を用いて、ステップ１０４において、所定のしきい値電圧並びにＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの最適操作を容易にするもののような特定の値となるように、シリサイド・ゲート電極２１４の仕事関数を選択的に修正することができる。１つの例示的な実施形態においては、ステップ１０４に関連して上述されたように、ＮｉＳｉシリサイド・ゲート電極２１４のしきい値電圧（約０．４Ｖ）は、Ａｓによるポリシリコン層２０４への制御されたドーピングを用いて、少なくとも−０．２５Ｖだけ選択的に修正された。Ｂ、Ｐ、Ａｓ及びＳｂがドープされたシリサイド・ゲート電極２１４の選択的に制御されたしきい値電圧についての対応する最大シフト範囲は、それぞれ約０．１Ｖ、０．２Ｖ、０．２５Ｖ、及び０．５Ｖであった。
【００５７】
アニール・プロセスが完了すると、ステップ１１２において、方法１００が終了する。
【００５８】
図７は、ゲート電極内の不純物量から、シリサイド・ゲート電極２１４の仕事関数の依存性を示す例示的なグラフ３００を示す。具体的には、図７において、ゲート電極２１４の仕事関数におけるシフト３０２（ｙ軸）が、方法１００のステップ１０４において（上の図１に関連して説明された）ポリシリコン層２０４に注入された不純物のドーズ量３０４に対比してプロットされる。ここで、シフト３０２は、「ｅＶ」（電子−ボルト）の単位で表され、ドーズ量３０４は、「イオン／ｃｍ２」の単位で表され、例示的なトレース３０５−３０８は、それぞれＮｉＳｉゲート電極２１４におけるＢ、Ｐ、Ａｓ、Ｓｂ不純物に関連している。
【００５９】
前記は本発明の例証となる実施形態に向けられるが、本発明の基本的な範囲から逸脱することなく、本発明の他の及び更に別の実施形態を考え出すことができ、本発明の範囲は、前記の特許請求の範囲によって定められる。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態による、ＣＭＯＳ電界効果トランジスタを製造する方法のフロー図を示す。
【図２】図１の方法に従って製造されたＣＭＯＳ電界効果トランジスタを有する基板の一連の概略的な断面図を示す。
【図３】図１の方法に従って製造されたＣＭＯＳ電界効果トランジスタを有する基板の一連の概略的な断面図を示す。
【図４】図１の方法に従って製造されたＣＭＯＳ電界効果トランジスタを有する基板の一連の概略的な断面図を示す。
【図５】図１の方法に従って製造されたＣＭＯＳ電界効果トランジスタを有する基板の一連の概略的な断面図を示す。
【図６】図１の方法に従って製造されたＣＭＯＳ電界効果トランジスタを有する基板の一連の概略的な断面図を示す。
【図７】図１の方法を用いて製造されたＣＭＯＳ電界効果トランジスタのシリサイド・ゲート電極の仕事関数を説明する例示的な図を示す。
【特許請求の範囲】
【請求項１】
相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタを製造する方法であって、
（ａ）基板を準備するステップと、
（ｂ）前記基板上において、前記トランジスタのゲート構造体となるゲート誘電体層の上にポリシリコン層を形成するステップと、
（ｃ）少なくとも１つのドーパントを用いて前記ポリシリコン層をドープするステップと、
（ｄ）前記ゲート構造体のポリシリコン・ゲート電極を形成するステップと、
（ｅ）前記ポリシリコン・ゲート電極上に金属及び合金の少なくとも１つを堆積させるステップと、
（ｆ）前記ポリシリコン・ゲート電極をシリサイド化し、前記ゲート誘電体層に隣接したシリサイドを形成するステップと
を含む方法。
【請求項２】
前記ドープするステップ（ｃ）が前記形成するステップ（ｄ）の後に実行される、請求項１に記載の方法。
【請求項３】
前記少なくとも１つのドーパントが、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ｔｌ、Ａｌ、Ｇａ、Ｇｅ、Ｓｎ、及びＮ２の少なくとも１つを含む、請求項１に記載の方法。
【請求項４】
前記ドープするステップ（ｃ）が、前記少なくとも１つのドーパントとしてＳｂを用いて前記ポリシリコン層をドープする、請求項１に記載の方法。
【請求項５】
前記ドープするステップ（ｃ）が、イオン注入プロセスを用いて前記ポリシリコン層をドープする、請求項１に記載の方法。
【請求項６】
前記ドープするステップ（ｃ）が、約１×１０１４イオン／ｃｍ２から４×１０１５イオン／ｃｍ２までの範囲の所定のドーズ量を用いて前記ポリシリコン層をドープする、請求項５に記載の方法。
【請求項７】
前記形成するステップ（ｄ）が、前記ポリシリコン・ゲート電極をアモルファス化するステップをさらに含む、請求項１に記載の方法。
【請求項８】
前記アモルファス化するステップが、Ｓｉ及びＧｅの少なくとも１つを用いてイオン注入プロセスを実行するステップを含む、請求項７に記載の方法。
【請求項９】
前記金属の前記少なくとも１つが、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｐｄ、Ｗ、Ｍｏ及びＴａの少なくとも１つを含む、請求項１に記載の方法。
【請求項１０】
前記金属の前記少なくとも１つがＮｉを含む、請求項１に記載の方法。
【請求項１１】
前記金属の前記少なくとも１つがＣｏを含む、請求項１に記載の方法。
【請求項１２】
前記合金の前記少なくとも１つが、Ｃ、Ａｌ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｉｎ、Ｓｎ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ、及びＰｔの少なくとも１つを含む、請求項１に記載の方法。
【請求項１３】
前記シリサイド化するステップがアニール・プロセスを用いる、請求項１に記載の方法。
【請求項１４】
前記アニール・プロセスが、約０．３分から３０分間、摂氏約３５０度から７５０度の基板温度で実行される、請求項１３に記載の方法。
【請求項１５】
前記アニール・プロセスが、前記ゲート誘電体層と前記シリサイドとの間の界面において前記少なくとも１つのドーパントの少なくとも１つの単層を形成し、該シリサイドにおける仕事関数及び電子移動度を制御する、請求項１３に記載の方法。
【請求項１６】
（ａ）基板を準備するステップと、
（ｂ）前記基板上において、電界効果トランジスタのゲート構造体となるゲート誘電体層の上にポリシリコン層を形成するステップと、
（ｃ）少なくとも１つのドーパントを用いて前記ポリシリコン層をドープするステップと、
（ｄ）前記ゲート構造体のポリシリコン・ゲート電極を形成するステップと、
（ｅ）前記ポリシリコン・ゲート電極上に金属及び合金の少なくとも１つを堆積させるステップと、
（ｆ）前記ポリシリコン・ゲート電極をシリサイド化し、前記ゲート誘電体層に隣接したシリサイドを形成するステップと
を含む方法を用いて基板上に形成された相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタ。
【請求項１】
相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタを製造する方法であって、
（ａ）基板を準備するステップと、
（ｂ）前記基板上において、前記トランジスタのゲート構造体となるゲート誘電体層の上にポリシリコン層を形成するステップと、
（ｃ）少なくとも１つのドーパントを用いて前記ポリシリコン層をドープするステップと、
（ｄ）前記ゲート構造体のポリシリコン・ゲート電極を形成するステップと、
（ｅ）前記ポリシリコン・ゲート電極上に金属及び合金の少なくとも１つを堆積させるステップと、
（ｆ）前記ポリシリコン・ゲート電極をシリサイド化し、前記ゲート誘電体層に隣接したシリサイドを形成するステップと
を含む方法。
【請求項２】
前記ドープするステップ（ｃ）が前記形成するステップ（ｄ）の後に実行される、請求項１に記載の方法。
【請求項３】
前記少なくとも１つのドーパントが、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ｔｌ、Ａｌ、Ｇａ、Ｇｅ、Ｓｎ、及びＮ２の少なくとも１つを含む、請求項１に記載の方法。
【請求項４】
前記ドープするステップ（ｃ）が、前記少なくとも１つのドーパントとしてＳｂを用いて前記ポリシリコン層をドープする、請求項１に記載の方法。
【請求項５】
前記ドープするステップ（ｃ）が、イオン注入プロセスを用いて前記ポリシリコン層をドープする、請求項１に記載の方法。
【請求項６】
前記ドープするステップ（ｃ）が、約１×１０１４イオン／ｃｍ２から４×１０１５イオン／ｃｍ２までの範囲の所定のドーズ量を用いて前記ポリシリコン層をドープする、請求項５に記載の方法。
【請求項７】
前記形成するステップ（ｄ）が、前記ポリシリコン・ゲート電極をアモルファス化するステップをさらに含む、請求項１に記載の方法。
【請求項８】
前記アモルファス化するステップが、Ｓｉ及びＧｅの少なくとも１つを用いてイオン注入プロセスを実行するステップを含む、請求項７に記載の方法。
【請求項９】
前記金属の前記少なくとも１つが、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｐｄ、Ｗ、Ｍｏ及びＴａの少なくとも１つを含む、請求項１に記載の方法。
【請求項１０】
前記金属の前記少なくとも１つがＮｉを含む、請求項１に記載の方法。
【請求項１１】
前記金属の前記少なくとも１つがＣｏを含む、請求項１に記載の方法。
【請求項１２】
前記合金の前記少なくとも１つが、Ｃ、Ａｌ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｉｎ、Ｓｎ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ、及びＰｔの少なくとも１つを含む、請求項１に記載の方法。
【請求項１３】
前記シリサイド化するステップがアニール・プロセスを用いる、請求項１に記載の方法。
【請求項１４】
前記アニール・プロセスが、約０．３分から３０分間、摂氏約３５０度から７５０度の基板温度で実行される、請求項１３に記載の方法。
【請求項１５】
前記アニール・プロセスが、前記ゲート誘電体層と前記シリサイドとの間の界面において前記少なくとも１つのドーパントの少なくとも１つの単層を形成し、該シリサイドにおける仕事関数及び電子移動度を制御する、請求項１３に記載の方法。
【請求項１６】
（ａ）基板を準備するステップと、
（ｂ）前記基板上において、電界効果トランジスタのゲート構造体となるゲート誘電体層の上にポリシリコン層を形成するステップと、
（ｃ）少なくとも１つのドーパントを用いて前記ポリシリコン層をドープするステップと、
（ｄ）前記ゲート構造体のポリシリコン・ゲート電極を形成するステップと、
（ｅ）前記ポリシリコン・ゲート電極上に金属及び合金の少なくとも１つを堆積させるステップと、
（ｆ）前記ポリシリコン・ゲート電極をシリサイド化し、前記ゲート誘電体層に隣接したシリサイドを形成するステップと
を含む方法を用いて基板上に形成された相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公表番号】特表２００７−５３４１４８（Ｐ２００７−５３４１４８Ａ）
【公表日】平成１９年１１月２２日（２００７．１１．２２）
【国際特許分類】
【出願番号】特願２００６−５２７３９３（Ｐ２００６−５２７３９３）
【出願日】平成１６年９月８日（２００４．９．８）
【国際出願番号】ＰＣＴ／ＥＰ２００４／０５２０８６
【国際公開番号】ＷＯ２００５／０２９５７９
【国際公開日】平成１７年３月３１日（２００５．３．３１）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
【公表日】平成１９年１１月２２日（２００７．１１．２２）
【国際特許分類】
【出願日】平成１６年９月８日（２００４．９．８）
【国際出願番号】ＰＣＴ／ＥＰ２００４／０５２０８６
【国際公開番号】ＷＯ２００５／０２９５７９
【国際公開日】平成１７年３月３１日（２００５．３．３１）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
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