【課題】圧縮応力を有する絶縁膜と引っ張り応力を有する絶縁膜とが互いに応力を相殺することがない半導体装置を実現できるようにする。
【解決手段】半導体装置は、第１のトランジスタと、第１の応力絶縁膜２０Ａと、第１の絶縁膜２１Ａと、第２の絶縁膜２１Ｂとを備えている。第１のトランジスタは、半導体基板１０の第１の活性領域１１Ａに形成され、第１のゲート電極１４Ａを有する。第１の応力絶縁膜２０Ａは、第１のゲート電極１４Ａを覆うように形成され、第１のトランジスタのチャネル領域に応力を加える。第１の絶縁膜２１Ａは、第１の応力絶縁膜２０Ａの上に接して形成され、上面が平坦化されている。第２の絶縁膜２１Ｂは、第１の絶縁膜２１Ａの上に接して形成されている。 （もっと読む）

【課題】ソース・ドレイン領域上にシリサイド膜を有するトランジスタにおいて、接合リークの発生を防止する。
【解決手段】第１のＭＩＳトランジスタは、第１の活性領域における第１の側壁スペーサの外側方下に形成された第１のソース・ドレイン領域１０８ａと、第１のソース・ドレイン領域上に形成された第１のシリサイド膜１１２ａと、半導体基板上に形成され第１の活性領域におけるゲート長方向に応力を生じさせる応力絶縁膜１１４とを備え、第２のＭＩＳトランジスタは、第２の活性領域における第２の側壁スペーサの外側方下に形成された第２のソース・ドレイン領域１０８ｂと、第２のゲート電極、第２の側壁スペーサ及び第２のソース・ドレイン領域の一部上に形成され第１の保護絶縁膜１０９ｂと第２の保護絶縁膜１１０ｂとからなる第１の保護膜１１１ｂと、第２のソース・ドレイン領域上に形成された第２のシリサイド膜１１２ｂと、応力絶縁膜とを備える。 （もっと読む）

【課題】高ｋ材料を高温でエッチングする方法を提供する。
【解決手段】一実施形態において、基板上の高ｋ材料をエッチングする方法は、高ｋ材料層をその上に有する基板をエッチングチャンバ内に設置し、少なくともハロゲン含有ガスを含むエッチングガス混合物からプラズマをエッチングチャンバ内に発生させ、プラズマの存在下で高ｋ材料層をエッチングしながらエッチングチャンバの内部表面の温度を約１００℃を越えて維持し、プラズマの存在下で高ｋ材料層をエッチングしながら基板温度を約１００℃〜約２５０℃に維持することを含んでいてもよい。 （もっと読む）

【課題】ＬＣＤドライバなどで小型化によるプラグの高抵抗化を抑制し、かつ、高耐圧ＭＩＳＦＥＴのゲート電極と配線間の耐圧不良を改善できる技術を提供する。
【解決手段】ＬＣＤドライバにおいて、高耐圧ＭＩＳＦＥＴでは、電界緩和用絶縁領域３上にゲート電極１０ｂの端部が乗り上げている。そして、高耐圧ＭＩＳＦＥＴ上の１層目の層間絶縁膜上にソース配線あるいはドレイン配線となる配線ＨＬ１が形成されている。このとき、半導体基板１Ｓとゲート絶縁膜８の界面からゲート電極１０ｂの上部までの距離をａ、ゲート電極１０ｂの上部から配線ＨＬ１が形成されている層間絶縁膜の上部までの距離をｂとすると、ａ＞ｂとなっている。このように構成されている高耐圧ＭＩＳＦＥＴにおいて、配線ＨＬ１は、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂと平面的な重なりを有しないように配置されている。 （もっと読む）

【課題】Ｎ−ｃｈトランジスタとＰ−ｃｈトランジスタとの境界の寸法制御性に優れ、工程数の増加を最小限に抑制しながら、Ｎ−ｃｈトランジスタ及びＰ−ｃｈトランジスタのゲートパターンの高さが可能な限り揃った構造を実現する。
【解決手段】基板上のＨｉｇｈ−ｋ膜よりなる絶縁膜上にポリシリコンを形成する。該ポリシリコン膜をエッチングする際にハロゲン系ガスを用いた低バイアス処理を施すことにより、下地のＨｉｇｈ−ｋ膜の膜質を改善しながら、Ｎ−ｃｈトランジスタ及びＰ−ｃｈトランジスタに独立した仕事関数を持つ金属電極を形成する。 （もっと読む）

【課題】短チャネル効果の発生を防止しつつ、かつシリサイド層端部でのリーク電流の発生を防止した半導体装置を提供する。
【解決手段】シリコン基板上に、ゲート金属、ハードマスク、および第１スペーサを形成する工程と、第１スペーサの両側のシリコン基板に拡散層を形成する工程と、シリコン基板の温度を５００℃以下に保持しながら、シリコン基板を窒化シリコン層で覆う工程と、窒化シリコン層に窒素プラズマを照射し窒素濃度を高くする工程と、窒化シリコン層をエッチングして、第１スペーサを覆う第２スペーサを形成する工程と、第２スペーサの両側のシリコン基板にソース／ドレイン領域を形成する工程と、フッ化水素酸を用いてシリコン基板の表面をエッチングする工程と、シリコン基板上に金属層を形成し、熱処理によりソース／ドレイン領域中に金属シリサイド層を形成する工程とを含む。 （もっと読む）

【課題】低電圧動作のトランジスタ群と高耐圧（高電圧動作）のトランジスタ群とを同一半導体基板に形成して、高耐圧のトランジスタ群のゲート電極の低抵抗化を可能にする。
【解決手段】半導体基板１１に、第１トランジスタ群と、第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群とを備え、第１トランジスタ群は、半導体基板１１上に第１ゲート絶縁膜１３を介して形成された第１ゲート電極１５と、この第１ゲート電極１５上に形成されたシリサイド層４０とを有し、第２トランジスタ群は、半導体基板１１上の絶縁膜（ライナー膜３６、第１層間絶縁膜３８）に形成したゲート形成溝４２に第２ゲート絶縁膜４３を介して形成された第２ゲート電極４７、４８を有し、第１トランジスタ群の第１ゲート電極１５上のシリサイド層４０を被覆する保護膜４１が形成されていることを特徴とする。 （もっと読む）

【課題】 ｐ型チャネルを有する半導体装置において、前記ｐ型チャネル領域に一軸性圧縮応力をＳｉＧｅ混晶層より印加して、前記チャネル領域におけるホール移動度を向上させる。
【解決手段】 シリコン基板中、ソース領域およびドレイン領域に対応してトレンチを形成し、前記トレンチをＳｉＧｅ混晶層によりエピタキシャルに充填する際に、前記トレンチの側壁面を複数のファセットにより画成し、さらにＳｉＧｅ混晶層中のＧｅ原子濃度を２０％を超えて増大させる。 （もっと読む）

【課題】 ゲート電極の側壁絶縁膜のエッチングを効果的に防止することが可能な半導体装置を提供する。
【解決手段】 半導体基板１１と、半導体基板上に形成されたゲート絶縁膜１３と、ゲート絶縁膜上に形成されたゲート電極２２と、ゲート電極の側面に形成された第１の絶縁膜１７と、第１の絶縁膜の表面を覆い、第１の絶縁膜とは異なった材料で形成された第２の絶縁膜２８と、半導体基板、ゲート電極及び第２の絶縁膜を覆い、第２の絶縁膜とは異なった材料で形成された第３の絶縁膜２３とを備える。 （もっと読む）

【課題】ゲート電極の配置間隔を小さくしても所望のゲート電極のパターンを安定して形成することができ、特性・信頼性の劣化を防ぐことができる半導体装置の製造方法を得る。
【解決手段】半導体基板１１上に複数の凹部１４を形成する。複数の凹部１４の内壁を覆うように半導体基板１１上に絶縁膜１５を形成する。絶縁膜１５上にレジスト１６を形成し、露光及び現像によりレジスト１６に、複数の凹部１４上において、対応する凹部１４よりも幅が狭い複数の開口１３をそれぞれ形成する。レジスト１６をマスクとして絶縁膜１５を異方性エッチングして凹部１４の底面の一部を露出させる。露出した凹部１４の底面及び絶縁膜１５上にＷＳｉＮ膜２１及びＡｕ膜２２（導体膜）を形成する。複数の凹部１４以外の領域においてＷＳｉＮ膜２１及びＡｕ膜２２を除去して、それぞれの凹部１４内に残されたＷＳｉＮ膜２１及びＡｕ膜２２によりゲート電極２３を形成する。 （もっと読む）

【課題】半導体素子の製造方法を提供する。
【解決手段】基板上に導電膜パターンを形成する。前記基板表面及び前記導電膜パターンの表面上に酸化膜を形成する。不純物の拡散に要求されるエネルギーが上昇するように前記酸化膜を表面処理して拡散防止膜を形成する。その後、前記拡散防止膜を通じて前記導電膜パターン両側の基板及び前記導電膜パターンに前記不純物を注入して、前記基板に不純物領域を形成する。前記方法によって形成される半導体素子は、導電膜パターン及び基板にドープされている不純物の拡散が減少して高性能を有する。 （もっと読む）

【課題】MOS構造の半導体装置において、ゲート電極をイオン注入のチャネリングに対して強い構造とする。
【解決手段】半導体基板上でゲート絶縁膜の上に半導体材料を堆積してゲート電極を形成する。このゲート電極の表面または内部に非晶質層を形成する。その後、ゲートサイドウォールを形成し、ゲート電極およびサイドウォールをマスクとして半導体基板に不純物をイオン注入し、ソース／ドレインを形成する。非晶質層としては、窒素を１×１０^２０〜１×１０^２２／ｃｍ^３個含む層を形成する。これを、熱処理に対する不純物析出抑制層とし、イオン注入に対するチャネリング防止層とする。 （もっと読む）

【課題】膜組成が良好に制御されたＦＵＳＩゲート電極を得ることが可能な半導体装置の製造方法を提供する。
【解決手段】上部にストッパ層７を積層させたシリコン電極５を半導体基板１上にパターン形成する。ストッパ層７およびシリコン電極５の側壁をサイドウォール９およびライナー膜１５で覆う。ストッパ層７、シリコン電極５、サイドウォール９、およびライナー膜１５を、層間絶縁膜１７で埋め込み、ストッパ層７を露出させるように層間絶縁膜１７の平坦化処理を行う。ストッパ層７を除去することによりシリコン電極５の表面を露出させる。シリコン電極５の表面を露出させた状態で、先の工程で露出したシリコン電極５の側壁を絶縁膜２１で覆う。絶縁膜２１で側壁が覆われたシリコン電極５を表面側からシリサイド化する。 （もっと読む）

【課題】相変化可変抵抗の不揮発性メモリ装置及びこれに関連する製造方法を提供する。
【解決手段】絶縁膜２２２内の開口の側壁の上に、そして、垂直型ダイオード２４５上に積層されたオーミック膜２４９上に開口を貫通して延長されるカップ形状の下部電極２６５が形成される。下部電極２６５の内部を、少なくとも部分的に埋め立て、オーミック膜２４９の抵抗を実質的に変化させないように、充分に低い温度の範囲内において形成される絶縁性の充填部材２７７が形成される。下部電極２６５に電気的に接続され、相変化物質を含む可変抵抗物質２８０が絶縁性の充填部材２７７上に形成される。下部電極２６５は、オーミック膜２４９とはより大きい電気的接触を有し、下部電極２６５は可変抵抗物質２８０と相対的に非常に小さい電気的接触を有することになって、オーミック層の損傷を防いで改善された電気的特性と信頼性が確保できる。 （もっと読む）

【課題】ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタの双方において、所望のシリサイド組成比を有する金属シリサイド膜からなるフルシリサイド化ゲート電極を精度良く実現する。
【解決手段】半導体装置は、第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａ、第１のゲート絶縁膜１３ａ上に形成された第１のフルシリサイド化ゲート電極２４ａ、及び第１のサイドウォール１７ａとを有するｎ型ＭＩＳトランジスタと、第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂ、第２のゲート絶縁膜１３ｂ上に形成された第２のフルシリサイド化ゲート電極２４ｂ、及び第２のサイドウォール１７ｂとを有するｐ型ＭＩＳトランジスタとを備える。第１のフルシリサイド化ゲート電極２４ａの上面高さは、第２のフルシリサイド化ゲート電極２４ｂの上面高さよりも低い。 （もっと読む）

【課題】 プログラム特性の良好なプログラマブル素子及びそのプログラマブル素子を有する半導体装置の製造方法を提供することを目的とする。
【解決手段】 半導体基板１００と、半導体基板１００表面に離間して形成されたソース／ドレイン層１０３と、ソース／ドレイン層１０３間の半導体基板１００上に形成されたＨｆを含有する電荷トラップ膜を有するゲート絶縁膜１０５と、ゲート絶縁膜１０５上に形成されたプログラム電位が印加されるゲート電極１０６を備えることによって、ＦＰＧＡ等のプログラマブルロジックデバイスに使用されるプログラマブル素子のプログラム特性を向上する。 （もっと読む）

【課題】層間絶縁膜の形成時にギャップフィル特性を確保でき、コンタクトホールの形成時に開口不良を防止できる半導体素子の製造方法を提供すること。
【解決手段】基板２００上に少なくとも１つ以上のゲートパターン２０１を形成するステップと、ゲートパターン２０１を含む基板上に第１の絶縁膜を形成するステップと、周辺領域の第１の絶縁膜をエッチングし、周辺領域の少なくとも１つ以上のゲート側壁スペーサ２０３Ｂ、２０４Ｂを形成するステップと、ゲート側壁スペーサ２０３Ｂ、２０４Ｂを含む基板上に第２の絶縁膜を形成するステップと、セル領域の第２の絶縁膜２０６Ａを所定の厚さにエッチングするステップと、第２の絶縁膜を含む基板全体上に層間絶縁膜を形成するステップと、セル領域の層間絶縁膜、第１の絶縁膜２０３Ａ、及び第２の絶縁膜２０６Ａをエッチングし、コンタクトホールを形成するステップとを含む。 （もっと読む）

【課題】ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を実現する。
【解決手段】ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを有する半導体装置において、ｎチャネル型電界効果トランジスタ１０のゲート電極１５を覆う応力制御膜１９には、膜応力が引張応力側の膜を用いる。ｐチャネル型電界効果トランジスタ３０のゲート電極３５を覆う応力制御膜３９には、膜応力が、ｎチャネル型トランジスタ１０の応力制御膜１９より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。 （もっと読む）

【課題】ソース電極およびドレイン電極と、チャネル領域との間に形成されるショットキー障壁を共鳴障壁とすることによって、モノリシックな、微分負性抵抗特性を有する半導体装置を提供する。
【解決手段】金属を含有するソース電極１０２と、金属を含有するドレイン電極１０４と、このソース電極１０２とこのドレイン電極１０４とにはさまれ、半導体で形成されるチャネル領域１０６とを備える半導体装置であって、ソース電極１０２およびドレイン電極１０４と、チャネル領域１０６との間にショットキー障壁が形成され、これらのショットキー障壁が共鳴障壁となることによって、微分負性抵抗特性を示すよう動作することを特徴とする半導体装置。 （もっと読む）

【課題】ゲート、ソースドレインの寄生抵抗の低減、ソースドレインの寄生容量の低減、パンチスルーやＤＩＢＬによるリークの低減を同時に実現する。
【解決手段】半導体基板１０の表面に第１の素子分離領域１１ｂが形成されている。第１導電型領域１２及び第２導電型領域１３は、半導体基板１０の表面に形成され、第１の素子分離領域１１ｂにより分離されている。第１のゲート電極１５ａ，１６ａが第１導電型領域１２及び第２導電型領域１３上にそれぞれ形成されている。拡散領域２４ａ，２４ｂ，２５ａ，２５ｂが、第１導電型領域１２及び第２導電型領域１３の表面にそれぞれ形成されている。第１のシリサイド膜３１ａ，３１ｂが第１のゲート電極１５ａ，１６ａの上層部に形成されている。第２のシリサイド膜３０ｃは、拡散領域２４ａ，２４ｂ，２５ａ，２５ｂ上に形成され、下面が基板１０の上面と同一面上にある。 （もっと読む）