【課題】複数の導電層を電気的に接続するコンタクト部の近傍におけるリーク電流を効果的に抑制可能な半導体装置を提供する。
【解決手段】半導体基板１の主表面に形成され、低濃度不純物領域５ｂと高濃度不純物領域５ａとを有する不純物領域と、低濃度不純物領域５ｂと隣り合う位置の上記主表面上に形成されたゲート電極４と、ゲート電極４の一方の側壁上に形成されたサイドウォール絶縁膜１２ａ，１２ｂと、低濃度不純物領域５ｂ上からゲート電極４の他方の側壁上に延在し高さの低いサイドウォール絶縁膜１２ａ，１２ｂと、この高さの低いサイドウォール絶縁膜１２ａ，１２ｂと低濃度不純物領域５ｂとを覆いゲート電極４の他方の側壁に達するシリコン窒化膜９ａと、シリコン窒化膜９ａを覆うように形成され上記不純物領域とゲート電極４との双方と電気的に接続されたプラグ１１とを備える。 （もっと読む）

【課題】リソグラフィー工程を削減して、製造コストを約４％、削減する。リセス部に対してソース／ドレイン領域を自己整合的に形成して、トランジスタのＶ_t（閾値電圧）、Ｉ_on（オン電流）等の特性バラツキを低減する。
【解決手段】（１）第１マスクを設ける工程と、（２）第１マスクをマスクに用いて不純物を注入することにより不純物拡散領域を形成する工程と、（３）全面に第２マスクを堆積させる工程と、（４）エッチバックを行って第２マスクを残留させると共に、不純物拡散領域の一部を露出させる工程と、（５）第１及び第２マスクをマスクに用いてエッチングを行い、半導体基板内に溝部を形成する工程と、（６）第１及び第２マスクをマスクに用いて、溝部内に不純物を注入する工程と、（７）ゲート絶縁膜を形成する工程と、（８）ゲート電極を形成する工程と、を有する。 （もっと読む）

【課題】ｎウエル及びｐウエルに形成されたｐＭＯＳ及びｎＭＯＳトランジスタのしきい値を精密に制御し、かつ製造容易にする。
【解決手段】ｎウエル２及びｐウエル３上にゲート絶縁膜５を形成し、ｎウエル２上のゲート絶縁膜５上にｐＭＯＳトランジスタ１１のしきい値制御用の第１金属膜６を、ｐウエル３上のゲート絶縁膜５上に第１金属膜６と異なる材料からなるｎＭＯＳトランジスタ１２のしきい値制御用の第２金属膜７を形成する。そして、第１金属膜６上に高融点金属シリサイドからなる第１ゲート電極８ｐを、第２金属膜７上に高融点金属シリサイドからなる第２ゲート電極８ｎを形成する。しきい値は金属膜６、７で定まるから安定する。この金属膜６は薄く、容易にパターニングできる。 （もっと読む）

【課題】安定した素子特性および良好な信頼性を実現する薄膜トランジスタおよびその製造方法、並びにそれらを用いた液晶表示装置を提供する。
【解決手段】薄膜トランジスタ１４は、透光性基板１上において、多結晶シリコンの半導体層３上に積層するゲート絶縁膜４およびゲート電極６、及び、上記半導体層３のソース領域８、ドレイン領域９およびチャネル領域１０を有する。そして、前記ゲート絶縁膜４は酸化シリコン膜４ａからなり、ゲート電極６の底面と接する上記酸化シリコン膜４ａの少なくとも表面は酸窒化シリコン層４ｂから成っている。ここで、ゲート電極６は、例えば５００℃程度の比較的に低温で酸化シリコン膜と化学反応する高融点金属材料を含んで構成されている。 （もっと読む）

【課題】歪み技術を利用した性能のよい半導体装置を低コストで製造する。
【解決手段】シリコン基板１０上のｎＭＯＳ形成領域１２ａ及びｐＭＯＳ形成領域１２ｂにそれぞれゲート電極１５ａ，１５ｂを形成し、ｐＭＯＳ形成領域１２ｂを覆い、フォトレジストマスク１８を形成して、イオン注入によりｎＭＯＳのソース／ドレイン領域１７ａを形成するとともに、ゲート電極１５ａをアモルファス化し、フォトレジストマスク１８を除去した後に、シリコン基板１０上に、ゲート電極１５ａ，１５ｂを覆うように、引っ張り歪みを有するキャップ膜１９を形成し、ｎＭＯＳ形成領域１２ａを覆うようにフォトレジストマスク２０を形成し、ｐＭＯＳ形成領域１２ｂのキャップ膜１９に不純物をイオン注入し、フォトレジストマスク２０を除去した後に、アニール処理を行い、ｎＭＯＳのゲート電極１５ａ下のチャネルに対し、チャネル深さ方向の圧縮歪みを加える。 （もっと読む）

【課題】ｐ型ＭＩＳＦＥＴまたはｎ型ＭＩＳＥＦＥＴを有する半導体装置において、ｐ型ＭＩＳＦＥＴまたはｎ型ＭＩＳＥＦＥＴのソース／ドレイン電極界面抵抗を低減する半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１００にｐ型ＭＩＳＦＥＴ２００を備える半導体装置であって、ｐ型ＭＩＳＦＥＴ２００が、半導体基板１００中のチャネル領域２０４と、チャネル領域２０４上に形成されたゲート絶縁膜２０６と、ゲート絶縁膜２０６上に形成されたゲート電極２０８と、チャネル領域２０４の両側の、Ｎｉを含有するシリサイド層２１０で形成されたソース／ドレイン電極と、ソース／ドレイン電極と半導体基板１００との界面の半導体基板１００側に形成された、Ｍｇ、ＣａまたはＢａを含有する界面層２３０を有することを特徴とする半導体装置およびその製造方法。 （もっと読む）

【課題】駆動能力を高めることができる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置５００ａにおいては、基板１０上に、ゲート酸化膜３１およびポリシリコン層３０を順次積層させたゲート構造が配置されている。ゲート構造の側面に沿って酸化膜４０が配置され、酸化膜４０の側面および基板１０の上面に沿って酸化膜５０が配置されている。酸化膜４０，５０からなるサイドウォール酸化膜において、ゲート構造の側面に沿った第１の層の厚みの最小値は、基板１０の上面に沿った第２の層の厚みより小さい。 （もっと読む）

【課題】仕事関数が所望の値に制御されたメタルゲート電極を備える半導体装置を提供する。
【解決手段】半導体基板２上に、ゲート絶縁膜４を介して、Ｎ等を含有する仕事関数制御層５、ＳｉまたはＡｌを含んだ中間層６、およびＭｏＮ層等の低抵抗層７が積層された構造を有するメタルゲート電極を形成する。その形成時には、ゲート絶縁膜４上に仕事関数制御層５、中間層６および低抵抗層７の各層の積層後、ゲート加工を行い、ＬＤＤ領域９、サイドウォール８およびソース・ドレイン領域１０を順に形成して、半導体基板２に導入した不純物の活性化アニールを行う。仕事関数制御層５と低抵抗層７との間に中間層６を設けたことにより、仕事関数制御層５へのあるいは仕事関数制御層５からのＮ等の拡散が抑制され、その仕事関数の変動が抑制されるようになる。 （もっと読む）

【課題】ゲート絶縁膜の信頼性の低下を抑制することが可能であるとともに、トレンチパターンの微細化に対応することが可能な半導体装置を提供する。
【解決手段】このＭＯＳＦＥＴ（半導体装置）は、Ｐ^-型不純物領域２ｂを貫通する複数のトレンチ３と、トレンチ３の内面上にシリコン酸化膜（ゲート絶縁膜）４を介して形成されるゲート電極５とを備えている。ゲート電極５は、Ｐ^-型不純物領域２ｂよりも上方に上面が位置するようにトレンチ３内に埋め込まれ、シリコン酸化膜４を挟んでＰ^-型不純物領域２ｂと対向するポリシリコン層５ａと、このポリシリコン層５ａの上面上に形成され、ポリシリコン層５ａよりも電気抵抗率が小さい低抵抗層５ｂとを含んでいる。また、Ｐ^-型不純物領域２ｂの上方におけるシリコン酸化膜４と低抵抗層５ｂの側面との間には、ＳｉＮ膜６が形成されている。 （もっと読む）

【課題】ボンディングパッドを減らして、素子サイズの小型化を可能にし、かつ、アバランシェ破壊を抑制して信頼性の向上を図ったＧａＮ系半導体装置及びその製造方法を提供する。
【解決手段】ＧａＮ系半導体装置２０は、オン状態で能動層２５を介して相互間に電流が流れるソース電極３１およびドレイン電極３２と、ゲート電極３３と、裏面電極３４とを備える。能動層２５におけるソース電極３１を形成する部分に、能動層２５の表面側からシリコン基板２１に達する深さの溝２７が形成されている。溝２７内には、能動層２５の表面とシリコン基板２１とを電気的に接続するソース電極３１と、ソース電極３１の溝２７内の部分を能動層２５に対して絶縁する絶縁層７０とが形成されている。溝２７内に、ソース電極３１と絶縁層７０を形成しているため、溝２７および絶縁膜７０の形成が容易になる。 （もっと読む）

【課題】半導体装置の製造技術において、同一基板上に金属シリサイド膜厚の異なる領域を作り分ける。
【解決手段】シリコン基板１の主面ｆ１の第１領域Ｒ１に第１トランジスタＱ１を、同第２領域Ｒ２に第２トランジスタＱ２を形成する。その後、主面ｆ１に保護酸化膜ＰＴ１を形成し、第１ドライエッチングＤＥ１を施すことで、第１領域Ｒ１および第２領域Ｒ２を覆う保護酸化膜ＰＴ１を除去する。その後、第１ドライエッチングＤＥ１よりも低い高周波パワーで、かつ、炭素、水素およびフッ素の化合物を含まないガスを用いた第２ドライエッチングＤＥ２を、第２領域Ｒ２に対して施す。その後、シリコン基板１の主面ｆ１上に金属膜Ｍ１を堆積し、熱処理を施すことで、金属シリサイド膜ｓｃを形成する。 （もっと読む）

【課題】ｎ型ＭＩＳトランジスタのゲート電極、及びｐ型ＭＩＳトランジスタのゲート電極の双方を精度良く実現する。
【解決手段】第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置において、第１のＭＩＳトランジスタは、半導体基板１０における第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成され、シリコン膜１４ａとシリコン膜１４ａ上に形成された第１の金属シリサイド膜２０ａとからなる第１のゲート電極２６ａとを備え、第２のＭＩＳトランジスタは、半導体基板１０における第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成され、フルシリサイド化された第２の金属シリサイド膜２０Ｂからなる第２のゲート電極２６ｂとを備え、第１の金属シリサイド膜２０ａは、第２の金属シリサイド膜２０Ｂに比べて膜厚が薄い。 （もっと読む）

【課題】 装置規模の拡大を最小限に抑制しながら、高い耐圧性を維持するとともに、現実的な製造プロセスの下で容易に製造が可能な半導体装置を提供する。
【解決手段】 第１絶縁膜３ａを貫通するように基板面に直交する深さ方向に形成される導電膜１４ａと、第２絶縁膜３ｂの直上層から底面に達するまで一の外側壁に沿って深さ方向に形成される導電膜１４ｂと、導電膜１４ｂの底面の深さ位置から絶縁膜３ａ及び３ｂに挟まれた領域に係る基板２の上面位置に亘って、少なくとも導電膜１４ｂの底面及び絶縁膜３ｂと接触していない側の外側壁と接触して形成される絶縁膜１３ｂと、絶縁膜１３ｂと３ｂに挟まれた領域内において底面から上面に向かって、第１導電型の第１不純物拡散領域６、第２導電型の第２不純物拡散領域５ａ、第１導電型の第３不純物拡散領域７、及び高濃度の前記第１導電型の第４不純物拡散領域１７ｂを備える。 （もっと読む）

【課題】ソースドレイン領域のサイズが増大することがない局所配線構造を備えた半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１の上に形成されたゲート電極２２及び半導体基板１１におけるゲート電極２２の両側方にそれぞれ形成された第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂを有するトランジスタ１２と、半導体基板１１の上における第１のソースドレイン領域２９Ａを挟んでゲート電極２２と反対側に形成されたゲート配線４２と、ゲート配線４２と第１のソースドレイン領域２９Ａとを接続する局所配線構造６０とを備えている。局所配線構造６０は、第１のソースドレイン領域２９Ａ及びゲート配線４２の上面に跨って形成されたＳｉＧｅ層６１によって構成されている。 （もっと読む）

１つの実施形態は、単結晶膜を選択的に堆積するための方法を提供する。この方法は、第１の表面形態を有する第１の表面およびこの第１の表面形態とは異なる第２の表面形態を有する第２の表面を含む基体を準備する工程を含む。シリコン前駆体［１０８］およびＢＣｌ_３［１３４］は相互混合され、これにより供給ガスが形成される。この供給ガスは、化学気相成長条件［１２２］下でこの基体へ導入される。Ｓｉ含有層は、供給ガス［１２０］を導入することにより、第２の表面上に堆積することなく、第１の表面上に選択的に堆積される。 （もっと読む）

【課題】コンタクト抵抗をより一層低減することができる半導体装置及びその製造方法を提供する。
【解決手段】コンタクトホール２２の側面及び下面並びに層間絶縁膜２１上にバリアメタル膜２３を形成する。次に、バリアメタル膜２３を覆うニッケル膜２４をスパッタリング法により形成する。次に、ニッケル膜２４を覆うと共に、コンタクトホール２２を埋め込むタングステン膜２５を熱ＣＶＤ法により形成する。そして、ＣＭＰ法により層間絶縁膜２１上のバリアメタル膜２３、ニッケル膜２４及びタングステン膜２５を除去する。 （もっと読む）

【課題】デュアル・ストレス・ライナ・プロセスと共存できる逆テーパ・コンタクト構造を提供する。
【解決手段】半導体デバイスは、シリコン層と、該シリコン層中に電気的接続領域を有するトランジスタと、該電気的接続領域上に形成されかつ該領域と電気的に接触する導電性プラグとを有し、該プラグは該シリコン層から離れると内側に傾斜する側壁を有する。 （もっと読む）

【課題】電流駆動能力が高いＭＯＳＦＥＴを備えた半導体装置を提供する。
【解決手段】半導体装置１において、シリコン基板２の表面にＮＭＯＳ３を形成し、ＮＭＯＳ３のチャネル領域７の直上域に、内部に圧縮応力を有する圧縮応力膜８を設け、シリコン基板２上における少なくともチャネル領域７の直上域の周囲に、内部に引張応力を有する引張応力膜９を設ける。 （もっと読む）

【課題】金属シリサイド膜の膜厚が薄くなってきたり、拡散層幅が小さくなってくると、拡散層上の金属シリサイドが凝集反応を起こしやすくなる、という問題があった。
【解決手段】半導体装置１００は、半導体基板２と、半導体基板内に設けられた拡散層４と、半導体基板上に設けられたゲート絶縁膜１２と、ゲート絶縁膜上に設けられたゲート電極１４と、拡散層上に選択的に設けられたＮｉシリサイド層８と、を含み、Ｎｉシリサイド層８上にはＣｏを主成分とするメタルキャップ膜１８が選択的に設けられている。 （もっと読む）

【課題】
オーバーエッチングを大きくしても、問題発生を抑制できる半導体装置及びその製造方法を提供する。
【解決手段】
半導体装置は、複数の活性領域にサイドウォール絶縁膜を備えたゲート電極を持つ電界効果トランジスタを有し、素子分離領域上にゲート電極と同一材料を用いて形成された配線を有し、素子分離領域上ではサイドウォール絶縁膜が選択的に除去され、ゲート電極のシリサイド層より厚いシリサイド層が形成される。ｎチャネル電界効果トランジスタを覆って引張応力絶縁膜を、ｐチャネル電界効果トランジスタを覆って圧縮応力絶縁膜を形成する。 （もっと読む）