半導体装置の製造方法および半導体装置
【課題】仕事関数が所望の値に制御されたメタルゲート電極を備える半導体装置を提供する。
【解決手段】半導体基板２上に、ゲート絶縁膜４を介して、Ｎ等を含有する仕事関数制御層５、ＳｉまたはＡｌを含んだ中間層６、およびＭｏＮ層等の低抵抗層７が積層された構造を有するメタルゲート電極を形成する。その形成時には、ゲート絶縁膜４上に仕事関数制御層５、中間層６および低抵抗層７の各層の積層後、ゲート加工を行い、ＬＤＤ領域９、サイドウォール８およびソース・ドレイン領域１０を順に形成して、半導体基板２に導入した不純物の活性化アニールを行う。仕事関数制御層５と低抵抗層７との間に中間層６を設けたことにより、仕事関数制御層５へのあるいは仕事関数制御層５からのＮ等の拡散が抑制され、その仕事関数の変動が抑制されるようになる。
【解決手段】半導体基板２上に、ゲート絶縁膜４を介して、Ｎ等を含有する仕事関数制御層５、ＳｉまたはＡｌを含んだ中間層６、およびＭｏＮ層等の低抵抗層７が積層された構造を有するメタルゲート電極を形成する。その形成時には、ゲート絶縁膜４上に仕事関数制御層５、中間層６および低抵抗層７の各層の積層後、ゲート加工を行い、ＬＤＤ領域９、サイドウォール８およびソース・ドレイン領域１０を順に形成して、半導体基板２に導入した不純物の活性化アニールを行う。仕事関数制御層５と低抵抗層７との間に中間層６を設けたことにより、仕事関数制御層５へのあるいは仕事関数制御層５からのＮ等の拡散が抑制され、その仕事関数の変動が抑制されるようになる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特に、メタルゲート電極を備えた半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳ（Metal Oxide Semiconductor）トランジスタは、そのゲート電極材料にポリシリコンが広く用いられてきた。近年では、そのようなポリシリコンゲート電極に替わり、メタル材料を用いたメタルゲート電極を形成する試みがなされている（例えば、特許文献１〜４参照。）。
【０００３】
メタルゲート電極を用いた場合の閾値電圧は、例えば、そのメタルゲート電極に用いられるメタル材料の仕事関数によって制御される。このほか、例えば、窒素（Ｎ）を含有するメタル材料を用い、そのＮ濃度を制御することによって仕事関数を制御し、閾値電圧を制御する方法が提案されている。また、メタルゲート電極直下のゲート絶縁膜上部に、その上に形成した別の層から適当な元素を拡散させて固定電荷層を形成し、その固定電荷層を利用して閾値電圧を制御する方法も提案されている（例えば、特許文献４参照。）。
【特許文献１】特開２００７−１２３８６７号公報
【特許文献２】特開２００７−７３９６０号公報
【特許文献３】特開２００７−１９４００号公報
【特許文献４】特開２００５−１０８８７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、ＭＯＳトランジスタを形成する際には、ソース・ドレイン領域形成のための不純物イオン注入後の活性化アニール等、種々の熱処理が行われるが、仕事関数に影響を及ぼすメタルゲート電極内のＮ等の元素が、そのような熱処理によって拡散することにより、仕事関数が目的としていた値から変動してしまうという問題点があった。
【０００５】
本発明はこのような点に鑑みてなされたものであり、仕事関数が所望の値に制御されたメタルゲート電極を備える半導体装置の製造方法および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、次のような工程を有するメタルゲート電極を備えた半導体装置の製造方法が提供される。この半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に仕事関数を制御する仕事関数制御層を形成する工程と、前記仕事関数制御層上に前記仕事関数に影響する元素の拡散を抑制する中間層を形成する工程と、前記中間層上に前記元素を含有する導電層を形成する工程と、を有する。
【０００７】
また、半導体基板上にゲート絶縁膜を介して形成されて仕事関数を制御する仕事関数制御層と、前記仕事関数制御層上に形成されて前記仕事関数に影響する元素の拡散を抑制する中間層と、前記中間層上に形成された前記元素を含有する導電層と、を有する半導体装置が提供される。
【０００８】
仕事関数制御層と導電層との間に、仕事関数に影響する元素の拡散を抑制する中間層を形成するため、仕事関数制御層へのあるいは仕事関数制御層からの所定元素の拡散が抑制され、仕事関数制御層の仕事関数の変動が抑えられるようになる。
【発明の効果】
【０００９】
所定元素による仕事関数制御層の仕事関数の変動を抑え、メタルゲート電極の仕事関数を所望の値に制御することができる。メタルゲート電極を備えた高性能のＭＯＳトランジスタが実現可能になる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して詳細に説明する。
図１はメタルゲート電極を備えたＭＯＳトランジスタの一例の要部断面模式図である。
図１に示すＭＯＳトランジスタ１は、シリコン（Ｓｉ）基板等の半導体基板２の、ＳＴＩ（Shallow Trench Isolation）等の素子分離領域３で画定された素子領域に形成されている。素子領域には、必要に応じ、所定導電型の不純物が導入されたウェル領域（図示せず。）が形成される。その素子領域の半導体基板２上に、ゲート絶縁膜４を介して、メタルゲート電極の仕事関数を制御するための仕事関数制御層５が形成され、その上に中間層６を介して、メタルゲート電極の低抵抗化を図るための導電層（低抵抗層）７が積層されている。
【００１１】
ここで、ゲート絶縁膜４は、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、ハフニウムシリケート（ＨｆＳｉＯ）および酸化ハフニウム（ＨｆＯ）等の高誘電率（Ｈｉｇｈ−ｋ）材料のほか、酸化シリコン（ＳｉＯ）や酸窒化シリコン（ＳｉＯＮ）等の材料を用いて構成することができる。
【００１２】
仕事関数制御層５は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）またはタンタル（Ｔａ）を用いて構成され、Ｎ等の所定の元素を所定量含有させることで、仕事関数が制御される。その仕事関数の制御に用いることのできる元素としては、Ｎのほか、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等のＶ族元素が挙げられる。さらに、仕事関数制御層５には、その耐熱性向上のために、Ｓｉ等の所定の元素が含有される場合もある。
【００１３】
中間層６は、Ｓｉまたはアルミニウム（Ａｌ）を用いて構成される。中間層６は、最終的には、下層の仕事関数制御層５や上層の低抵抗層７に含まれる元素により、その全部または大部分が金属間化合物となる。なお、この点については後述する。
【００１４】
低抵抗層７は、モリブデン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）等の高融点金属を用いて構成され、それら金属を単体で用いるほか、耐酸化性を考慮し、それらの窒化物を用いることができる。ただし、低抵抗層７に窒化物を用いる場合には、Ｎの存在による低抵抗層７の抵抗に留意する。
【００１５】
仕事関数制御層５、中間層６および低抵抗層７が積層されて構成されたメタルゲート電極の両側には、窒化シリコン（ＳｉＮ）やＳｉＯ等を用いてサイドウォール８が形成されている。また、メタルゲート電極両側の半導体基板２内には、所定導電型の不純物が導入されて形成された不純物拡散領域、ここではＬＤＤ（Lightly Doped Drain）領域９およびソース・ドレイン領域１０が形成されている。半導体基板２の表面（ソース・ドレイン領域１０）には、コバルト（Ｃｏ）やニッケル（Ｎｉ）等を用いてシリサイド層１１が形成されている。
【００１６】
また、低抵抗層７上には、ＭＯＳトランジスタ１の形成過程における低抵抗層７の酸化を防止するために、例えばＳｉ層が形成され、そのような層も全部あるいは一部がシリサイド化されて、メタルゲート電極の表面にシリサイド層１１が形成される。図１には、そのような層の全部がシリサイド化されている場合を例示している。
【００１７】
このようなＭＯＳトランジスタ１は、例えば、次のような流れで形成することができる。
まず、半導体基板２に素子分離領域３を形成した後、全面にＨｆＳｉＯＮ膜等のゲート絶縁膜４を形成し、その上に、Ｓｉ含有窒化ハフニウム（ＨｆＳｉＮ）層、窒化ハフニウム（ＨｆＮ）層等の、仕事関数に影響するＮ等の元素を所定量含有する仕事関数制御層５を形成する。
【００１８】
この仕事関数制御層５には、あらかじめ目的の仕事関数の値が得られるようにＮ等の元素が含有される。例えば、仕事関数制御層の膜厚や仕事関数制御層を含むメタルゲート電極の形成条件等にもよるが、ＣＭＯＳトランジスタでは、ｎＭＯＳトランジスタのメタルゲート電極の仕事関数制御層に濃度がおよそ５×１０21ｃｍ-3以下のＮが含有され、ｐＭＯＳトランジスタのメタルゲート電極の仕事関数制御層に濃度がおよそ１×１０22ｃｍ-3以上のＮが含有される場合に、両トランジスタにポリシリコンゲート電極を用いたときと同等の仕事関数差を得ることが可能である。このように、形成すべきＭＯＳトランジスタ１の構成等に応じ、Ｎ等の元素の含有量が設定される。
【００１９】
次いで、仕事関数制御層５上に、Ｓｉ層やＡｌ層等の中間層６を形成し、その中間層６上に窒化モリブデン（ＭｏＮ）層やＭｏ層等の低抵抗層７を形成する。さらに、中間層６および低抵抗層７の形成後、低抵抗層７上に低抵抗層７の酸化防止用のＳｉ層を形成する。
【００２０】
このような状態から、例えばレジスト形成後にＲＩＥ（Reaction Ion Etching）を行って、酸化防止用Ｓｉ層、低抵抗層７、中間層６、仕事関数制御層５およびゲート絶縁膜４のパターニングを行う（ゲート加工）。
【００２１】
ゲート加工後は、所定導電型の不純物を所定条件でイオン注入することによりＬＤＤ領域９を形成する。次いで、全面に絶縁膜を形成してエッチバックすることによりサイドウォール８を形成し、所定導電型の不純物を所定条件でイオン注入することによりソース・ドレイン領域１０を形成する。
【００２２】
このようにして不純物を注入した後は、注入した不純物を活性化するため、熱処理（活性化アニール）を行う。この活性化アニールは、例えば１０００℃や１０５０℃といった比較的高温で、数秒間といった短時間の条件で行われる。
【００２３】
活性化アニール後は、全面にＣｏやＮｉ等の金属を堆積し、熱処理を行って、堆積金属と、半導体基板２の露出表面とを反応させ、未反応金属を除去することにより、シリサイド層１１を形成する。その際は、低抵抗層７上に形成した酸化防止用のＳｉ層にもシリサイド層１１が形成される。シリサイド層１１を形成する際に行う熱処理は、例えば４００℃〜７００℃といった比較的低温で、数十秒〜数分といった条件で行われる。
【００２４】
このようにしてＭＯＳトランジスタ１を形成する場合、活性化アニールの際には、低抵抗層７に含まれているＭｏ等の元素や仕事関数制御層５に含まれているＨｆ，Ｓｉ等の元素により、Ｓｉ層やＡｌ層で構成されている中間層６がシリサイドやアルミナイド等の金属間化合物に変化する。なお、変化前後あるいは変化途中の層をいずれも「中間層」というものとする。
【００２５】
活性化アニールの際には、比較的高温の条件が用いられるために、上記のような中間層６の変化と共に、例えば低抵抗層７をＭｏＮ層のようにＮを含有する材料で構成している場合には、低抵抗層７のＮが拡散しやすい状態になる。Ｎは、仕事関数制御層５の仕事関数に影響する元素のひとつである。また、その活性化アニールの際には、仕事関数制御層５の仕事関数を制御しているＮ等の元素も拡散しやすい状態になる。仕事関数制御層５と低抵抗層７との間に設けた中間層６は、Ｎを含有している場合の低抵抗層７（例えば、ＭｏＮ層。）のＮが仕事関数制御層５まで拡散するのを抑制し、また、仕事関数制御層５のＮ等の元素が低抵抗層７（例えば、ＭｏＮ層やＭｏ層。）まで拡散するのを抑制する機能を有している。
【００２６】
仮に中間層６を設けていないとすると、上記活性化アニールの際に、Ｎを含有している低抵抗層７のＮが仕事関数制御層５まで拡散することにより、あるいは仕事関数制御層５のＮ等の元素が低抵抗層７まで拡散することにより、仕事関数制御層５のＮ濃度が変動し、特にゲート絶縁膜４との界面領域におけるＮ濃度が変動してしまうと、仕事関数が目的の値から変動してしまう。
【００２７】
これに対し、上記のように仕事関数制御層５と低抵抗層７との間に中間層６を設けている場合には、低抵抗層７から仕事関数制御層５の方へ向かうＮの拡散が発生する状態となったときに、低抵抗層７のＮが中間層６でその進行を止められあるいは中間層６内に取り込まれて、仕事関数制御層５へのＮの拡散が抑制される。そのため、仕事関数制御層５のＮ濃度、特にゲート絶縁膜４との界面領域におけるＮ濃度の変動を抑えて、仕事関数の変動を抑制することができる。逆に、仕事関数制御層５から低抵抗層７の方へ向かうＮ等の元素の拡散が発生する状態にあっては、仕事関数制御層５からＮ等の元素が低抵抗層７に拡散するのを中間層６が抑制し、仕事関数の変動を抑制することができる。
【００２８】
なお、この中間層６により、低抵抗層７から仕事関数制御層５に向かうＮの拡散のほか、仕事関数制御層５に拡散したときにその仕事関数に影響を及ぼす低抵抗層７内の元素（Ｎ以外の元素や、ＮとＮ以外の元素。）の拡散も、同様に抑制することができる。また、仕事関数制御層５、中間層６および低抵抗層７に、それらに用いることのできる材料のうちのいずれの材料を用いた場合であっても、上記のような流れでＭＯＳトランジスタ１を形成することができ、中間層６により所定元素の拡散を抑制して仕事関数の変動を抑えることができる。
【００２９】
以下、ＣＭＯＳトランジスタを例に、より具体的に説明する。
まず、第１実施例について説明する。
図２〜図６は第１実施例のＣＭＯＳトランジスタの形成方法の説明図である。以下、各形成工程について順に説明する。
【００３０】
図２は第１実施例のｐＭＯＳトランジスタ用仕事関数制御層形成工程の要部断面模式図である。
まず、仕事関数制御層の形成に先立ち、Ｓｉ基板２０にＳＴＩ等の素子分離領域２１を形成する。そして、その素子分離領域２１で画定された、ｎＭＯＳトランジスタ形成用およびｐＭＯＳトランジスタ形成用の素子領域（以下、それぞれｎＭＯＳ領域、ｐＭＯＳ領域という。）２２，２３に、それぞれｐウェル２４およびｎウェル２５を形成し、さらに、所定のチャネル注入を行う。その後、ゲート絶縁膜２６として、例えば、ＨｆＳｉＯＮ膜、ＨｆＳｉＯ膜またはＨｆＯ膜を約１ｎｍ〜３ｎｍ程度の膜厚で全面に形成する。
【００３１】
次いで、そのゲート絶縁膜２６上に、ｐＭＯＳトランジスタ用の仕事関数制御層として、ＨｆＮ層２７を形成する。このＨｆＮ層２７は、例えば、スパッタ法やＣＶＤ（Chemical Vapor Deposition）法を用い、膜厚約２０ｎｍで、Ｎ濃度が１×１０22ｃｍ-3以上になるように形成する。
【００３２】
ＨｆＮ層２７をスパッタ法で形成する場合には、Ｈｆをスパッタする際の雰囲気中のＮ濃度を制御したりＨｆＮターゲットを用いたりすることにより、所望のＮ濃度のＨｆＮ層２７を形成することができる。ＣＶＤ法で形成する場合には、Ｈｆ原料と共にチャンバに導入するＮ2ガス等のＮ原料ガスの流量を制御することにより、所望のＮ濃度のＨｆＮ層２７を形成することができる。
【００３３】
ＨｆＮ層２７を形成した後は、ｐＭＯＳ領域２３にのみレジスト２８を形成する。そして、そのレジスト２８をマスクにして、例えば濃度約０．５％のフッ酸（ＨＦ）溶液を用い、ｎＭＯＳ領域２２に形成されているＨｆＮ層２７をウェットエッチングにより選択的に除去する。
【００３４】
図３は第１実施例のｎＭＯＳトランジスタ用仕事関数制御層形成工程の要部断面模式図である。
ｎＭＯＳ領域２２のＨｆＮ層２７の除去後は、ｎＭＯＳトランジスタ用の仕事関数制御層として、ＨｆＳｉＮ層２９を形成する。このＨｆＳｉＮ層２９は、ｎＭＯＳ領域２２のＨｆＮ層２７を除去した後の全面に、例えば、スパッタ法やＣＶＤ法を用い、膜厚約２０ｎｍで、Ｎ濃度が５×１０21ｃｍ-3以下になるように形成する。ＨｆＳｉＮ層２９内のＳｉは、耐熱性の向上に寄与し、その含有量は、ＨｆとＳｉの組成比（Ｈｆ／Ｓｉ）が１〜１００の範囲で設定可能である。
【００３５】
ＨｆＳｉＮ層２９をスパッタ法で形成する場合には、例えば、Ｈｆをスパッタする際の雰囲気中のＮ濃度およびＳｉ濃度を制御することにより、所望のＮ濃度およびＳｉ濃度のＨｆＳｉＮ層２９を形成することができる。ＣＶＤ法で形成する場合には、Ｈｆ原料と共にチャンバに導入するＮ原料ガスおよびＳｉ原料ガスの流量を制御することにより、所望のＮ濃度およびＳｉ濃度のＨｆＳｉＮ層２９を形成することができる。
【００３６】
ＨｆＳｉＮ層２９を形成した後は、ｎＭＯＳ領域２２にのみレジスト３０を形成する。そして、そのレジスト３０をマスクにして、例えば濃度約０．５％のＨＦ溶液を用い、ｐＭＯＳ領域２３のＨｆＮ層２７上に形成されているＨｆＳｉＮ層２９をウェットエッチングにより選択的に除去する。これにより、ｎＭＯＳ領域２２にＨｆＳｉＮ層２９が、ｐＭＯＳ領域２３にＨｆＮ層２７が、それぞれ形成された状態が得られる。
【００３７】
図４は第１実施例の中間層等形成工程およびゲート加工工程の要部断面模式図である。
ｎＭＯＳ領域２２およびｐＭＯＳ領域２３にそれぞれＨｆＳｉＮ層２９およびＨｆＮ層２７を形成した後は、全面に、まず中間層３１を形成する。ここでは、中間層３１としてＳｉ層を形成する。この中間層３１のＳｉ層は、例えば、スパッタ法やＣＶＤ法を用い、膜厚約１ｎｍ〜１０ｎｍ、好ましくは約１ｎｍ〜５ｎｍ、より好ましくは約３ｎｍ〜５ｎｍの範囲で形成する。ここで形成する中間層３１の膜厚が１０ｎｍを上回るような場合には、後述する活性化アニールの際に、そのシリサイド化が十分に進行せず、メタルゲート電極内において高抵抗の部分を構成してしまう可能性が高くなる。また、中間層３１の膜厚が１ｎｍを下回るような場合には、後述する活性化アニールの際に、仕事関数に影響するＮ等の元素のメタルゲート電極内における拡散を抑制することが難しくなる可能性が高くなる。
【００３８】
中間層３１の形成後は、その上に、低抵抗層として、ＭｏＮ層３２を形成する。このＭｏＮ層３２は、例えば、スパッタ法やＣＶＤ法を用い、膜厚約８０ｎｍで形成する。ＭｏＮ層３２のＮ濃度は、その耐酸化性と抵抗を考慮して設定する。
【００３９】
ＭｏＮ層３２をスパッタ法で形成する場合には、Ｍｏをスパッタする際の雰囲気中のＮ濃度を制御することにより、所望のＮ濃度のＭｏＮ層３２を形成することができる。ＣＶＤ法で形成する場合には、Ｍｏ原料と共にチャンバに導入するＮ原料ガスの流量を制御することにより、所望のＮ濃度のＭｏＮ層３２を形成することができる。また、先にスパッタ法やＣＶＤ法を用いてＭｏ層を形成しておき、その後、そのＭｏ層にイオン注入によって所定量のＮを導入することで、ＭｏＮ層３２を形成することもできる。
【００４０】
ＭｏＮ層３２の形成後は、その上に、以降のＣＭＯＳトランジスタの形成過程におけるＭｏＮ層３２の酸化を防止するため、Ｓｉ層３３を形成する。このＳｉ層３３は、例えば、スパッタ法やＣＶＤ法を用い、膜厚約１０ｎｍで形成する。
【００４１】
このようにして中間層３１、ＭｏＮ層３２およびＳｉ層３３を形成した後は、ｎＭＯＳ領域２２およびｐＭＯＳ領域２３の各メタルゲート電極を形成する領域にレジスト３４を形成する。そして、このレジスト３４をマスクにしてＲＩＥを行い、Ｓｉ層３３、ＭｏＮ層３２、中間層３１、ＨｆＳｉＮ層２９、ＨｆＮ層２７およびゲート絶縁膜２６をパターニングする、ゲート加工を行う。これにより、ｎＭＯＳ領域２２には、ゲート絶縁膜２６上に、ＨｆＳｉＮ層２９、中間層３１、ＭｏＮ層３２およびＳｉ層３３が積層された構造のゲートパターンが形成される。また、ｐＭＯＳ領域２３には、ゲート絶縁膜２６上に、ＨｆＮ層２７、中間層３１、ＭｏＮ層３２およびＳｉ層３３が積層された構造のゲートパターンが形成される。
【００４２】
図５は第１実施例のサイドウォールおよび不純物拡散領域形成工程の要部断面模式図である。
ゲート加工後は、ｎＭＯＳ領域２２にそのゲートパターンをマスクにｎ型不純物を所定条件でイオン注入してＬＤＤ領域３５を形成し、ｐＭＯＳ領域２３にそのゲートパターンをマスクにｐ型不純物を所定条件でイオン注入してＬＤＤ領域３６を形成する。
【００４３】
次いで、全面にＳｉＮ膜あるいはＳｉＯ膜を形成し、エッチバックを行って、ｎＭＯＳ領域２２およびｐＭＯＳ領域２３の各ゲートパターンの側壁にサイドウォール３７を形成する。
【００４４】
次いで、ｎＭＯＳ領域２２に、そのゲートパターンとサイドウォール３７をマスクにして、ｎ型不純物を所定条件でイオン注入し、ソース・ドレイン領域３８を形成する。ｐＭＯＳ領域２３には、そのゲートパターンとサイドウォール３７をマスクにして、ｐ型不純物を所定条件でイオン注入し、ソース・ドレイン領域３９を形成する。なお、ソース・ドレイン領域３８，３９はそれぞれ、ＬＤＤ領域３５，３６に比べて高濃度で、より深い領域まで形成されるように、イオン注入条件が設定されて形成される。
【００４５】
ソース・ドレイン領域３９の形成まで行った後は、注入した不純物を活性化させるための活性化アニールを行う。この活性化アニールは、例えば、不活性ガス雰囲気中、温度約１０５０℃、約１秒間の条件で行う。
【００４６】
また、この活性化アニールにより、ＨｆＳｉＮ層２９とＭｏＮ層３２との間の中間層３１であるＳｉ層、およびＨｆＮ層２７とＭｏＮ層３２との間の中間層３１であるＳｉ層が、金属間化合物層すなわちＨｆ，Ｍｏ等でシリサイド層に変化していく。なお、前述のように、中間層３１のＳｉ層が厚すぎると、そのＳｉ層が完全にあるいは大部分がシリサイド化されたシリサイド層を得ることができなくなる場合があるので、この活性化アニールの条件等も考慮し、そのＳｉ層の膜厚を適切に設定する。
【００４７】
この活性化アニールの際には、その温度が高いことから、ＭｏＮ層３２、ＨｆＳｉＮ層２９およびＨｆＮ層２７に含有されているＮが拡散しやすいエネルギー状態になる。しかしながら、ＭｏＮ層３２のＮは、中間層３１（シリサイド化前後および途中の層を含む。）によりＨｆＳｉＮ層２９およびＨｆＮ層２７への拡散が抑制され、ＨｆＳｉＮ層２９およびＨｆＮ層２７のＮは、中間層３１によりＭｏＮ層３２への拡散が抑制される。なお、この活性化アニールにより、中間層３１は、例えば、ＭｏＮ層３２側には主にＭｏＳｉＮが存在し、ＨｆＳｉＮ層２９側およびＨｆＮ層２７側には主にＨｆＳｉＮが存在するような構造になる。
【００４８】
中間層３１を形成することにより、ＨｆＳｉＮ層２９およびＨｆＮ層２７のＮ濃度の変動を抑制し、特にゲート絶縁膜２６との界面領域におけるＮ濃度の変動を抑えることができ、仕事関数の変動を抑制することができる。そのため、ＨｆＳｉＮ層２９およびＨｆＮ層２７には、それぞれ所定の仕事関数が得られるように設定した量のＮをあらかじめ含有させておくことができ、ＭｏＮ層３２は、耐酸化性および抵抗を考慮してＮ濃度を設定することができる。活性化アニールは、ＬＤＤ領域３５，３６およびソース・ドレイン領域３８，３９の形成に最適な条件で行うことができる。
【００４９】
図６は第１実施例のシリサイド層形成工程の要部断面模式図である。
活性化アニール後は、露出するＳｉ表面、すなわちＭｏＮ層３２上のＳｉ層３３およびＳｉ基板２０をシリサイド化することにより、シリサイド層４１を形成する。
【００５０】
このシリサイド層４１の形成では、まず、活性化アニール後の全面にＣｏやＮｉ等の金属を堆積する。そして、所定条件で熱処理を行って、その堆積金属と、Ｓｉ層３３およびＳｉ基板２０表面とを反応させる。例えば、金属にＣｏを用いる場合には温度約６００℃〜７００℃で熱処理を行い、Ｎｉを用いる場合には温度約４００℃〜５００℃で熱処理を行う。熱処理時間は、約１０秒間〜１２０秒間とされる。そして、そのような熱処理後、未反応金属を除去することにより、コバルトシリサイド（ＣｏＳｉ）やニッケルシリサイド（ＮｉＳｉ2）等のシリサイド層４１を形成する。
【００５１】
このシリサイド層４１の形成は、通常、上記の活性化アニールに比べて低温の条件で行われる。したがって、このときのＭｏＮ層３２から、あるいはＨｆＳｉＮ層２９およびＨｆＮ層２７からのＮの拡散は、活性化アニールのときよりも起こりにくい状態にある。
【００５２】
なお、ＭｏＮ層３２上のＳｉ層３３は、この図６に示したように、必ずしもその全部がシリサイド層４１に変化していることを要しない。Ｓｉ層３３の膜厚（ここでは約１０ｎｍ。）やシリサイド化の際の条件によって、その全部がシリサイド化されたり、その表層部のみがシリサイド化されたりする。
【００５３】
図７は第１実施例の層間絶縁膜およびプラグ形成工程の要部断面模式図である。
シリサイド層４１の形成後は、まず全面にＳｉＯ等の層間絶縁膜４２を形成する。
次いで、ｎＭＯＳ領域２２およびｐＭＯＳ領域２３のＭｏＮ層３２上に形成されているシリサイド層４１およびＳｉ層３３を貫通しＭｏＮ層３２に達するコンタクトホールを形成する。さらに、ソース・ドレイン領域３８，３９に形成されているシリサイド層４１に達するコンタクトホールを形成する。そして、それら形成したコンタクトホールをＷ等で埋め込み、ＣＭＰ（Chemical Mechanical Polishing）等で平坦化してプラグ４３を形成する。
【００５４】
以降は、常法に従って上層の配線層を形成していき、目的のＣＭＯＳトランジスタを完成させる。
このように、第１実施例によれば、活性化アニール時のメタルゲート電極内でのＮの拡散を抑制し、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの仕事関数制御層を適切なＮ濃度に維持して、両トランジスタにそれぞれ適した仕事関数を得ることができる。したがって、両トランジスタ間の仕事関数差として有意な差を確保することができ、メタルゲート電極を備えた高性能のＣＭＯＳトランジスタを実現することができる。
【００５５】
なお、この第１実施例の説明においては、ＨｆＳｉＮ層２９とＭｏＮ層３２との間およびＨｆＮ層２７とＭｏＮ層３２との間に中間層３１としてＳｉ層を形成する場合を例に述べたが、Ｓｉ層に替えて、Ａｌ層を形成するようにしてもよい。Ａｌ層は、Ｎの通過を抑制する効果が高く、それ自体が良導体であり、メタルゲート電極の中間層３１として好適である。
【００５６】
Ａｌ層を用いる場合は、上記図４に示した工程において、ＨｆＳｉＮ層２９およびＨｆＮ層２７の上に、例えば、スパッタ法やＣＶＤ法を用い、膜厚約１ｎｍ〜１０ｎｍ、好ましくは約１ｎｍ〜５ｎｍ、より好ましくは約１ｎｍ〜２ｎｍの範囲でＡｌ層を形成する。Ａｌ層は、Ｎの拡散抑制効果が高いため、薄く形成することが可能である。Ａｌ層の形成後は、上記同様、ＭｏＮ層３２およびＳｉ層３３の形成とゲート加工を行うようにすればよい。上記図５〜図７に示した工程も上記同様の手順で行われる。
【００５７】
このように中間層３１としてＡｌ層を用いた場合、活性化アニールの際には、Ａｌ層がＨｆ，Ｍｏ等で金属間化合物層（アルミナイド層）に変化する。なお、この活性化アニールにより、中間層３１は、例えば、ＭｏＮ層３２側には主にＭｏＡｌＮが存在し、ＨｆＳｉＮ層２９側およびＨｆＮ層２７側には主にＨｆＡｌＮが存在するような構造になる。
【００５８】
このような中間層３１（アルミナイド化前後あるいは途中の層を含む。）により、ＭｏＮ層３２からＨｆＳｉＮ層２９およびＨｆＮ層２７へのＮの拡散、ＨｆＳｉＮ層２９およびＨｆＮ層２７からＭｏＮ層３２へのＮの拡散が抑制され、仕事関数の変動が抑制されるようになる。
【００５９】
また、Ａｌは、ＨｆＳｉＮ層２９内やＨｆＮ層２７内ではＮに比べて比較的拡散速度が大きく、上記活性化アニールの際には、Ｎよりも速くゲート絶縁膜２６との界面領域に到達したり、Ｎが界面領域に到達する前に捕捉したりして、仕事関数の変動を抑制する機能も有している。
【００６０】
なお、ＳｉとＡｌを共に含む中間層３１を形成することも可能である。その場合、膜厚は、活性化アニール後の導電性（抵抗）、およびＮ等の元素の拡散抑制効果等を考慮して設定すればよい。
【００６１】
次に、第２実施例について説明する。
この第２実施例に示すＣＭＯＳトランジスタの形成方法は、上記第１実施例の図２に示した工程までは同じであるので、それ以降の工程について、以下の図８〜図１１を参照して順に説明する。なお、図８〜図１１においては、図２〜図７に示した要素と同一の要素については同一の符号を付している。
【００６２】
図８は第２実施例のｎＭＯＳトランジスタ用仕事関数制御層および中間層形成工程の要部断面模式図である。
図２に示したように全面にＨｆＮ層２７を形成し、ｎＭＯＳ領域２２のＨｆＮ層２７のみを選択的に除去した後、図８に示すように、ｎＭＯＳトランジスタ用の仕事関数制御層として、ＨｆＳｉＮ層２９を全面に形成する。
【００６３】
そして、このＨｆＳｉＮ層２９の形成後、全面に、中間層３１としてＳｉ層を形成する。この中間層３１を形成した上で、ｎＭＯＳ領域２２にのみレジスト３０を形成し、例えば濃度約０．５％のＨＦ溶液を用い、ｐＭＯＳ領域２３に形成されているＨｆＳｉＮ層２９および中間層３１を選択的に除去する。これにより、ｎＭＯＳ領域２２にＨｆＳｉＮ層２９および中間層３１が、ｐＭＯＳ領域２３にＨｆＮ層２７が、それぞれ形成された状態が得られる。
【００６４】
図９は第２実施例の低抵抗層等形成工程およびゲート加工工程の要部断面模式図である。
ｎＭＯＳ領域２２にＨｆＳｉＮ層２９および中間層３１、ｐＭＯＳ領域２３にＨｆＮ層２７を形成した後は、全面に、低抵抗層として、ＭｏＮ層３２を形成する。ＭｏＮ層３２の形成後は、その上に、ＭｏＮ層３２の酸化防止用のＳｉ層３３を形成する。このとき、ＭｏＮ層３２およびその上のＳｉ層３３は、ｎＭＯＳ領域２２にのみ中間層３１が残っている状態で全面に順次形成されるため、ｎＭＯＳ領域２２側とｐＭＯＳ領域２３側とに段差がある状態で形成されるようになる。
【００６５】
このようにしてＭｏＮ層３２およびその上のＳｉ層３３を形成した後、ｎＭＯＳ領域２２およびｐＭＯＳ領域２３にレジスト３４を形成し、ゲート加工を行う。これにより、ｎＭＯＳ領域２２には、ゲート絶縁膜２６上に、ＨｆＳｉＮ層２９、中間層３１、ＭｏＮ層３２およびＳｉ層３３が積層された構造のゲートパターンが形成される。また、ｐＭＯＳ領域２３には、ゲート絶縁膜２６上に、ＨｆＮ層２７、ＭｏＮ層３２およびＳｉ層３３が積層された構造のゲートパターンが形成される。
【００６６】
図１０は第２実施例の不純物拡散領域等およびシリサイド層形成工程の要部断面模式図である。
ゲート加工後は、ＬＤＤ領域３５，３６、サイドウォール３７およびソース・ドレイン領域３８，３９を順に形成し、注入した不純物の活性化アニールを行う。
【００６７】
この活性化アニールの際、ｎＭＯＳ領域２２のＨｆＳｉＮ層２９とＭｏＮ層３２との間に形成された中間層３１のＳｉ層は、Ｈｆ，Ｍｏ等を含むシリサイド層に変化していく。このような中間層３１（シリサイド化前後あるいは途中の層を含む。）により、ＭｏＮ層３２からＨｆＳｉＮ層２９へのＮの拡散が抑制される。
【００６８】
一方、ｐＭＯＳ領域２３では、このような中間層３１がなく、ＨｆＮ層２７上に直接ＭｏＮ層３２が形成されている。
ｐＭＯＳ領域２３のＨｆＮ層２７には、ｎＭＯＳ領域２２のＨｆＳｉＮ層２９に比べてあらかじめ多くのＮが含有されており、かつ、それ以上含有されることとなってもその仕事関数の変動が比較的鈍感であるという特徴がある。そのため、たとえＭｏＮ層３２からＨｆＮ層２７にＮが拡散しても仕事関数がほとんど変化せず、また、ＨｆＮ層２７からＭｏＮ層３２への拡散も、ＭｏＮ層３２の抵抗を著しく増加させずＨｆＮ層２７の仕事関数が大きく変動しなければ、許容される。したがって、ｐＭＯＳ領域２３のメタルゲート電極は、必ずしも中間層３１を設けた構成とすることを要しない。
【００６９】
これに対し、ｎＭＯＳ領域２２のＨｆＳｉＮ層２９は、ＨｆＮ層２７に比べて少ない量のＮで仕事関数が制御され、かつ、Ｎ濃度が一定値以上になると仕事関数が大きく増加し始めるという特徴がある。そのため、入って来るあるいは出て行くＮが、ｐＭＯＳ領域２３のＨｆＮ層２７に比べてより敏感に仕事関数に影響してくる。したがって、ｎＭＯＳ領域２２のメタルゲート電極は、中間層３１を設けた構成としておく。
【００７０】
活性化アニール後は、ｎＭＯＳ領域２２およびｐＭＯＳ領域２３のＭｏＮ層３２上に形成されているＳｉ層３３の表層部、およびソース・ドレイン領域３８，３９に、Ｃｏ，Ｎｉ等を用いてシリサイド層４１を形成する。
【００７１】
このように、ｎＭＯＳ領域２２およびｐＭＯＳ領域２３に形成されるメタルゲート電極は、ｐＭＯＳ領域２３側に中間層３１がないため、最終的に異なる高さで形成されることになる。
【００７２】
図１１は第２実施例の層間絶縁膜およびプラグ形成工程の要部断面模式図である。
シリサイド層４１の形成後は、層間絶縁膜４２を形成する。層間絶縁膜４２は、上記の理由から、ｎＭＯＳ領域２２側が高く、ｐＭＯＳ領域２３側が低く形成される。このようにして形成された層間絶縁膜４２をＣＭＰにより平坦化した後、ＭｏＮ層３２上に形成されているシリサイド層４１およびＳｉ層３３を貫通しＭｏＮ層３２に達するコンタクトホール、およびソース・ドレイン領域３８，３９に形成されているシリサイド層４１に達するコンタクトホールを形成し、プラグ４３を形成する。
【００７３】
以降は、常法に従って上層の配線層を形成していき、目的のＣＭＯＳトランジスタを完成させる。
この第２実施例によっても、活性化アニール時にｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの仕事関数制御層を適切なＮ濃度に維持し、両トランジスタにそれぞれ適した仕事関数を得ることができる。
【００７４】
なお、この第２実施例においても、上記第１実施例で述べたのと同様に、ＨｆＳｉＮ層２９とＭｏＮ層３２との間の中間層３１として、Ｓｉ層に替えて、Ａｌ層や、ＳｉとＡｌを含んだ層を用いるようにしてもよい。Ａｌ層を用いる場合は、上記図８に示した工程において、ＨｆＳｉＮ層２９上に所定膜厚のＡｌ層を形成し、上記同様に図９〜図１１に示した工程を行うようにすればよい。
【００７５】
次に、第３実施例について説明する。
この第３実施例では、上記第２実施例で述べた、ＭｏＮ層３２上に形成するＳｉ層３３の膜厚を、より薄く、膜厚約３ｎｍ〜５ｎｍで形成する。
【００７６】
図１２は第３実施例のシリサイド層形成工程後の状態を示す要部断面模式図である。
Ｓｉ層３３を薄く形成することにより、Ｃｏ，Ｎｉ等を用いてソース・ドレイン領域３８，３９にシリサイド層４１を形成したときに、同時にＳｉ層３３の全部がシリサイド層４１に変化する。
【００７７】
図１３は第３実施例の層間絶縁膜およびプラグ形成工程の要部断面模式図である。
シリサイド層４１の形成後は、層間絶縁膜４２を形成する。層間絶縁膜４２を平坦化した後、ＭｏＮ層３２上に形成されているシリサイド層４１に達するコンタクトホール、およびソース・ドレイン領域３８，３９に形成されているシリサイド層４１に達するコンタクトホールを形成し、プラグ４３を形成する。
【００７８】
ＭｏＮ層３２上には、Ｓｉ層３３の全部をシリサイド化することによって得られたシリサイド層４１が形成されているため、必ずしもそのシリサイド層４１を貫通してＭｏＮ層３２に達するようなコンタクトホールを形成することを要しない。
【００７９】
以降は、常法に従って上層の配線層を形成していき、目的のＣＭＯＳトランジスタを完成させる。
なお、勿論、第１実施例において、ＭｏＮ層３２上に、より薄い酸化防止用のＳｉ層を形成しておき、ソース・ドレイン領域３８，３９にシリサイド層４１を形成する際に同時にそのＳｉ層の全部をシリサイド化することも可能である。その場合、プラグ４３は、ＭｏＮ層３２上のシリサイド層４１を貫通してＭｏＮ層３２に達するように形成してもよく、ＭｏＮ層３２上のシリサイド層４１を貫通させずにそのシリサイド層４１に達するように形成してもよい。
【００８０】
以上、第１〜第３実施例によれば、中間層３１によって活性化アニール時のメタルゲート電極内でのＮの拡散を抑制することができるため、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの仕事関数制御層を適切なＮ濃度に維持し、両トランジスタにそれぞれ適した仕事関数を得ることができる。したがって、メタルゲート電極を備えた高性能のＣＭＯＳトランジスタを実現することができる。
【００８１】
なお、以上の説明では、Ｓｉ基板を用いたＭＯＳトランジスタを例にして述べたが、ＳＯＩ（Silicon On Insulator）基板等を用いた場合でも、当然、上記同様の効果を得ることができる。また、以上の説明において、ＭＯＳトランジスタの形成条件は一例であって、形成するＣＭＯＳトランジスタの要求特性等に応じて変更可能である。
【図面の簡単な説明】
【００８２】
【図１】メタルゲート電極を備えたＭＯＳトランジスタの一例の要部断面模式図である。
【図２】第１実施例のｐＭＯＳトランジスタ用仕事関数制御層形成工程の要部断面模式図である。
【図３】第１実施例のｎＭＯＳトランジスタ用仕事関数制御層形成工程の要部断面模式図である。
【図４】第１実施例の中間層等形成工程およびゲート加工工程の要部断面模式図である。
【図５】第１実施例のサイドウォールおよび不純物拡散領域形成工程の要部断面模式図である。
【図６】第１実施例のシリサイド層形成工程の要部断面模式図である。
【図７】第１実施例の層間絶縁膜およびプラグ形成工程の要部断面模式図である。
【図８】第２実施例のｎＭＯＳトランジスタ用仕事関数制御層および中間層形成工程の要部断面模式図である。
【図９】第２実施例の低抵抗層等形成工程およびゲート加工工程の要部断面模式図である。
【図１０】第２実施例の不純物拡散領域等およびシリサイド層形成工程の要部断面模式図である。
【図１１】第２実施例の層間絶縁膜およびプラグ形成工程の要部断面模式図である。
【図１２】第３実施例のシリサイド層形成工程後の状態を示す要部断面模式図である。
【図１３】第３実施例の層間絶縁膜およびプラグ形成工程の要部断面模式図である。
【符号の説明】
【００８３】
１ ＭＯＳトランジスタ
２ 半導体基板
３，２１ 素子分離領域
４，２６ ゲート絶縁膜
５ 仕事関数制御層
６，３１ 中間層
７ 低抵抗層
８，３７ サイドウォール
９，３５，３６ ＬＤＤ領域
１０，３８，３９ ソース・ドレイン領域
１１，４１ シリサイド層
２０ Ｓｉ基板
２２ ｎＭＯＳ領域
２３ ｐＭＯＳ領域
２４ ｐウェル
２５ ｎウェル
２７ ＨｆＮ層
２８，３０，３４ レジスト
２９ ＨｆＳｉＮ層
３２ ＭｏＮ層
３３ Ｓｉ層
４２ 層間絶縁膜
４３ プラグ
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特に、メタルゲート電極を備えた半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳ（Metal Oxide Semiconductor）トランジスタは、そのゲート電極材料にポリシリコンが広く用いられてきた。近年では、そのようなポリシリコンゲート電極に替わり、メタル材料を用いたメタルゲート電極を形成する試みがなされている（例えば、特許文献１〜４参照。）。
【０００３】
メタルゲート電極を用いた場合の閾値電圧は、例えば、そのメタルゲート電極に用いられるメタル材料の仕事関数によって制御される。このほか、例えば、窒素（Ｎ）を含有するメタル材料を用い、そのＮ濃度を制御することによって仕事関数を制御し、閾値電圧を制御する方法が提案されている。また、メタルゲート電極直下のゲート絶縁膜上部に、その上に形成した別の層から適当な元素を拡散させて固定電荷層を形成し、その固定電荷層を利用して閾値電圧を制御する方法も提案されている（例えば、特許文献４参照。）。
【特許文献１】特開２００７−１２３８６７号公報
【特許文献２】特開２００７−７３９６０号公報
【特許文献３】特開２００７−１９４００号公報
【特許文献４】特開２００５−１０８８７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、ＭＯＳトランジスタを形成する際には、ソース・ドレイン領域形成のための不純物イオン注入後の活性化アニール等、種々の熱処理が行われるが、仕事関数に影響を及ぼすメタルゲート電極内のＮ等の元素が、そのような熱処理によって拡散することにより、仕事関数が目的としていた値から変動してしまうという問題点があった。
【０００５】
本発明はこのような点に鑑みてなされたものであり、仕事関数が所望の値に制御されたメタルゲート電極を備える半導体装置の製造方法および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、次のような工程を有するメタルゲート電極を備えた半導体装置の製造方法が提供される。この半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に仕事関数を制御する仕事関数制御層を形成する工程と、前記仕事関数制御層上に前記仕事関数に影響する元素の拡散を抑制する中間層を形成する工程と、前記中間層上に前記元素を含有する導電層を形成する工程と、を有する。
【０００７】
また、半導体基板上にゲート絶縁膜を介して形成されて仕事関数を制御する仕事関数制御層と、前記仕事関数制御層上に形成されて前記仕事関数に影響する元素の拡散を抑制する中間層と、前記中間層上に形成された前記元素を含有する導電層と、を有する半導体装置が提供される。
【０００８】
仕事関数制御層と導電層との間に、仕事関数に影響する元素の拡散を抑制する中間層を形成するため、仕事関数制御層へのあるいは仕事関数制御層からの所定元素の拡散が抑制され、仕事関数制御層の仕事関数の変動が抑えられるようになる。
【発明の効果】
【０００９】
所定元素による仕事関数制御層の仕事関数の変動を抑え、メタルゲート電極の仕事関数を所望の値に制御することができる。メタルゲート電極を備えた高性能のＭＯＳトランジスタが実現可能になる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して詳細に説明する。
図１はメタルゲート電極を備えたＭＯＳトランジスタの一例の要部断面模式図である。
図１に示すＭＯＳトランジスタ１は、シリコン（Ｓｉ）基板等の半導体基板２の、ＳＴＩ（Shallow Trench Isolation）等の素子分離領域３で画定された素子領域に形成されている。素子領域には、必要に応じ、所定導電型の不純物が導入されたウェル領域（図示せず。）が形成される。その素子領域の半導体基板２上に、ゲート絶縁膜４を介して、メタルゲート電極の仕事関数を制御するための仕事関数制御層５が形成され、その上に中間層６を介して、メタルゲート電極の低抵抗化を図るための導電層（低抵抗層）７が積層されている。
【００１１】
ここで、ゲート絶縁膜４は、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、ハフニウムシリケート（ＨｆＳｉＯ）および酸化ハフニウム（ＨｆＯ）等の高誘電率（Ｈｉｇｈ−ｋ）材料のほか、酸化シリコン（ＳｉＯ）や酸窒化シリコン（ＳｉＯＮ）等の材料を用いて構成することができる。
【００１２】
仕事関数制御層５は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）またはタンタル（Ｔａ）を用いて構成され、Ｎ等の所定の元素を所定量含有させることで、仕事関数が制御される。その仕事関数の制御に用いることのできる元素としては、Ｎのほか、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等のＶ族元素が挙げられる。さらに、仕事関数制御層５には、その耐熱性向上のために、Ｓｉ等の所定の元素が含有される場合もある。
【００１３】
中間層６は、Ｓｉまたはアルミニウム（Ａｌ）を用いて構成される。中間層６は、最終的には、下層の仕事関数制御層５や上層の低抵抗層７に含まれる元素により、その全部または大部分が金属間化合物となる。なお、この点については後述する。
【００１４】
低抵抗層７は、モリブデン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）等の高融点金属を用いて構成され、それら金属を単体で用いるほか、耐酸化性を考慮し、それらの窒化物を用いることができる。ただし、低抵抗層７に窒化物を用いる場合には、Ｎの存在による低抵抗層７の抵抗に留意する。
【００１５】
仕事関数制御層５、中間層６および低抵抗層７が積層されて構成されたメタルゲート電極の両側には、窒化シリコン（ＳｉＮ）やＳｉＯ等を用いてサイドウォール８が形成されている。また、メタルゲート電極両側の半導体基板２内には、所定導電型の不純物が導入されて形成された不純物拡散領域、ここではＬＤＤ（Lightly Doped Drain）領域９およびソース・ドレイン領域１０が形成されている。半導体基板２の表面（ソース・ドレイン領域１０）には、コバルト（Ｃｏ）やニッケル（Ｎｉ）等を用いてシリサイド層１１が形成されている。
【００１６】
また、低抵抗層７上には、ＭＯＳトランジスタ１の形成過程における低抵抗層７の酸化を防止するために、例えばＳｉ層が形成され、そのような層も全部あるいは一部がシリサイド化されて、メタルゲート電極の表面にシリサイド層１１が形成される。図１には、そのような層の全部がシリサイド化されている場合を例示している。
【００１７】
このようなＭＯＳトランジスタ１は、例えば、次のような流れで形成することができる。
まず、半導体基板２に素子分離領域３を形成した後、全面にＨｆＳｉＯＮ膜等のゲート絶縁膜４を形成し、その上に、Ｓｉ含有窒化ハフニウム（ＨｆＳｉＮ）層、窒化ハフニウム（ＨｆＮ）層等の、仕事関数に影響するＮ等の元素を所定量含有する仕事関数制御層５を形成する。
【００１８】
この仕事関数制御層５には、あらかじめ目的の仕事関数の値が得られるようにＮ等の元素が含有される。例えば、仕事関数制御層の膜厚や仕事関数制御層を含むメタルゲート電極の形成条件等にもよるが、ＣＭＯＳトランジスタでは、ｎＭＯＳトランジスタのメタルゲート電極の仕事関数制御層に濃度がおよそ５×１０21ｃｍ-3以下のＮが含有され、ｐＭＯＳトランジスタのメタルゲート電極の仕事関数制御層に濃度がおよそ１×１０22ｃｍ-3以上のＮが含有される場合に、両トランジスタにポリシリコンゲート電極を用いたときと同等の仕事関数差を得ることが可能である。このように、形成すべきＭＯＳトランジスタ１の構成等に応じ、Ｎ等の元素の含有量が設定される。
【００１９】
次いで、仕事関数制御層５上に、Ｓｉ層やＡｌ層等の中間層６を形成し、その中間層６上に窒化モリブデン（ＭｏＮ）層やＭｏ層等の低抵抗層７を形成する。さらに、中間層６および低抵抗層７の形成後、低抵抗層７上に低抵抗層７の酸化防止用のＳｉ層を形成する。
【００２０】
このような状態から、例えばレジスト形成後にＲＩＥ（Reaction Ion Etching）を行って、酸化防止用Ｓｉ層、低抵抗層７、中間層６、仕事関数制御層５およびゲート絶縁膜４のパターニングを行う（ゲート加工）。
【００２１】
ゲート加工後は、所定導電型の不純物を所定条件でイオン注入することによりＬＤＤ領域９を形成する。次いで、全面に絶縁膜を形成してエッチバックすることによりサイドウォール８を形成し、所定導電型の不純物を所定条件でイオン注入することによりソース・ドレイン領域１０を形成する。
【００２２】
このようにして不純物を注入した後は、注入した不純物を活性化するため、熱処理（活性化アニール）を行う。この活性化アニールは、例えば１０００℃や１０５０℃といった比較的高温で、数秒間といった短時間の条件で行われる。
【００２３】
活性化アニール後は、全面にＣｏやＮｉ等の金属を堆積し、熱処理を行って、堆積金属と、半導体基板２の露出表面とを反応させ、未反応金属を除去することにより、シリサイド層１１を形成する。その際は、低抵抗層７上に形成した酸化防止用のＳｉ層にもシリサイド層１１が形成される。シリサイド層１１を形成する際に行う熱処理は、例えば４００℃〜７００℃といった比較的低温で、数十秒〜数分といった条件で行われる。
【００２４】
このようにしてＭＯＳトランジスタ１を形成する場合、活性化アニールの際には、低抵抗層７に含まれているＭｏ等の元素や仕事関数制御層５に含まれているＨｆ，Ｓｉ等の元素により、Ｓｉ層やＡｌ層で構成されている中間層６がシリサイドやアルミナイド等の金属間化合物に変化する。なお、変化前後あるいは変化途中の層をいずれも「中間層」というものとする。
【００２５】
活性化アニールの際には、比較的高温の条件が用いられるために、上記のような中間層６の変化と共に、例えば低抵抗層７をＭｏＮ層のようにＮを含有する材料で構成している場合には、低抵抗層７のＮが拡散しやすい状態になる。Ｎは、仕事関数制御層５の仕事関数に影響する元素のひとつである。また、その活性化アニールの際には、仕事関数制御層５の仕事関数を制御しているＮ等の元素も拡散しやすい状態になる。仕事関数制御層５と低抵抗層７との間に設けた中間層６は、Ｎを含有している場合の低抵抗層７（例えば、ＭｏＮ層。）のＮが仕事関数制御層５まで拡散するのを抑制し、また、仕事関数制御層５のＮ等の元素が低抵抗層７（例えば、ＭｏＮ層やＭｏ層。）まで拡散するのを抑制する機能を有している。
【００２６】
仮に中間層６を設けていないとすると、上記活性化アニールの際に、Ｎを含有している低抵抗層７のＮが仕事関数制御層５まで拡散することにより、あるいは仕事関数制御層５のＮ等の元素が低抵抗層７まで拡散することにより、仕事関数制御層５のＮ濃度が変動し、特にゲート絶縁膜４との界面領域におけるＮ濃度が変動してしまうと、仕事関数が目的の値から変動してしまう。
【００２７】
これに対し、上記のように仕事関数制御層５と低抵抗層７との間に中間層６を設けている場合には、低抵抗層７から仕事関数制御層５の方へ向かうＮの拡散が発生する状態となったときに、低抵抗層７のＮが中間層６でその進行を止められあるいは中間層６内に取り込まれて、仕事関数制御層５へのＮの拡散が抑制される。そのため、仕事関数制御層５のＮ濃度、特にゲート絶縁膜４との界面領域におけるＮ濃度の変動を抑えて、仕事関数の変動を抑制することができる。逆に、仕事関数制御層５から低抵抗層７の方へ向かうＮ等の元素の拡散が発生する状態にあっては、仕事関数制御層５からＮ等の元素が低抵抗層７に拡散するのを中間層６が抑制し、仕事関数の変動を抑制することができる。
【００２８】
なお、この中間層６により、低抵抗層７から仕事関数制御層５に向かうＮの拡散のほか、仕事関数制御層５に拡散したときにその仕事関数に影響を及ぼす低抵抗層７内の元素（Ｎ以外の元素や、ＮとＮ以外の元素。）の拡散も、同様に抑制することができる。また、仕事関数制御層５、中間層６および低抵抗層７に、それらに用いることのできる材料のうちのいずれの材料を用いた場合であっても、上記のような流れでＭＯＳトランジスタ１を形成することができ、中間層６により所定元素の拡散を抑制して仕事関数の変動を抑えることができる。
【００２９】
以下、ＣＭＯＳトランジスタを例に、より具体的に説明する。
まず、第１実施例について説明する。
図２〜図６は第１実施例のＣＭＯＳトランジスタの形成方法の説明図である。以下、各形成工程について順に説明する。
【００３０】
図２は第１実施例のｐＭＯＳトランジスタ用仕事関数制御層形成工程の要部断面模式図である。
まず、仕事関数制御層の形成に先立ち、Ｓｉ基板２０にＳＴＩ等の素子分離領域２１を形成する。そして、その素子分離領域２１で画定された、ｎＭＯＳトランジスタ形成用およびｐＭＯＳトランジスタ形成用の素子領域（以下、それぞれｎＭＯＳ領域、ｐＭＯＳ領域という。）２２，２３に、それぞれｐウェル２４およびｎウェル２５を形成し、さらに、所定のチャネル注入を行う。その後、ゲート絶縁膜２６として、例えば、ＨｆＳｉＯＮ膜、ＨｆＳｉＯ膜またはＨｆＯ膜を約１ｎｍ〜３ｎｍ程度の膜厚で全面に形成する。
【００３１】
次いで、そのゲート絶縁膜２６上に、ｐＭＯＳトランジスタ用の仕事関数制御層として、ＨｆＮ層２７を形成する。このＨｆＮ層２７は、例えば、スパッタ法やＣＶＤ（Chemical Vapor Deposition）法を用い、膜厚約２０ｎｍで、Ｎ濃度が１×１０22ｃｍ-3以上になるように形成する。
【００３２】
ＨｆＮ層２７をスパッタ法で形成する場合には、Ｈｆをスパッタする際の雰囲気中のＮ濃度を制御したりＨｆＮターゲットを用いたりすることにより、所望のＮ濃度のＨｆＮ層２７を形成することができる。ＣＶＤ法で形成する場合には、Ｈｆ原料と共にチャンバに導入するＮ2ガス等のＮ原料ガスの流量を制御することにより、所望のＮ濃度のＨｆＮ層２７を形成することができる。
【００３３】
ＨｆＮ層２７を形成した後は、ｐＭＯＳ領域２３にのみレジスト２８を形成する。そして、そのレジスト２８をマスクにして、例えば濃度約０．５％のフッ酸（ＨＦ）溶液を用い、ｎＭＯＳ領域２２に形成されているＨｆＮ層２７をウェットエッチングにより選択的に除去する。
【００３４】
図３は第１実施例のｎＭＯＳトランジスタ用仕事関数制御層形成工程の要部断面模式図である。
ｎＭＯＳ領域２２のＨｆＮ層２７の除去後は、ｎＭＯＳトランジスタ用の仕事関数制御層として、ＨｆＳｉＮ層２９を形成する。このＨｆＳｉＮ層２９は、ｎＭＯＳ領域２２のＨｆＮ層２７を除去した後の全面に、例えば、スパッタ法やＣＶＤ法を用い、膜厚約２０ｎｍで、Ｎ濃度が５×１０21ｃｍ-3以下になるように形成する。ＨｆＳｉＮ層２９内のＳｉは、耐熱性の向上に寄与し、その含有量は、ＨｆとＳｉの組成比（Ｈｆ／Ｓｉ）が１〜１００の範囲で設定可能である。
【００３５】
ＨｆＳｉＮ層２９をスパッタ法で形成する場合には、例えば、Ｈｆをスパッタする際の雰囲気中のＮ濃度およびＳｉ濃度を制御することにより、所望のＮ濃度およびＳｉ濃度のＨｆＳｉＮ層２９を形成することができる。ＣＶＤ法で形成する場合には、Ｈｆ原料と共にチャンバに導入するＮ原料ガスおよびＳｉ原料ガスの流量を制御することにより、所望のＮ濃度およびＳｉ濃度のＨｆＳｉＮ層２９を形成することができる。
【００３６】
ＨｆＳｉＮ層２９を形成した後は、ｎＭＯＳ領域２２にのみレジスト３０を形成する。そして、そのレジスト３０をマスクにして、例えば濃度約０．５％のＨＦ溶液を用い、ｐＭＯＳ領域２３のＨｆＮ層２７上に形成されているＨｆＳｉＮ層２９をウェットエッチングにより選択的に除去する。これにより、ｎＭＯＳ領域２２にＨｆＳｉＮ層２９が、ｐＭＯＳ領域２３にＨｆＮ層２７が、それぞれ形成された状態が得られる。
【００３７】
図４は第１実施例の中間層等形成工程およびゲート加工工程の要部断面模式図である。
ｎＭＯＳ領域２２およびｐＭＯＳ領域２３にそれぞれＨｆＳｉＮ層２９およびＨｆＮ層２７を形成した後は、全面に、まず中間層３１を形成する。ここでは、中間層３１としてＳｉ層を形成する。この中間層３１のＳｉ層は、例えば、スパッタ法やＣＶＤ法を用い、膜厚約１ｎｍ〜１０ｎｍ、好ましくは約１ｎｍ〜５ｎｍ、より好ましくは約３ｎｍ〜５ｎｍの範囲で形成する。ここで形成する中間層３１の膜厚が１０ｎｍを上回るような場合には、後述する活性化アニールの際に、そのシリサイド化が十分に進行せず、メタルゲート電極内において高抵抗の部分を構成してしまう可能性が高くなる。また、中間層３１の膜厚が１ｎｍを下回るような場合には、後述する活性化アニールの際に、仕事関数に影響するＮ等の元素のメタルゲート電極内における拡散を抑制することが難しくなる可能性が高くなる。
【００３８】
中間層３１の形成後は、その上に、低抵抗層として、ＭｏＮ層３２を形成する。このＭｏＮ層３２は、例えば、スパッタ法やＣＶＤ法を用い、膜厚約８０ｎｍで形成する。ＭｏＮ層３２のＮ濃度は、その耐酸化性と抵抗を考慮して設定する。
【００３９】
ＭｏＮ層３２をスパッタ法で形成する場合には、Ｍｏをスパッタする際の雰囲気中のＮ濃度を制御することにより、所望のＮ濃度のＭｏＮ層３２を形成することができる。ＣＶＤ法で形成する場合には、Ｍｏ原料と共にチャンバに導入するＮ原料ガスの流量を制御することにより、所望のＮ濃度のＭｏＮ層３２を形成することができる。また、先にスパッタ法やＣＶＤ法を用いてＭｏ層を形成しておき、その後、そのＭｏ層にイオン注入によって所定量のＮを導入することで、ＭｏＮ層３２を形成することもできる。
【００４０】
ＭｏＮ層３２の形成後は、その上に、以降のＣＭＯＳトランジスタの形成過程におけるＭｏＮ層３２の酸化を防止するため、Ｓｉ層３３を形成する。このＳｉ層３３は、例えば、スパッタ法やＣＶＤ法を用い、膜厚約１０ｎｍで形成する。
【００４１】
このようにして中間層３１、ＭｏＮ層３２およびＳｉ層３３を形成した後は、ｎＭＯＳ領域２２およびｐＭＯＳ領域２３の各メタルゲート電極を形成する領域にレジスト３４を形成する。そして、このレジスト３４をマスクにしてＲＩＥを行い、Ｓｉ層３３、ＭｏＮ層３２、中間層３１、ＨｆＳｉＮ層２９、ＨｆＮ層２７およびゲート絶縁膜２６をパターニングする、ゲート加工を行う。これにより、ｎＭＯＳ領域２２には、ゲート絶縁膜２６上に、ＨｆＳｉＮ層２９、中間層３１、ＭｏＮ層３２およびＳｉ層３３が積層された構造のゲートパターンが形成される。また、ｐＭＯＳ領域２３には、ゲート絶縁膜２６上に、ＨｆＮ層２７、中間層３１、ＭｏＮ層３２およびＳｉ層３３が積層された構造のゲートパターンが形成される。
【００４２】
図５は第１実施例のサイドウォールおよび不純物拡散領域形成工程の要部断面模式図である。
ゲート加工後は、ｎＭＯＳ領域２２にそのゲートパターンをマスクにｎ型不純物を所定条件でイオン注入してＬＤＤ領域３５を形成し、ｐＭＯＳ領域２３にそのゲートパターンをマスクにｐ型不純物を所定条件でイオン注入してＬＤＤ領域３６を形成する。
【００４３】
次いで、全面にＳｉＮ膜あるいはＳｉＯ膜を形成し、エッチバックを行って、ｎＭＯＳ領域２２およびｐＭＯＳ領域２３の各ゲートパターンの側壁にサイドウォール３７を形成する。
【００４４】
次いで、ｎＭＯＳ領域２２に、そのゲートパターンとサイドウォール３７をマスクにして、ｎ型不純物を所定条件でイオン注入し、ソース・ドレイン領域３８を形成する。ｐＭＯＳ領域２３には、そのゲートパターンとサイドウォール３７をマスクにして、ｐ型不純物を所定条件でイオン注入し、ソース・ドレイン領域３９を形成する。なお、ソース・ドレイン領域３８，３９はそれぞれ、ＬＤＤ領域３５，３６に比べて高濃度で、より深い領域まで形成されるように、イオン注入条件が設定されて形成される。
【００４５】
ソース・ドレイン領域３９の形成まで行った後は、注入した不純物を活性化させるための活性化アニールを行う。この活性化アニールは、例えば、不活性ガス雰囲気中、温度約１０５０℃、約１秒間の条件で行う。
【００４６】
また、この活性化アニールにより、ＨｆＳｉＮ層２９とＭｏＮ層３２との間の中間層３１であるＳｉ層、およびＨｆＮ層２７とＭｏＮ層３２との間の中間層３１であるＳｉ層が、金属間化合物層すなわちＨｆ，Ｍｏ等でシリサイド層に変化していく。なお、前述のように、中間層３１のＳｉ層が厚すぎると、そのＳｉ層が完全にあるいは大部分がシリサイド化されたシリサイド層を得ることができなくなる場合があるので、この活性化アニールの条件等も考慮し、そのＳｉ層の膜厚を適切に設定する。
【００４７】
この活性化アニールの際には、その温度が高いことから、ＭｏＮ層３２、ＨｆＳｉＮ層２９およびＨｆＮ層２７に含有されているＮが拡散しやすいエネルギー状態になる。しかしながら、ＭｏＮ層３２のＮは、中間層３１（シリサイド化前後および途中の層を含む。）によりＨｆＳｉＮ層２９およびＨｆＮ層２７への拡散が抑制され、ＨｆＳｉＮ層２９およびＨｆＮ層２７のＮは、中間層３１によりＭｏＮ層３２への拡散が抑制される。なお、この活性化アニールにより、中間層３１は、例えば、ＭｏＮ層３２側には主にＭｏＳｉＮが存在し、ＨｆＳｉＮ層２９側およびＨｆＮ層２７側には主にＨｆＳｉＮが存在するような構造になる。
【００４８】
中間層３１を形成することにより、ＨｆＳｉＮ層２９およびＨｆＮ層２７のＮ濃度の変動を抑制し、特にゲート絶縁膜２６との界面領域におけるＮ濃度の変動を抑えることができ、仕事関数の変動を抑制することができる。そのため、ＨｆＳｉＮ層２９およびＨｆＮ層２７には、それぞれ所定の仕事関数が得られるように設定した量のＮをあらかじめ含有させておくことができ、ＭｏＮ層３２は、耐酸化性および抵抗を考慮してＮ濃度を設定することができる。活性化アニールは、ＬＤＤ領域３５，３６およびソース・ドレイン領域３８，３９の形成に最適な条件で行うことができる。
【００４９】
図６は第１実施例のシリサイド層形成工程の要部断面模式図である。
活性化アニール後は、露出するＳｉ表面、すなわちＭｏＮ層３２上のＳｉ層３３およびＳｉ基板２０をシリサイド化することにより、シリサイド層４１を形成する。
【００５０】
このシリサイド層４１の形成では、まず、活性化アニール後の全面にＣｏやＮｉ等の金属を堆積する。そして、所定条件で熱処理を行って、その堆積金属と、Ｓｉ層３３およびＳｉ基板２０表面とを反応させる。例えば、金属にＣｏを用いる場合には温度約６００℃〜７００℃で熱処理を行い、Ｎｉを用いる場合には温度約４００℃〜５００℃で熱処理を行う。熱処理時間は、約１０秒間〜１２０秒間とされる。そして、そのような熱処理後、未反応金属を除去することにより、コバルトシリサイド（ＣｏＳｉ）やニッケルシリサイド（ＮｉＳｉ2）等のシリサイド層４１を形成する。
【００５１】
このシリサイド層４１の形成は、通常、上記の活性化アニールに比べて低温の条件で行われる。したがって、このときのＭｏＮ層３２から、あるいはＨｆＳｉＮ層２９およびＨｆＮ層２７からのＮの拡散は、活性化アニールのときよりも起こりにくい状態にある。
【００５２】
なお、ＭｏＮ層３２上のＳｉ層３３は、この図６に示したように、必ずしもその全部がシリサイド層４１に変化していることを要しない。Ｓｉ層３３の膜厚（ここでは約１０ｎｍ。）やシリサイド化の際の条件によって、その全部がシリサイド化されたり、その表層部のみがシリサイド化されたりする。
【００５３】
図７は第１実施例の層間絶縁膜およびプラグ形成工程の要部断面模式図である。
シリサイド層４１の形成後は、まず全面にＳｉＯ等の層間絶縁膜４２を形成する。
次いで、ｎＭＯＳ領域２２およびｐＭＯＳ領域２３のＭｏＮ層３２上に形成されているシリサイド層４１およびＳｉ層３３を貫通しＭｏＮ層３２に達するコンタクトホールを形成する。さらに、ソース・ドレイン領域３８，３９に形成されているシリサイド層４１に達するコンタクトホールを形成する。そして、それら形成したコンタクトホールをＷ等で埋め込み、ＣＭＰ（Chemical Mechanical Polishing）等で平坦化してプラグ４３を形成する。
【００５４】
以降は、常法に従って上層の配線層を形成していき、目的のＣＭＯＳトランジスタを完成させる。
このように、第１実施例によれば、活性化アニール時のメタルゲート電極内でのＮの拡散を抑制し、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの仕事関数制御層を適切なＮ濃度に維持して、両トランジスタにそれぞれ適した仕事関数を得ることができる。したがって、両トランジスタ間の仕事関数差として有意な差を確保することができ、メタルゲート電極を備えた高性能のＣＭＯＳトランジスタを実現することができる。
【００５５】
なお、この第１実施例の説明においては、ＨｆＳｉＮ層２９とＭｏＮ層３２との間およびＨｆＮ層２７とＭｏＮ層３２との間に中間層３１としてＳｉ層を形成する場合を例に述べたが、Ｓｉ層に替えて、Ａｌ層を形成するようにしてもよい。Ａｌ層は、Ｎの通過を抑制する効果が高く、それ自体が良導体であり、メタルゲート電極の中間層３１として好適である。
【００５６】
Ａｌ層を用いる場合は、上記図４に示した工程において、ＨｆＳｉＮ層２９およびＨｆＮ層２７の上に、例えば、スパッタ法やＣＶＤ法を用い、膜厚約１ｎｍ〜１０ｎｍ、好ましくは約１ｎｍ〜５ｎｍ、より好ましくは約１ｎｍ〜２ｎｍの範囲でＡｌ層を形成する。Ａｌ層は、Ｎの拡散抑制効果が高いため、薄く形成することが可能である。Ａｌ層の形成後は、上記同様、ＭｏＮ層３２およびＳｉ層３３の形成とゲート加工を行うようにすればよい。上記図５〜図７に示した工程も上記同様の手順で行われる。
【００５７】
このように中間層３１としてＡｌ層を用いた場合、活性化アニールの際には、Ａｌ層がＨｆ，Ｍｏ等で金属間化合物層（アルミナイド層）に変化する。なお、この活性化アニールにより、中間層３１は、例えば、ＭｏＮ層３２側には主にＭｏＡｌＮが存在し、ＨｆＳｉＮ層２９側およびＨｆＮ層２７側には主にＨｆＡｌＮが存在するような構造になる。
【００５８】
このような中間層３１（アルミナイド化前後あるいは途中の層を含む。）により、ＭｏＮ層３２からＨｆＳｉＮ層２９およびＨｆＮ層２７へのＮの拡散、ＨｆＳｉＮ層２９およびＨｆＮ層２７からＭｏＮ層３２へのＮの拡散が抑制され、仕事関数の変動が抑制されるようになる。
【００５９】
また、Ａｌは、ＨｆＳｉＮ層２９内やＨｆＮ層２７内ではＮに比べて比較的拡散速度が大きく、上記活性化アニールの際には、Ｎよりも速くゲート絶縁膜２６との界面領域に到達したり、Ｎが界面領域に到達する前に捕捉したりして、仕事関数の変動を抑制する機能も有している。
【００６０】
なお、ＳｉとＡｌを共に含む中間層３１を形成することも可能である。その場合、膜厚は、活性化アニール後の導電性（抵抗）、およびＮ等の元素の拡散抑制効果等を考慮して設定すればよい。
【００６１】
次に、第２実施例について説明する。
この第２実施例に示すＣＭＯＳトランジスタの形成方法は、上記第１実施例の図２に示した工程までは同じであるので、それ以降の工程について、以下の図８〜図１１を参照して順に説明する。なお、図８〜図１１においては、図２〜図７に示した要素と同一の要素については同一の符号を付している。
【００６２】
図８は第２実施例のｎＭＯＳトランジスタ用仕事関数制御層および中間層形成工程の要部断面模式図である。
図２に示したように全面にＨｆＮ層２７を形成し、ｎＭＯＳ領域２２のＨｆＮ層２７のみを選択的に除去した後、図８に示すように、ｎＭＯＳトランジスタ用の仕事関数制御層として、ＨｆＳｉＮ層２９を全面に形成する。
【００６３】
そして、このＨｆＳｉＮ層２９の形成後、全面に、中間層３１としてＳｉ層を形成する。この中間層３１を形成した上で、ｎＭＯＳ領域２２にのみレジスト３０を形成し、例えば濃度約０．５％のＨＦ溶液を用い、ｐＭＯＳ領域２３に形成されているＨｆＳｉＮ層２９および中間層３１を選択的に除去する。これにより、ｎＭＯＳ領域２２にＨｆＳｉＮ層２９および中間層３１が、ｐＭＯＳ領域２３にＨｆＮ層２７が、それぞれ形成された状態が得られる。
【００６４】
図９は第２実施例の低抵抗層等形成工程およびゲート加工工程の要部断面模式図である。
ｎＭＯＳ領域２２にＨｆＳｉＮ層２９および中間層３１、ｐＭＯＳ領域２３にＨｆＮ層２７を形成した後は、全面に、低抵抗層として、ＭｏＮ層３２を形成する。ＭｏＮ層３２の形成後は、その上に、ＭｏＮ層３２の酸化防止用のＳｉ層３３を形成する。このとき、ＭｏＮ層３２およびその上のＳｉ層３３は、ｎＭＯＳ領域２２にのみ中間層３１が残っている状態で全面に順次形成されるため、ｎＭＯＳ領域２２側とｐＭＯＳ領域２３側とに段差がある状態で形成されるようになる。
【００６５】
このようにしてＭｏＮ層３２およびその上のＳｉ層３３を形成した後、ｎＭＯＳ領域２２およびｐＭＯＳ領域２３にレジスト３４を形成し、ゲート加工を行う。これにより、ｎＭＯＳ領域２２には、ゲート絶縁膜２６上に、ＨｆＳｉＮ層２９、中間層３１、ＭｏＮ層３２およびＳｉ層３３が積層された構造のゲートパターンが形成される。また、ｐＭＯＳ領域２３には、ゲート絶縁膜２６上に、ＨｆＮ層２７、ＭｏＮ層３２およびＳｉ層３３が積層された構造のゲートパターンが形成される。
【００６６】
図１０は第２実施例の不純物拡散領域等およびシリサイド層形成工程の要部断面模式図である。
ゲート加工後は、ＬＤＤ領域３５，３６、サイドウォール３７およびソース・ドレイン領域３８，３９を順に形成し、注入した不純物の活性化アニールを行う。
【００６７】
この活性化アニールの際、ｎＭＯＳ領域２２のＨｆＳｉＮ層２９とＭｏＮ層３２との間に形成された中間層３１のＳｉ層は、Ｈｆ，Ｍｏ等を含むシリサイド層に変化していく。このような中間層３１（シリサイド化前後あるいは途中の層を含む。）により、ＭｏＮ層３２からＨｆＳｉＮ層２９へのＮの拡散が抑制される。
【００６８】
一方、ｐＭＯＳ領域２３では、このような中間層３１がなく、ＨｆＮ層２７上に直接ＭｏＮ層３２が形成されている。
ｐＭＯＳ領域２３のＨｆＮ層２７には、ｎＭＯＳ領域２２のＨｆＳｉＮ層２９に比べてあらかじめ多くのＮが含有されており、かつ、それ以上含有されることとなってもその仕事関数の変動が比較的鈍感であるという特徴がある。そのため、たとえＭｏＮ層３２からＨｆＮ層２７にＮが拡散しても仕事関数がほとんど変化せず、また、ＨｆＮ層２７からＭｏＮ層３２への拡散も、ＭｏＮ層３２の抵抗を著しく増加させずＨｆＮ層２７の仕事関数が大きく変動しなければ、許容される。したがって、ｐＭＯＳ領域２３のメタルゲート電極は、必ずしも中間層３１を設けた構成とすることを要しない。
【００６９】
これに対し、ｎＭＯＳ領域２２のＨｆＳｉＮ層２９は、ＨｆＮ層２７に比べて少ない量のＮで仕事関数が制御され、かつ、Ｎ濃度が一定値以上になると仕事関数が大きく増加し始めるという特徴がある。そのため、入って来るあるいは出て行くＮが、ｐＭＯＳ領域２３のＨｆＮ層２７に比べてより敏感に仕事関数に影響してくる。したがって、ｎＭＯＳ領域２２のメタルゲート電極は、中間層３１を設けた構成としておく。
【００７０】
活性化アニール後は、ｎＭＯＳ領域２２およびｐＭＯＳ領域２３のＭｏＮ層３２上に形成されているＳｉ層３３の表層部、およびソース・ドレイン領域３８，３９に、Ｃｏ，Ｎｉ等を用いてシリサイド層４１を形成する。
【００７１】
このように、ｎＭＯＳ領域２２およびｐＭＯＳ領域２３に形成されるメタルゲート電極は、ｐＭＯＳ領域２３側に中間層３１がないため、最終的に異なる高さで形成されることになる。
【００７２】
図１１は第２実施例の層間絶縁膜およびプラグ形成工程の要部断面模式図である。
シリサイド層４１の形成後は、層間絶縁膜４２を形成する。層間絶縁膜４２は、上記の理由から、ｎＭＯＳ領域２２側が高く、ｐＭＯＳ領域２３側が低く形成される。このようにして形成された層間絶縁膜４２をＣＭＰにより平坦化した後、ＭｏＮ層３２上に形成されているシリサイド層４１およびＳｉ層３３を貫通しＭｏＮ層３２に達するコンタクトホール、およびソース・ドレイン領域３８，３９に形成されているシリサイド層４１に達するコンタクトホールを形成し、プラグ４３を形成する。
【００７３】
以降は、常法に従って上層の配線層を形成していき、目的のＣＭＯＳトランジスタを完成させる。
この第２実施例によっても、活性化アニール時にｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの仕事関数制御層を適切なＮ濃度に維持し、両トランジスタにそれぞれ適した仕事関数を得ることができる。
【００７４】
なお、この第２実施例においても、上記第１実施例で述べたのと同様に、ＨｆＳｉＮ層２９とＭｏＮ層３２との間の中間層３１として、Ｓｉ層に替えて、Ａｌ層や、ＳｉとＡｌを含んだ層を用いるようにしてもよい。Ａｌ層を用いる場合は、上記図８に示した工程において、ＨｆＳｉＮ層２９上に所定膜厚のＡｌ層を形成し、上記同様に図９〜図１１に示した工程を行うようにすればよい。
【００７５】
次に、第３実施例について説明する。
この第３実施例では、上記第２実施例で述べた、ＭｏＮ層３２上に形成するＳｉ層３３の膜厚を、より薄く、膜厚約３ｎｍ〜５ｎｍで形成する。
【００７６】
図１２は第３実施例のシリサイド層形成工程後の状態を示す要部断面模式図である。
Ｓｉ層３３を薄く形成することにより、Ｃｏ，Ｎｉ等を用いてソース・ドレイン領域３８，３９にシリサイド層４１を形成したときに、同時にＳｉ層３３の全部がシリサイド層４１に変化する。
【００７７】
図１３は第３実施例の層間絶縁膜およびプラグ形成工程の要部断面模式図である。
シリサイド層４１の形成後は、層間絶縁膜４２を形成する。層間絶縁膜４２を平坦化した後、ＭｏＮ層３２上に形成されているシリサイド層４１に達するコンタクトホール、およびソース・ドレイン領域３８，３９に形成されているシリサイド層４１に達するコンタクトホールを形成し、プラグ４３を形成する。
【００７８】
ＭｏＮ層３２上には、Ｓｉ層３３の全部をシリサイド化することによって得られたシリサイド層４１が形成されているため、必ずしもそのシリサイド層４１を貫通してＭｏＮ層３２に達するようなコンタクトホールを形成することを要しない。
【００７９】
以降は、常法に従って上層の配線層を形成していき、目的のＣＭＯＳトランジスタを完成させる。
なお、勿論、第１実施例において、ＭｏＮ層３２上に、より薄い酸化防止用のＳｉ層を形成しておき、ソース・ドレイン領域３８，３９にシリサイド層４１を形成する際に同時にそのＳｉ層の全部をシリサイド化することも可能である。その場合、プラグ４３は、ＭｏＮ層３２上のシリサイド層４１を貫通してＭｏＮ層３２に達するように形成してもよく、ＭｏＮ層３２上のシリサイド層４１を貫通させずにそのシリサイド層４１に達するように形成してもよい。
【００８０】
以上、第１〜第３実施例によれば、中間層３１によって活性化アニール時のメタルゲート電極内でのＮの拡散を抑制することができるため、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの仕事関数制御層を適切なＮ濃度に維持し、両トランジスタにそれぞれ適した仕事関数を得ることができる。したがって、メタルゲート電極を備えた高性能のＣＭＯＳトランジスタを実現することができる。
【００８１】
なお、以上の説明では、Ｓｉ基板を用いたＭＯＳトランジスタを例にして述べたが、ＳＯＩ（Silicon On Insulator）基板等を用いた場合でも、当然、上記同様の効果を得ることができる。また、以上の説明において、ＭＯＳトランジスタの形成条件は一例であって、形成するＣＭＯＳトランジスタの要求特性等に応じて変更可能である。
【図面の簡単な説明】
【００８２】
【図１】メタルゲート電極を備えたＭＯＳトランジスタの一例の要部断面模式図である。
【図２】第１実施例のｐＭＯＳトランジスタ用仕事関数制御層形成工程の要部断面模式図である。
【図３】第１実施例のｎＭＯＳトランジスタ用仕事関数制御層形成工程の要部断面模式図である。
【図４】第１実施例の中間層等形成工程およびゲート加工工程の要部断面模式図である。
【図５】第１実施例のサイドウォールおよび不純物拡散領域形成工程の要部断面模式図である。
【図６】第１実施例のシリサイド層形成工程の要部断面模式図である。
【図７】第１実施例の層間絶縁膜およびプラグ形成工程の要部断面模式図である。
【図８】第２実施例のｎＭＯＳトランジスタ用仕事関数制御層および中間層形成工程の要部断面模式図である。
【図９】第２実施例の低抵抗層等形成工程およびゲート加工工程の要部断面模式図である。
【図１０】第２実施例の不純物拡散領域等およびシリサイド層形成工程の要部断面模式図である。
【図１１】第２実施例の層間絶縁膜およびプラグ形成工程の要部断面模式図である。
【図１２】第３実施例のシリサイド層形成工程後の状態を示す要部断面模式図である。
【図１３】第３実施例の層間絶縁膜およびプラグ形成工程の要部断面模式図である。
【符号の説明】
【００８３】
１ ＭＯＳトランジスタ
２ 半導体基板
３，２１ 素子分離領域
４，２６ ゲート絶縁膜
５ 仕事関数制御層
６，３１ 中間層
７ 低抵抗層
８，３７ サイドウォール
９，３５，３６ ＬＤＤ領域
１０，３８，３９ ソース・ドレイン領域
１１，４１ シリサイド層
２０ Ｓｉ基板
２２ ｎＭＯＳ領域
２３ ｐＭＯＳ領域
２４ ｐウェル
２５ ｎウェル
２７ ＨｆＮ層
２８，３０，３４ レジスト
２９ ＨｆＳｉＮ層
３２ ＭｏＮ層
３３ Ｓｉ層
４２ 層間絶縁膜
４３ プラグ
【特許請求の範囲】
【請求項１】
メタルゲート電極を備える半導体装置の製造方法において、
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に仕事関数を制御する仕事関数制御層を形成する工程と、
前記仕事関数制御層上に前記仕事関数に影響する元素の拡散を抑制する中間層を形成する工程と、
前記中間層上に前記元素を含有する導電層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記中間層は、シリコン層、アルミニウム層またはシリコンとアルミニウムとを含む層であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記導電層を形成する工程後に、
前記仕事関数制御層が形成されている領域にゲート加工を行う工程と、
前記ゲート加工後に前記半導体基板に所定導電型の不純物を導入する工程と、
前記不純物の導入後に熱処理を行う工程と、
を有することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
メタルゲート電極を備える半導体装置において、
半導体基板上にゲート絶縁膜を介して形成されて仕事関数を制御する仕事関数制御層と、
前記仕事関数制御層上に形成されて前記仕事関数に影響する元素の拡散を抑制する中間層と、
前記中間層上に形成された前記元素を含有する導電層と、
を有することを特徴とする半導体装置。
【請求項５】
メタルゲート電極を備える半導体装置の製造方法において、
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に仕事関数を異なる値に制御する第１，第２仕事関数制御層を形成する工程と、
前記第１仕事関数制御層上に前記仕事関数に影響する元素の拡散を抑制する中間層を形成する工程と、
前記中間層形成後の前記第１，第２仕事関数制御層の上層に前記元素を含有する導電層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記第１仕事関数制御層は、前記第２仕事関数制御層より低濃度の前記元素を含有することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
メタルゲート電極を備える半導体装置において、
半導体基板上にゲート絶縁膜を介して形成されて仕事関数を異なる値に制御する第１，第２仕事関数制御層と、
前記第１仕事関数制御層上に形成されて前記仕事関数に影響する元素の拡散を抑制する中間層と、
前記中間層が形成された前記第１仕事関数制御層と前記第２仕事関数制御層との上層にそれぞれ形成された前記元素を含有する第１，第２導電層と、
を有することを特徴とする半導体装置。
【請求項１】
メタルゲート電極を備える半導体装置の製造方法において、
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に仕事関数を制御する仕事関数制御層を形成する工程と、
前記仕事関数制御層上に前記仕事関数に影響する元素の拡散を抑制する中間層を形成する工程と、
前記中間層上に前記元素を含有する導電層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記中間層は、シリコン層、アルミニウム層またはシリコンとアルミニウムとを含む層であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記導電層を形成する工程後に、
前記仕事関数制御層が形成されている領域にゲート加工を行う工程と、
前記ゲート加工後に前記半導体基板に所定導電型の不純物を導入する工程と、
前記不純物の導入後に熱処理を行う工程と、
を有することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
メタルゲート電極を備える半導体装置において、
半導体基板上にゲート絶縁膜を介して形成されて仕事関数を制御する仕事関数制御層と、
前記仕事関数制御層上に形成されて前記仕事関数に影響する元素の拡散を抑制する中間層と、
前記中間層上に形成された前記元素を含有する導電層と、
を有することを特徴とする半導体装置。
【請求項５】
メタルゲート電極を備える半導体装置の製造方法において、
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に仕事関数を異なる値に制御する第１，第２仕事関数制御層を形成する工程と、
前記第１仕事関数制御層上に前記仕事関数に影響する元素の拡散を抑制する中間層を形成する工程と、
前記中間層形成後の前記第１，第２仕事関数制御層の上層に前記元素を含有する導電層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記第１仕事関数制御層は、前記第２仕事関数制御層より低濃度の前記元素を含有することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
メタルゲート電極を備える半導体装置において、
半導体基板上にゲート絶縁膜を介して形成されて仕事関数を異なる値に制御する第１，第２仕事関数制御層と、
前記第１仕事関数制御層上に形成されて前記仕事関数に影響する元素の拡散を抑制する中間層と、
前記中間層が形成された前記第１仕事関数制御層と前記第２仕事関数制御層との上層にそれぞれ形成された前記元素を含有する第１，第２導電層と、
を有することを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００９−１２３９９１（Ｐ２００９−１２３９９１Ａ）
【公開日】平成２１年６月４日（２００９．６．４）
【国際特許分類】
【出願番号】特願２００７−２９７５８６（Ｐ２００７−２９７５８６）
【出願日】平成１９年１１月１６日（２００７．１１．１６）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２１年６月４日（２００９．６．４）
【国際特許分類】
【出願日】平成１９年１１月１６日（２００７．１１．１６）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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