半導体装置およびその製造方法
【課題】ｎウエル及びｐウエルに形成されたｐＭＯＳ及びｎＭＯＳトランジスタのしきい値を精密に制御し、かつ製造容易にする。
【解決手段】ｎウエル２及びｐウエル３上にゲート絶縁膜５を形成し、ｎウエル２上のゲート絶縁膜５上にｐＭＯＳトランジスタ１１のしきい値制御用の第１金属膜６を、ｐウエル３上のゲート絶縁膜５上に第１金属膜６と異なる材料からなるｎＭＯＳトランジスタ１２のしきい値制御用の第２金属膜７を形成する。そして、第１金属膜６上に高融点金属シリサイドからなる第１ゲート電極８ｐを、第２金属膜７上に高融点金属シリサイドからなる第２ゲート電極８ｎを形成する。しきい値は金属膜６、７で定まるから安定する。この金属膜６は薄く、容易にパターニングできる。
【解決手段】ｎウエル２及びｐウエル３上にゲート絶縁膜５を形成し、ｎウエル２上のゲート絶縁膜５上にｐＭＯＳトランジスタ１１のしきい値制御用の第１金属膜６を、ｐウエル３上のゲート絶縁膜５上に第１金属膜６と異なる材料からなるｎＭＯＳトランジスタ１２のしきい値制御用の第２金属膜７を形成する。そして、第１金属膜６上に高融点金属シリサイドからなる第１ゲート電極８ｐを、第２金属膜７上に高融点金属シリサイドからなる第２ゲート電極８ｎを形成する。しきい値は金属膜６、７で定まるから安定する。この金属膜６は薄く、容易にパターニングできる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフルシリサイドゲート電極を有するｐおよびｎＭＯＳトランジスタを含む半導体装置およびその製造方法に関し、とくにｐおよびｎＭＯＳトランジスタのそれぞれに異なる金属からなるしきい値調整用の金属膜を設けた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、ゲート絶縁膜として広く使用されている酸化膜（ＳｉＯ2 ）、酸窒化膜（ＳｉＯＮ）及び窒化膜（Ｓｉ3 Ｎ4 ）は、薄膜化と共にリーク電流が多くなり、トランジスタの縮小則に従う薄膜化が難しくなっている。このため、ゲート絶縁膜として実効膜厚が薄い高誘電体膜（Ｈｉｇｈ−Ｋ）を、ＭＯＳトランジスタのゲート絶縁膜として用いる試みがなされている。
【０００３】
かかる高誘電体膜として、金属酸化物、例えば窒素ドープハフニウムシリケート（ＨｆＳｉＯＮ）がよく知られている。しかし、金属酸化物のゲート絶縁膜は、シリコンゲート電極との界面でフェルミレベルピニングを生じ、ＭＯＳトランジスタのしきい値の制御を制限してしまう。このようなしきい値の制御範囲の制限は、とくにｐＭＯＳトランジスタとｎＭＯＳトランジスタとの両方を含むＣＭＯＳ回路において、両トランジスタのしきい値の最適化を困難にし、回路の動作速度及び消費電力の最適化を難しくする。
【０００４】
金属ゲート電極は、金属酸化物との界面のフェルミレベルピニングを起こさない。さらに、シリコンゲート電極と比べて比抵抗が小さく、かつシリコンゲート電極のようにゲート絶縁膜近傍のゲート電極に空乏層を形成することもない。金属ゲート電極は、このように高誘電体膜をゲート絶縁膜とする半導体装置のゲート電極材料として優れた特性を有している。
【０００５】
しかし、金属ゲート電極は、金属膜のパターニングが難しく、微小素子に要求されるアスペクト比の大きな矩形断面を有する微細なゲート電極を精密に加工して製造することは困難である。とくに、ＣＭＯＳ回路ではｐＭＯＳトランジスタとｎＭＯＳトランジスタの金属ゲート電極をしきい値調整のために異なる金属材料を用いて形成しなければならず、構造が複雑でかつ製造工程も多くなり、十分に厚い（アスペクト比の大きな）ゲート電極を形成することは容易ではない。（例えば特許文献１参照。）。
【０００６】
ゲート電極全体がシリサイドからなるいわゆるフルシリサイドゲート電極は、高誘電体膜からなるゲート絶縁膜に対してフェルミレベルピニングを起こさず、また空乏層も生ぜず、比抵抗もシリコンゲート電極より小さい。加えて、サリサイド工程を用いることで、微細かつ高アスペクト比を有するゲート電極を容易に形成することができる。
【０００７】
しかし、フルシリサイドゲート電極を用いたＭＯＳトランジスタのしきい値は、ゲート電極を構成するシリサイドの組成比、例えば金属原子とシリコン原子の組成比に依存する。このため、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとのゲート電極を、それぞれ異なる組成比のシリサイドで形成しなければならず、製造が難しくかつ複雑になる。
【０００８】
さらに、フルシリサイドゲート電極をサリサイド工程を用いて形成すると、ゲート電極のパターンが変わるとシリサイド組成比が変わり、その結果しきい値も変動してしまう。これば、シリコンゲート電極の上面を高融点金属膜で被覆して加熱し、シリコンゲート電極をシリサイドに変換するサリサイド工程の際、シリコンゲート電極中に拡散してシリサイドを形成する高融点金属原子が、シリコンゲート電極の上面の領域（即ち、電極パターン直上の領域）に形成された高融点金属膜のみならず、その領域に接する周辺領域の高融点金属膜からも拡散し供給されるためである。この周辺領域の幅はほぼ拡散長で定まり、パターンに依存せずほぼ一定幅である。このため、パターン面積とパターン周辺長との比が異なるとサリサイド工程で形成されるシリサイドの組成比も異なる。例えば、同一ゲート幅でもゲート長が短いゲート電極では、ゲート長が長いゲート電極に比較して、パターン面積が小さいため高融点金属組成が大きくなる。
【０００９】
かかるゲート電極パターンに依存するしきい値の変動は、ＣＭＯＳ回路の設計を困難にしてしまう。
【００１０】
フルシリサイドゲート電極の組成比をｐＭＯＳトランジスタとｎＭＯＳトランジスタとで同一とする半導体装置が開示されている。（例えば、特許文献２参照）。
【００１１】
図６は従来の半導体装置断面図であり、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとに同一組成のフルシリサイドゲート電極を用いた半導体装置を表している。図７は従来の半導体装置製造工程断面図であり、図６に示す半導体装置の製造工程を表している。
【００１２】
図６を参照して、この従来の半導体装置は、半導体基板１上面に設けられたｎウエル２及びｐウエル３に、それぞれｐＭＯＳトランジスタ１１及びｎＭＯＳトランジスタ１２が形成されている。
【００１３】
ｐＭＯＳトランジスタ１１は、高誘電体膜をゲート絶縁膜５とし、ゲート絶縁膜５上に金属膜３３を介してフルシリサイド第１ゲート電極８ｐが設けられている。第１ゲート電極８ｐの両側面に側壁が形成され、その外側に表面にシリサイド層９ａを有するソースドレイン領域９が形成されている。このｐＭＯＳトランジスタ１１のしきい値は、金属膜３３の材料により決定され、ゲート電極８ｐのシリサイド組成には依存しない。
【００１４】
一方、ｎＭＯＳトランジスタ１２は、金属膜３３が無く、ゲート絶縁膜５上に接してフルシリサイド第２ゲート電極８ｎが設けられる以外は、ほぼｐＭＯＳトランジスタ１１と同様の構造を有する。このｎＭＯＳトランジスタ１２のしきい値は、第２ゲート電極８ｎのシリサイド組成比により定まる。
【００１５】
以下この従来の半導体装置の製造方法を説明する。
【００１６】
図７（ａ）を参照して、まず、半導体基板１の上面に、例えば絶縁物が充填されたトレンチからなる素子分離帯４を形成する。次いで、半導体基板１の上面に、ｎウエル２及びｐウエル３を形成する。次いで、半導体基板１上全面に、例えばハフニウムシリケートからなる高誘電体ゲート絶縁膜５、金属膜３３及び窒化膜３１をこの順に積層する。
【００１７】
次いで、窒化膜３１上にｎウエル２上を被覆するレジストマスク３２を形成し、ｐウエル３上に積層された窒化膜３１をエッチングして除去する。次いで、レジストマスク３２を除去した後、ｎウエル２上に残る窒化膜３１をマスクとしてｐウエル３上の金属膜３３をエッチングして除去し、ｐウエル上のゲート絶縁膜５を表出する。次いで、窒化膜３１をエッチングにより除去する。その結果、ｎウエル２上にゲート絶縁膜５及び金属膜３３が残り、ｐウエル３上にゲート絶縁膜５が残留する。
【００１８】
次いで、図７（ｂ）を参照して、半導体基板１上にポリシリコン層を堆積後、ポリシリコン層をパターニングしてｎウエル２上及びｐウエル３上にそれぞれポリシリコンゲート電極３３ｐ、３３ｎを形成する。次いで、ｎウエル２上のポリシリコンゲート電極３３ｐをマスクとして金属膜３３及びゲート絶縁膜５をパターニングする。同時に、ｐウエル３上のポリシリコンゲート電極３３ｎをマスクとしてゲート絶縁膜５をパターニングする。
【００１９】
この結果、ｎウエル２上に、高誘電体ゲート絶縁膜５／金属膜６／ポリシリコンゲート電極３３ｐからなるゲート電極構造物が形成され、ｐウエル上に、高誘電体ゲート絶縁膜５／ポリシリコンゲート電極３３ｎからなるゲート電極構造物が形成される。
【００２０】
次いで、図７（ｃ）を参照して、半導体基板１上全面に絶縁膜を堆積後、その絶縁膜をエッチバックして、ポリシリコンゲート電極３３ｐ、３３ｎを含むゲート電極構造物の側面に絶縁性の側壁１７を形成する。
【００２１】
次いで、ポリシリコンゲート電極３３ｐ、３３ｎ及び側壁１７をマスクとするイオン注入により、ｎウエル２にｐ型のソースドレイン領域９を、ｐウエル３にｎ型のソースドレイン領域９を形成する。
【００２２】
次いで、半導体基板１上全面に高融点金属膜を堆積後、熱処理して、ソースドレイン領域９上に高融点金属シリサイド層９ａを形成する。これと同時にポリシリコンゲート電極３３ｐ、３３ｎを高融点金属膜と反応させ、高融点金属シリサイドからなる第１ゲート電極８ｐ及び第２ゲート電極８ｎへ変換する。
【００２３】
次いで、半導体基板１上全面に、絶縁膜１６を形成し、第１及び第２ゲート電極上面に接続するビアと、ソースドレイン領域９上面のシリサイド層９ａに接続するビア１３を形成し、さらに絶縁膜１６上に配線５を形成してＣＭＯＳ回路を有する半導体装置を製造する。
【００２４】
上述した製造方法により製造された半導体装置では、ｐＭＯＳトランジスタ１１のしきい値は金属膜３３で決まり第１ゲート電極８ｐのシリサイド組成に依存しない。従って、この半導体装置では、第２ゲート電極８８ｎのシリサイド組成をｎＭＯＳトランジスタ１２のしきい値に適合させれば足りるので、第１ゲート電極８８ｐは第２ゲート電極８８ｎのシリサイド組成と同一としてよい。
【００２５】
このため、上述した半導体装置の製造方法では、ｐＭＯＳトランジスタ１１の第１ゲート電極８ｐとｎＭＯＳトランジスタ１２の第２ゲート電極８ｎとを、一回のサリサイド工程により形成することができる。
【００２６】
また、金属膜３３は薄いので、容易に精密なパターニングをすることができる。さらに、容易に精密な加工ができるポリシリコンゲート電極３３ｐ、３３ｎを形成し、そのポリシリコンゲート電極３３ｐ、３３ｎをシリサイドに変換して第１及び第２ゲート電極８ｐ、８ｎを形成するので精密なゲート電極を容易に形成することができる。
【００２７】
しかし、ｎＭＯＳトランジスタ１２のしきい値は、第２ゲート電極８ｎのシリサイド組成に依存している。サリサイド工程により形成されたこの第２ゲート電極８ｎのシリサイド組成は、既述のように第２ゲート電極８ｎのパターン変化に基づき変化する。このため、この半導体装置では、所定の特性を有するＣＭＯＳ回路を安定して製造することは難しい。
【特許文献１】特開２００２−３５９２９５号公報
【特許文献２】特開２００７−０１９３９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
上述したように、従来のポリシリコンゲート電極では、金属酸化物を含む高誘電率絶縁物をゲート絶縁膜として用いたときにフェルミレベルピニングが起こり、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのしきい値の制御が困難になるという問題がある。また、ゲート電極の抵抗が大きい、及び、ゲート電極のゲート絶縁膜近傍に空乏層が発生して動作特性が劣化するという問題がある。
【００２９】
金属ゲート電極は、フェルミレベルピニングがなくしきい値の制御に優れる他、抵抗も小さく、また空乏層も生じない。しかし、加工が難しく、精密かつ微細なゲート電極の製造が難しいという問題がある。
【００３０】
フルシリサイドゲート電極は、加工性に優れる他、抵抗も小さくかつ空乏層も生じない。しかし、しきい値がゲート電極のシリサイド組成に依存するため、シリサイド組成を精密に制御しなければならないという問題がある。また、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタを有する半導体装置では、２種類のシリサイド組成を有するゲート電極を製造しなければならず、製造工程が複雑になるという問題がある。
【００３１】
また、シリサイドゲート電極をサリサイド工程により製造すると、ゲート電極パターンが変わるとゲート電極のシリサイド組成が変動するため、しきい値を精密に制御することが難しいという問題がある。
【００３２】
ｐＭＯＳトランジスタ又はｎＭＯＳトランジスタの一方のゲート絶縁膜上にしきい値制御用の金属膜を設けてその上にフルシリサイドゲート電極を形成し、他方のトランジスタはフルシリサイドゲート電極とする従来の半導体装置では、他方のトランジスタのしきい値がシリサイド組成に依存するため精密なシリサイド組成の制御が必要で、かつ、しきい値がゲート電極パターンが変わると変動するという問題が残る。
【００３３】
本発明は、フェルミレベルピニングを生ぜず、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのしきい値を精密に制御でき、かつ精密加工が容易なゲート電極を有する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００３４】
上記課題を解決するための本発明の第１の構成に係る半導体装置は、半導体基板表面に設けられたｎウエル及びｐウエル上にそれぞれ形成されたゲート絶縁膜と、ｎウエル上のゲート絶縁膜上に形成された、ｐＭＯＳトランジスタのしきい値制御用の第１金属膜と、ｐウエル上のゲート絶縁膜上に形成された、第１金属膜と異なる材料からなるｎＭＯＳトランジスタのしきい値制御用の第２金属膜と、第１金属膜及び第２金属膜上にそれぞれ形成された金属シリサイドからなる第１ゲート電極及び第２ゲート電極とを有する。
【００３５】
本第１の構成では、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタは共に、ゲート絶縁膜とゲート電極との間にそれぞれ第１又は第２金属膜が挿入されている。従って、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのしきい値は、それぞれ第１金属膜及び第２金属膜により決定され、ゲート電極のシリサイド組成に依存しない。このため、しきい値を容易に精密に制御することができる。
【００３６】
また、しきい値はゲート電極のシリサイド組成に依存しないので、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのゲート電極を同一サリサイド工程により同時に形成することができる。サリサイド工程では、シリサイドゲート電極の形状は、精密な加工が容易なポリシリコン電極の形状に従うので、高アスペクト比の微細なシリサイドゲート電極を容易に形成することができる。なお、第１及び第２金属膜は薄いので、容易に精密なパターニングが可能である。また、しきい値制御のための精密な組成制御を必要としない。このため、精密に加工された高アスペクト比の微細なシリサイドゲート電極を備え、精密に制御されたしきい値を有する半導体装置が製造される。
【００３７】
上述の本第１の構成において、ゲート絶縁膜材料を、金属酸化物を含む１０以上の比誘電率を有する高誘電率絶縁物とすることができる。かかる金属酸化物として、窒素をドープしたハフニウムシリケートを用いることができる。また、酸化ハフニウム又はランタン系の高誘電率酸化物を用いてもよい。さらに、窒素ドープハフニウムアルミネートを用いることができる。
【００３８】
しきい値制御用の第１金属及び第２金属は、周知のようにｐ又はｎ型のＭＯＳトランジスタに対して適切なしきい値を与える仕事関数を有する金属である。とくに、しきい値を制御するという観点から、組成又はドープ量により仕事関数を調整し得るように、合金又はドープされた金属、例えばシリサイド又は窒素ドープ金属、とすることが好ましい。
【００３９】
ｐＭＯＳトランジスタのしきい値制御用の第１金属膜として、例えば、窒化ハフニウム、窒化チタン、レニウム、イリジウム、白金、酸化イリジウム又は酸化ルテニウムを用いることができる。
【００４０】
ｎＭＯＳトランジスタのしきい値制御用の第２金属膜として、例えば、ハフニウム窒化シリコン、タンタル窒化シリコン、ハフニウムシリサイド、タンタルシリサイド、チタン、ジルコニア、バナジウム、タンタル、アルミニウム又はニオブを用いることができる。
【００４１】
さらに、第１ゲート電極及び第２ゲート電極を、金属シリサイドを含む同一組成のゲート電極材料から構成することができる。このように第１及び第２ゲート電極を同一組成、たとえば金属シリサイドを含む同一組成とすることが、これらのゲート電極を同一工程により同時に形成できるので好ましい。なお、この金属シリサイドとして、ニッケル、白金、Ｔｉ又はコバルトのシリサイドを用いることができる。
【００４２】
このようなシリサイドゲート電極は、シリコン又はシリコンを主成分とする材料からなるシリコンゲート電極、例えば、ポリシリコン、非晶質シリコン、シリコンゲルマニウム、炭素がドープされたシリコンゲルマニウム又は炭素がドープされたシリコンを、サリサイド工程により金属シリサイドに変換することで形成されたものとすることが、加工性の観点から好ましい。この観点から、とくにポリシリコン又は非晶質シリコンが優れている。
【００４３】
本発明の第２の構成は、第１の構成の半導体装置の製造方法に関し、半導体基板表面にｎウエル及びｐウエルを形成し、それらｎウエル及びｐウエル上に、ゲート絶縁膜、第１金属膜及び保護膜を順次積層して形成する。
【００４４】
次いで、ｐウエル上に積層された保護膜及び第１金属膜を順次エッチングして除去し、ｐウエル上に形成されたゲート絶縁膜を表出する。
【００４５】
次いで、保護膜及び表出するゲート絶縁膜を被覆し、第１金属膜と異なる金属からなる第２金属膜を堆積した後、保護膜をエッチングストッパとするエッチングにより、ｎウエル上に形成された第２金属膜を除去する。その後、ｎウエル上に表出する保護膜をエッチングして除去する。
【００４６】
次いで、第１金属膜及び第２金属膜上に、それぞれシリコン電極を形成する。次いで、シリコン電極を金属シリサイドに変換して，それぞれ前記金属シリサイドを含む第１ゲート電極及び第２ゲート電極を形成する。
【００４７】
上記本第２の構成では、半導体基板全面にゲート絶縁膜／第１金属膜／保護膜を積層した後、ｐウエル上の第１金属膜／保護膜を除去し、ゲート絶縁膜を表出する。次いで、全面に第２金属膜を積層した後、ｎウエル上の第２金属膜／保護膜を除去する。これにより、ｎウエル上にゲート絶縁膜／第１金属膜からなる積層構造を、及びｐウエル上にゲート絶縁膜／第２金属膜からなる積層構造が形成される。
【００４８】
本第２の構成によれば、かかる第１又は第２金属膜を含む二種類の積層構造を、通常のフルシリサイドゲート電極を有する従来の半導体装置の製造工程に、２回の金属膜の堆積工程と２回のエッチング工程とを追加するだけの簡易な工程で形成することができる。また、金属膜は薄いので、精密なパターニングが容易になされる。
【００４９】
これにより、シリコン電極を金属シリサイドに変換する一回の工程により、フルシリサイドゲート電極（第１及び第２ゲート電極）が形成される。なお、この第１ゲート電極及び第２ゲート電極の組成比はしきい値に影響を与えないので、サリサイド工程における精密な組成制御は必要ない。
【００５０】
本第２の構成において、ｎウエル上に表出する保護膜を除去する工程は、第１金属膜をエッチングストッパとするエッチングにより行なうことが、第１金属膜へのダメージ導入を防ぐために望ましい。
【００５１】
また、本第２の構成において、シリコン電極を金属シリサイドに変換する工程は、シリコン電極の側面を埋め込みシリコン電極の上面を表出する埋め込み絶縁膜を形成したのち、埋め込み絶縁膜上及びシリコン電極の上面に金属膜を堆積し、加熱してシリコン電極を金属シリサイドに変換することでなすことができる。
【００５２】
さらに、上記シリサイド工程に先立ち、予めソースドレイン領域上にシリサイド層を形成してもよい。このように、ソースドレイン領域上のシリサイド層の形成工程を、ゲート電極のサリサイド工程と別にすることで、十分薄いシリサイド層と大きなアスペクト比のフルシリサイドゲート電極とを同一半導体基板上に形成することができる。
【発明の効果】
【００５３】
本発明によれば、僅かな製造工程の追加のみで、加工精度が高いフルシリサイドゲート電極を有し、フェルミレベルピニングを生ぜず、かつ、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのしきい値を精密に制御できる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００５４】
以下、本発明をＣＭＯＳ回路を有する半導体装置を例に詳細に説明する。
【００５５】
図１は本発明の第１実施形態の半導体装置断面図であり、同一半導体基板にｐＭＯＳトランジスタ及びｎＭＯＳトランジスタが形成されている半導体装置を表している。
【００５６】
図１を参照して、本第１実施形態の半導体装置は、半導体基板１上にｐＭＯＳトランジスタ１１及びｎＭＯＳトランジスタ１２が形成されている。
【００５７】
半導体基板１上面には、ｎウエル２及びｐウエルが形成され、さらに各トランジスタ１１、１２の形成領域を画定する素子分離帯４が形成されている。この素子分離帯４は、例えば、内部に絶縁物が埋め込まれたシャロートレンチである。そして、ｎウエル２にｐＭＯＳトランジスタ１１が形成され、ｐウエル３にｎＭＯＳトランジスタ１２が形成されている。
【００５８】
ｎウエル２上に、ゲート絶縁膜５／第１金属膜６の積層体を介して、フルシリサイドゲート電極である第１ゲート電極８ｐが形成され、その第１ゲート電極８ｐの側面に絶縁物からなる側壁１７が設けられている。
【００５９】
一方、ｐウエル３上に、ゲート絶縁膜５／第２金属膜７の積層体を介して、フルシリサイドゲート電極である第２ゲート電極８ｎが形成され、第２ゲート電極８ｎの側面に絶縁物からなる側壁１７が設けられている。即ち、ｎウエル２及びｐウエル３上の第１及び第２ゲート電極８ｐ、８ｎの相違は、ｎウエル２上で第１金属膜６が介在し、ｐウエル３上では第２金属膜７が介在する点である。
【００６０】
第１金属膜６及び第２金属膜７は、それぞれｐＭＯＳトランジスタ１１及びｎＭＯＳトランジスタ１２のしきい値を適正に制御する仕事関数を有する金属であればよい。かかる金属として、例えば、第１金属膜６には窒化ハフニウム、窒化チタン、レニウム、イリジウム、白金、酸化イリジウム又は酸化ルテニウムを用いることができ、また、第２金属膜７にはハフニウム窒化シリコン、タンタル窒化シリコン、ハフニウムシリサイド、タンタルシリサイド、チタン、ジルコニア、バナジウム、タンタル、アルミニウム又はニオブを用いることができる。
【００６１】
これらの金属のなかでも、窒素ドープ量又は合金組成比を変えることで仕事関数を変化させ、しきい値を精密に調整することができるという観点から、しきい値制御用の第１及び第２金属膜６、７として、窒化物又はシリサイドを用いることが好ましい。
【００６２】
本第１実施形態では、第１金属膜６として、厚さ２０ｎｍの窒化チタン（窒素ドープチタン：ＴｉＮ）を用いた。窒化チタンに代えて、窒化ハフニウム（窒素ドープハフニウム：ＨｆＮ）としてもよい。第２金属膜７として、厚さ２０ｎｍのハフニウム窒化シリコン（窒素ドープハフニウムシリサイド：ＨｆＳｉＮ）を用いた。他に、タンタル窒化シリコン（窒素ドープタンタルシリサイド：ＴａＳｉＮ）を用いてもよい。
【００６３】
これら第１及び第２金属膜６、７は、加工性の観点からは薄い程よく、例えば６０ｎｍ以下、より好ましくは４０ｎｍ以下である。他方、薄すぎるとしきい値がゲート電極材料の影響を受けて変動するので、安定してしきい値を制御するという観点からは十分な厚さ、例えば１０ｎｍ以上あることが好ましく、より好ましくは２０ｎｍ以上である。
【００６４】
ゲート絶縁膜５として、窒素ドープハフニウムシリケートを用いた。他に、ハフニウム酸化物を用いてもよい。さらに、高誘電率絶縁物、例えば、窒素ドープハフニウムアルミネート、又はランタン若しくはイットリウムを含む金属酸化物を用いることもできる。
【００６５】
第１ゲート電極８ｐの両側、側壁１７の外側に、ｐ型不純物領域からなるｐＭＯＳトランジスタ１１のソースドレイン領域９が形成され、同様に、第２ゲート電極８ｎの両側、側壁１７の外側に、ｎ型不純物領域からなるｎＭＯＳトランジスタ１２のソースドレイン領域９が形成されている。これらのソースドレイン領域９の上面に、高融点金属シリサイド層９ａ、例えばニッケルシリサイド層が形成される。
【００６６】
さらに、半導体基板１上に、第１ゲート電極８ｐ及び第２ゲート電極８ｎの上面を表出し、側面を平坦に埋め込む埋め込み絶縁膜１０が設けられ、その上に層間絶縁膜１６が形成されている。層間絶縁膜１６上にはＣＭＯＳ回路を構成する配線１５が配置される。これらの配線１５は、層間絶縁膜１６を貫通するビア１４により第１ゲート電極８ｐ及び第２ゲート電極８ｎの上面に接続され、また、層間絶縁膜１６及び埋め込み絶縁膜１０を貫通してソースドレイン領域上のシリサイド層９に接続するビア１３により、ソースドレイン領域に接続される。
【００６７】
上述した本第１実施形態の半導体装置では、ｐＭＯＳトランジスタ１１及びｎＭＯＳトランジスタ１２のしきい値がそれぞれ第１金属膜６及び第２金属膜７により決定されるため、安定した特性を有するＣＭＯＳ回路が実現される。
【００６８】
次に、本第１実施形態にかかる半導体装置の製造方法を説明する。
【００６９】
図２〜図５は本発明の第１実施形態の半導体装置製造工程断面図（その１）〜（その４）であり、ＣＭＯＳ回路を構成するトランジスタの製造過程を表している。
【００７０】
図２（ａ）を参照して、まず、シリコンからなる半導体基板１上面に、ｎウエル２及びｐウエル３を形成する。次いで、半導体基板１上面に、トレンチを形成し、そのトレンチを絶縁物で埋め込み素子分離帯４を形成した。
【００７１】
次いで、図２（ｂ）を参照して、半導体基板１上全面に、有機金属ＣＶＤ（ＭＯＣＶＤ）法を用いて窒素ドープハフニウムシリサイド（ＨｆＳｉＯＮ）からなるゲート絶縁膜５を堆積した。次いで、ゲート絶縁膜５上に、スパッタ法を用いて、窒化チタン（ＴｉＮ）からなる厚さ２０ｎｍの第１金属膜６を堆積した。次いで、低温でのＣＶＤ法により、厚さ３０ｎｍの低密度酸化シリコン（ＳｉＯ2 ）からなる保護膜２１を堆積する。
【００７２】
次いで、図２（ｃ）を参照して、ｎウエル２上を被覆するレジストマスク２２をホトリソグラフィを用いて形成し、このレジストマスク２２をエッチングマスクとしてｐウエル３上に堆積された保護膜２１をエッチングして除去した。次いで、レジストマスク２２を除去した後、ｎウエル上に残る保護膜２１をエッチングマスクとして、ｐウエル３上に堆積された第１金属膜６をエッチングして除去した。その結果、ｐウエル３上に、ゲート絶縁膜５が表出され、ｎウエル上に、ゲート絶縁膜５／第１金属膜６／保護膜２１からなる積層が形成される。なお、保護膜２１は、フッ酸溶液をエッチャントとして、下層の第１金属膜６に対して選択的にエッチングして除去した。第１金属膜６は、過酸化水素水をエッチャントとして、下層のゲート絶縁膜５に対して選択的にエッチングした。
【００７３】
次いで、図３（ｄ）を参照して、半導体基板１上全面に、スパッタ法を用いて、窒素ドープハフニウムシリサイド（ＨｆＳｉＮ）からなる厚さ２０ｎｍの第２金属膜７を堆積する。この結果、ｎウエル２上に、ゲート絶縁膜５／第１金属膜６／保護膜２１／第２金属膜７の積層が形成され、ｐウエル２上に、ゲート絶縁膜５／第２金属膜７の積層が形成される。
【００７４】
次いで、図３（ｅ）を参照して、ｐウエル３上を被覆するレジストマスク２５をフォトリソグラフィを用いて形成し、このレジストマスク２５をマスクとしてｎウエル２上に堆積された第２金属膜７及び保護膜２１を順次エッチングして除去する。
【００７５】
この第２金属膜７のエッチングは、反応性イオンエッチング（ＲＩＥ）でなすこともできるが、下層の第１金属膜６へのダメージ導入が少ないウエットエッチングを用いることが好ましい。また、同じ観点から、保護膜２１のエッチングは、ウエットエッチング、例えばフッ酸をエッチャントとするウエットエッチンングを用いることが好ましい。なおこれらのウエットエッチングは、それぞれの下層（保護膜２１及び第１金属膜６）に対する選択性が高く、これら保護膜２１及び第１金属膜６へのダメージ導入が制限される。もちろん、必要ならば保護膜２１をドライエッチング、例えば塩素系ガスを用いた反応性イオンエッチングによりエッチングすることもできる。
【００７６】
上記工程により、図３（ｆ）を参照して、ｎウエル２上にゲート絶縁膜５／第１金属膜６の積層が、ｐウエル３上にゲート絶縁膜５／第２金属膜７の積層が形成される。次いで、レジストマスク２５を除去する。
【００７７】
次いで、図４（ｇ）を参照して、半導体基板１上全面に、厚さ１００ｎｍのポリシリコン層（後にシリコンゲート電極２３となる。）及び、窒化シリコン層（後にキャップ層２４となる。）を堆積する。
【００７８】
次いで、窒化シリコン層及びポリシリコン層をパターニングして、窒化シリコン層からなるキャップ層２４で上面が被覆されたポリシリコンからなるシリコンゲート電極２３を、ｎウエル２及びｐウエル上に形成する。このポリシリコン層のパターニングは、例えば臭素系のガスを用いた反応性イオンエッチングによりなされる。
【００７９】
次いで、塩素系又は臭素系のガスを用いた反応性イオンエッチングにより、シリコンゲート電極２３の外側に表出する第１金属膜６及び第２金属膜７を除去する。なお、この第１金属膜６及び第２金属膜７を、フッ酸又は過酸化水素水を用いたウエットエッチングにより除去することが下層のダメージ防止の観点から好ましい。その後、フッ酸をエッチャントするエッチングにより、シリコンゲート電極２３の外側に表出するゲート絶縁膜５を除去する。
【００８０】
なお、必要ならば、次いで、シリコンゲート電極２３をマスクとして不純物をイオン注入し、ＬＤＤ構造を構成する低濃度ソース・ドレイン領域を形成する。
【００８１】
次いで、図４（ｈ）を参照して、半導体基板１上全面に絶縁膜（例えば酸化膜）を堆積し、その酸化膜をエッチバックしてシリコンゲート電極２３の側面に絶縁物（例えば酸化膜）からなる側壁１７を形成する。次いで、シリコンゲート電極２３及び側壁１７をマスクとして不純物をイオン注入し、シリコンゲート電極の両側、側壁１７の外側に表出する半導体基板１表面にソースドレイン領域９を形成する。
【００８２】
次いで、スパッタにより半導体基板１上全面に厚さ２０ｎｍのニッケル（Ｎｉ）膜を形成した後、ランプアニールしてソースドレイン領域９の表面にシリサイド層９ａを形成する。その後、未反応のニッケル膜を除去する。
【００８３】
次いで、図４（ｉ）を参照して、半導体基板１上全面にシリコンゲート電極２３及びキャップ層２４を埋め込み被覆する酸化膜を堆積し、この酸化膜を化学機械的研摩（ＣＭＰ）して、シリコンゲート電極２３上面を表出しシリコンゲート電極２３の側面を埋め込む酸化膜からなる埋め込み絶縁膜１０を形成する。キャップ層２４は化学機械的研摩により除去してもよく，またキャップ層２４上面まで研摩した後、エッチングによりキャップ層２４を除去することもできる。
【００８４】
次いで、半導体基板１上全面に、スパッタにより高融点金属膜２６、例えば厚さ６０ｎｍのニッケル（Ｎｉ）膜を形成する。この高融点金属膜２６の厚さは、シリコンゲート電極２３の厚さ（高さ）に応じて、シリコンゲート電極２３の全体が所定の組成比でシリサイド化されるよに選定される。さらに、高融点金属膜２６上に、高融点金属膜２６の酸化を防止するための厚さ２０ｎｍの窒化チタン（ＴｉＮ）膜２６ａを形成した。
【００８５】
次いで、ランプアニールにより３５０℃〜５００℃に加熱し、高融点金属膜２６から高融点金属（例えはニッケル）をシリコンゲート電極２３に拡散、反応させて、シリコンゲート電極２３をシリサイドからなる第１ゲート電極８ｐ及び第２ゲート電極８ｎに変換した。
【００８６】
次いで、図５（ｊ）を参照して、窒化チタン膜２６ａ及び未反応の高融点金属膜２６をエッチングして除去した。その結果、図５（ｊ）を参照して、ｎウエル２上にゲート絶縁膜５及び第１金属膜６を介して設けられたフルシリサイド第１ゲート電極８ｐを有するｐＭＯＳトランジスタ１１が形成され、ｐウエル３上にゲート絶縁膜５及び第２金属膜７を介して設けられたフルシリサイド第２ゲート電極８ｎを有するｎＭＯＳトランジスタ１２が形成される。
【００８７】
次いで、図１を参照して、半導体基板１上全面に、平坦な層間絶縁膜１６を形成する。その後、層間絶縁膜１６を貫通して第１及び第２ゲート電極８ｐ、８ｎの上面に接続するビア１４、及び、層間絶縁膜１６及び埋め込み絶縁膜１０を貫通してソースドレイン領域９上のシリサイド層９ａに接続するビア１３を形成する。その後、層間絶縁膜１６上に、これらのビア１３、１４に接続するＣＭＯＳ回路の配線１５を形成する工程を経て、半導体装置が製造された。
【００８８】
上述した半導体装置の製造方法では、ゲート絶縁膜５／第１金属膜６／保護膜２１の形成工程、一部領域の第１金属膜６／保護膜２１のエッチング工程、第２金属膜７の形成工程、及び、残りの領域の保護膜２１／第２金属膜７のエッチング工程と、エッチング工程を２回経るのみで２つの領域上にそれぞれ第１金属膜６及び第２金属膜７を形成することができる。また、これらのエッチング工程では、一方の領域を被覆するレジストマスクのパターンには高精度は要求されない。このため、少ない工程数で容易に第１金属膜６及び第２金属膜７を形成することができる。
【産業上の利用可能性】
【００８９】
本発明をＣＭＯＳ回路を有する半導体装置に適用することで、安定した特性を有するＣＭＯＳ回路が製造されるので、本発明は半導体装置の信頼性に資する所が大きい。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１実施形態の半導体装置断面図
【図２】本発明の第１実施形態の半導体装置製造工程断面図（その１）
【図３】本発明の第１実施形態の半導体装置製造工程断面図（その２）
【図４】本発明の第１実施形態の半導体装置製造工程断面図（その３）
【図５】本発明の第１実施形態の半導体装置製造工程断面図（その４）
【図６】従来の半導体装置断面図
【図７】従来の半導体装置製造工程断面図
【符号の説明】
【００９１】
１ 半導体基板
２ ｎウエル
３ ｐウエル
４ 素子分離帯
５ ゲート絶縁膜
６ 第１金属膜
７ 第２金属膜
８ｐ 第１ゲート電極
８ｎ 第２ゲート電極
９ ソースドレイン領域
９ａ シリサイド層
１０ 埋め込み絶縁膜
１１ ｐＭＯＳトランジスタ
１１ａ ｐＭＯＳトランジスタ形成領域
１２ ｎＭＯＳトランジスタ
１２ａ ｎＭＯＳトランジスタ形成領域
１３、１４ ビア
１５ 配線
１６ 絶縁膜
１７ 側壁
２１ 保護膜
２２、２５ レジストマスク
２３ シリコンゲート電極
２４ キャップ層
２６ 高融点金属膜
２６ａ 窒化チタン膜
３１ 窒化膜
３２ レジストマスク
３３ 金属膜
【技術分野】
【０００１】
本発明はフルシリサイドゲート電極を有するｐおよびｎＭＯＳトランジスタを含む半導体装置およびその製造方法に関し、とくにｐおよびｎＭＯＳトランジスタのそれぞれに異なる金属からなるしきい値調整用の金属膜を設けた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、ゲート絶縁膜として広く使用されている酸化膜（ＳｉＯ2 ）、酸窒化膜（ＳｉＯＮ）及び窒化膜（Ｓｉ3 Ｎ4 ）は、薄膜化と共にリーク電流が多くなり、トランジスタの縮小則に従う薄膜化が難しくなっている。このため、ゲート絶縁膜として実効膜厚が薄い高誘電体膜（Ｈｉｇｈ−Ｋ）を、ＭＯＳトランジスタのゲート絶縁膜として用いる試みがなされている。
【０００３】
かかる高誘電体膜として、金属酸化物、例えば窒素ドープハフニウムシリケート（ＨｆＳｉＯＮ）がよく知られている。しかし、金属酸化物のゲート絶縁膜は、シリコンゲート電極との界面でフェルミレベルピニングを生じ、ＭＯＳトランジスタのしきい値の制御を制限してしまう。このようなしきい値の制御範囲の制限は、とくにｐＭＯＳトランジスタとｎＭＯＳトランジスタとの両方を含むＣＭＯＳ回路において、両トランジスタのしきい値の最適化を困難にし、回路の動作速度及び消費電力の最適化を難しくする。
【０００４】
金属ゲート電極は、金属酸化物との界面のフェルミレベルピニングを起こさない。さらに、シリコンゲート電極と比べて比抵抗が小さく、かつシリコンゲート電極のようにゲート絶縁膜近傍のゲート電極に空乏層を形成することもない。金属ゲート電極は、このように高誘電体膜をゲート絶縁膜とする半導体装置のゲート電極材料として優れた特性を有している。
【０００５】
しかし、金属ゲート電極は、金属膜のパターニングが難しく、微小素子に要求されるアスペクト比の大きな矩形断面を有する微細なゲート電極を精密に加工して製造することは困難である。とくに、ＣＭＯＳ回路ではｐＭＯＳトランジスタとｎＭＯＳトランジスタの金属ゲート電極をしきい値調整のために異なる金属材料を用いて形成しなければならず、構造が複雑でかつ製造工程も多くなり、十分に厚い（アスペクト比の大きな）ゲート電極を形成することは容易ではない。（例えば特許文献１参照。）。
【０００６】
ゲート電極全体がシリサイドからなるいわゆるフルシリサイドゲート電極は、高誘電体膜からなるゲート絶縁膜に対してフェルミレベルピニングを起こさず、また空乏層も生ぜず、比抵抗もシリコンゲート電極より小さい。加えて、サリサイド工程を用いることで、微細かつ高アスペクト比を有するゲート電極を容易に形成することができる。
【０００７】
しかし、フルシリサイドゲート電極を用いたＭＯＳトランジスタのしきい値は、ゲート電極を構成するシリサイドの組成比、例えば金属原子とシリコン原子の組成比に依存する。このため、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとのゲート電極を、それぞれ異なる組成比のシリサイドで形成しなければならず、製造が難しくかつ複雑になる。
【０００８】
さらに、フルシリサイドゲート電極をサリサイド工程を用いて形成すると、ゲート電極のパターンが変わるとシリサイド組成比が変わり、その結果しきい値も変動してしまう。これば、シリコンゲート電極の上面を高融点金属膜で被覆して加熱し、シリコンゲート電極をシリサイドに変換するサリサイド工程の際、シリコンゲート電極中に拡散してシリサイドを形成する高融点金属原子が、シリコンゲート電極の上面の領域（即ち、電極パターン直上の領域）に形成された高融点金属膜のみならず、その領域に接する周辺領域の高融点金属膜からも拡散し供給されるためである。この周辺領域の幅はほぼ拡散長で定まり、パターンに依存せずほぼ一定幅である。このため、パターン面積とパターン周辺長との比が異なるとサリサイド工程で形成されるシリサイドの組成比も異なる。例えば、同一ゲート幅でもゲート長が短いゲート電極では、ゲート長が長いゲート電極に比較して、パターン面積が小さいため高融点金属組成が大きくなる。
【０００９】
かかるゲート電極パターンに依存するしきい値の変動は、ＣＭＯＳ回路の設計を困難にしてしまう。
【００１０】
フルシリサイドゲート電極の組成比をｐＭＯＳトランジスタとｎＭＯＳトランジスタとで同一とする半導体装置が開示されている。（例えば、特許文献２参照）。
【００１１】
図６は従来の半導体装置断面図であり、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとに同一組成のフルシリサイドゲート電極を用いた半導体装置を表している。図７は従来の半導体装置製造工程断面図であり、図６に示す半導体装置の製造工程を表している。
【００１２】
図６を参照して、この従来の半導体装置は、半導体基板１上面に設けられたｎウエル２及びｐウエル３に、それぞれｐＭＯＳトランジスタ１１及びｎＭＯＳトランジスタ１２が形成されている。
【００１３】
ｐＭＯＳトランジスタ１１は、高誘電体膜をゲート絶縁膜５とし、ゲート絶縁膜５上に金属膜３３を介してフルシリサイド第１ゲート電極８ｐが設けられている。第１ゲート電極８ｐの両側面に側壁が形成され、その外側に表面にシリサイド層９ａを有するソースドレイン領域９が形成されている。このｐＭＯＳトランジスタ１１のしきい値は、金属膜３３の材料により決定され、ゲート電極８ｐのシリサイド組成には依存しない。
【００１４】
一方、ｎＭＯＳトランジスタ１２は、金属膜３３が無く、ゲート絶縁膜５上に接してフルシリサイド第２ゲート電極８ｎが設けられる以外は、ほぼｐＭＯＳトランジスタ１１と同様の構造を有する。このｎＭＯＳトランジスタ１２のしきい値は、第２ゲート電極８ｎのシリサイド組成比により定まる。
【００１５】
以下この従来の半導体装置の製造方法を説明する。
【００１６】
図７（ａ）を参照して、まず、半導体基板１の上面に、例えば絶縁物が充填されたトレンチからなる素子分離帯４を形成する。次いで、半導体基板１の上面に、ｎウエル２及びｐウエル３を形成する。次いで、半導体基板１上全面に、例えばハフニウムシリケートからなる高誘電体ゲート絶縁膜５、金属膜３３及び窒化膜３１をこの順に積層する。
【００１７】
次いで、窒化膜３１上にｎウエル２上を被覆するレジストマスク３２を形成し、ｐウエル３上に積層された窒化膜３１をエッチングして除去する。次いで、レジストマスク３２を除去した後、ｎウエル２上に残る窒化膜３１をマスクとしてｐウエル３上の金属膜３３をエッチングして除去し、ｐウエル上のゲート絶縁膜５を表出する。次いで、窒化膜３１をエッチングにより除去する。その結果、ｎウエル２上にゲート絶縁膜５及び金属膜３３が残り、ｐウエル３上にゲート絶縁膜５が残留する。
【００１８】
次いで、図７（ｂ）を参照して、半導体基板１上にポリシリコン層を堆積後、ポリシリコン層をパターニングしてｎウエル２上及びｐウエル３上にそれぞれポリシリコンゲート電極３３ｐ、３３ｎを形成する。次いで、ｎウエル２上のポリシリコンゲート電極３３ｐをマスクとして金属膜３３及びゲート絶縁膜５をパターニングする。同時に、ｐウエル３上のポリシリコンゲート電極３３ｎをマスクとしてゲート絶縁膜５をパターニングする。
【００１９】
この結果、ｎウエル２上に、高誘電体ゲート絶縁膜５／金属膜６／ポリシリコンゲート電極３３ｐからなるゲート電極構造物が形成され、ｐウエル上に、高誘電体ゲート絶縁膜５／ポリシリコンゲート電極３３ｎからなるゲート電極構造物が形成される。
【００２０】
次いで、図７（ｃ）を参照して、半導体基板１上全面に絶縁膜を堆積後、その絶縁膜をエッチバックして、ポリシリコンゲート電極３３ｐ、３３ｎを含むゲート電極構造物の側面に絶縁性の側壁１７を形成する。
【００２１】
次いで、ポリシリコンゲート電極３３ｐ、３３ｎ及び側壁１７をマスクとするイオン注入により、ｎウエル２にｐ型のソースドレイン領域９を、ｐウエル３にｎ型のソースドレイン領域９を形成する。
【００２２】
次いで、半導体基板１上全面に高融点金属膜を堆積後、熱処理して、ソースドレイン領域９上に高融点金属シリサイド層９ａを形成する。これと同時にポリシリコンゲート電極３３ｐ、３３ｎを高融点金属膜と反応させ、高融点金属シリサイドからなる第１ゲート電極８ｐ及び第２ゲート電極８ｎへ変換する。
【００２３】
次いで、半導体基板１上全面に、絶縁膜１６を形成し、第１及び第２ゲート電極上面に接続するビアと、ソースドレイン領域９上面のシリサイド層９ａに接続するビア１３を形成し、さらに絶縁膜１６上に配線５を形成してＣＭＯＳ回路を有する半導体装置を製造する。
【００２４】
上述した製造方法により製造された半導体装置では、ｐＭＯＳトランジスタ１１のしきい値は金属膜３３で決まり第１ゲート電極８ｐのシリサイド組成に依存しない。従って、この半導体装置では、第２ゲート電極８８ｎのシリサイド組成をｎＭＯＳトランジスタ１２のしきい値に適合させれば足りるので、第１ゲート電極８８ｐは第２ゲート電極８８ｎのシリサイド組成と同一としてよい。
【００２５】
このため、上述した半導体装置の製造方法では、ｐＭＯＳトランジスタ１１の第１ゲート電極８ｐとｎＭＯＳトランジスタ１２の第２ゲート電極８ｎとを、一回のサリサイド工程により形成することができる。
【００２６】
また、金属膜３３は薄いので、容易に精密なパターニングをすることができる。さらに、容易に精密な加工ができるポリシリコンゲート電極３３ｐ、３３ｎを形成し、そのポリシリコンゲート電極３３ｐ、３３ｎをシリサイドに変換して第１及び第２ゲート電極８ｐ、８ｎを形成するので精密なゲート電極を容易に形成することができる。
【００２７】
しかし、ｎＭＯＳトランジスタ１２のしきい値は、第２ゲート電極８ｎのシリサイド組成に依存している。サリサイド工程により形成されたこの第２ゲート電極８ｎのシリサイド組成は、既述のように第２ゲート電極８ｎのパターン変化に基づき変化する。このため、この半導体装置では、所定の特性を有するＣＭＯＳ回路を安定して製造することは難しい。
【特許文献１】特開２００２−３５９２９５号公報
【特許文献２】特開２００７−０１９３９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
上述したように、従来のポリシリコンゲート電極では、金属酸化物を含む高誘電率絶縁物をゲート絶縁膜として用いたときにフェルミレベルピニングが起こり、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのしきい値の制御が困難になるという問題がある。また、ゲート電極の抵抗が大きい、及び、ゲート電極のゲート絶縁膜近傍に空乏層が発生して動作特性が劣化するという問題がある。
【００２９】
金属ゲート電極は、フェルミレベルピニングがなくしきい値の制御に優れる他、抵抗も小さく、また空乏層も生じない。しかし、加工が難しく、精密かつ微細なゲート電極の製造が難しいという問題がある。
【００３０】
フルシリサイドゲート電極は、加工性に優れる他、抵抗も小さくかつ空乏層も生じない。しかし、しきい値がゲート電極のシリサイド組成に依存するため、シリサイド組成を精密に制御しなければならないという問題がある。また、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタを有する半導体装置では、２種類のシリサイド組成を有するゲート電極を製造しなければならず、製造工程が複雑になるという問題がある。
【００３１】
また、シリサイドゲート電極をサリサイド工程により製造すると、ゲート電極パターンが変わるとゲート電極のシリサイド組成が変動するため、しきい値を精密に制御することが難しいという問題がある。
【００３２】
ｐＭＯＳトランジスタ又はｎＭＯＳトランジスタの一方のゲート絶縁膜上にしきい値制御用の金属膜を設けてその上にフルシリサイドゲート電極を形成し、他方のトランジスタはフルシリサイドゲート電極とする従来の半導体装置では、他方のトランジスタのしきい値がシリサイド組成に依存するため精密なシリサイド組成の制御が必要で、かつ、しきい値がゲート電極パターンが変わると変動するという問題が残る。
【００３３】
本発明は、フェルミレベルピニングを生ぜず、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのしきい値を精密に制御でき、かつ精密加工が容易なゲート電極を有する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００３４】
上記課題を解決するための本発明の第１の構成に係る半導体装置は、半導体基板表面に設けられたｎウエル及びｐウエル上にそれぞれ形成されたゲート絶縁膜と、ｎウエル上のゲート絶縁膜上に形成された、ｐＭＯＳトランジスタのしきい値制御用の第１金属膜と、ｐウエル上のゲート絶縁膜上に形成された、第１金属膜と異なる材料からなるｎＭＯＳトランジスタのしきい値制御用の第２金属膜と、第１金属膜及び第２金属膜上にそれぞれ形成された金属シリサイドからなる第１ゲート電極及び第２ゲート電極とを有する。
【００３５】
本第１の構成では、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタは共に、ゲート絶縁膜とゲート電極との間にそれぞれ第１又は第２金属膜が挿入されている。従って、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのしきい値は、それぞれ第１金属膜及び第２金属膜により決定され、ゲート電極のシリサイド組成に依存しない。このため、しきい値を容易に精密に制御することができる。
【００３６】
また、しきい値はゲート電極のシリサイド組成に依存しないので、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのゲート電極を同一サリサイド工程により同時に形成することができる。サリサイド工程では、シリサイドゲート電極の形状は、精密な加工が容易なポリシリコン電極の形状に従うので、高アスペクト比の微細なシリサイドゲート電極を容易に形成することができる。なお、第１及び第２金属膜は薄いので、容易に精密なパターニングが可能である。また、しきい値制御のための精密な組成制御を必要としない。このため、精密に加工された高アスペクト比の微細なシリサイドゲート電極を備え、精密に制御されたしきい値を有する半導体装置が製造される。
【００３７】
上述の本第１の構成において、ゲート絶縁膜材料を、金属酸化物を含む１０以上の比誘電率を有する高誘電率絶縁物とすることができる。かかる金属酸化物として、窒素をドープしたハフニウムシリケートを用いることができる。また、酸化ハフニウム又はランタン系の高誘電率酸化物を用いてもよい。さらに、窒素ドープハフニウムアルミネートを用いることができる。
【００３８】
しきい値制御用の第１金属及び第２金属は、周知のようにｐ又はｎ型のＭＯＳトランジスタに対して適切なしきい値を与える仕事関数を有する金属である。とくに、しきい値を制御するという観点から、組成又はドープ量により仕事関数を調整し得るように、合金又はドープされた金属、例えばシリサイド又は窒素ドープ金属、とすることが好ましい。
【００３９】
ｐＭＯＳトランジスタのしきい値制御用の第１金属膜として、例えば、窒化ハフニウム、窒化チタン、レニウム、イリジウム、白金、酸化イリジウム又は酸化ルテニウムを用いることができる。
【００４０】
ｎＭＯＳトランジスタのしきい値制御用の第２金属膜として、例えば、ハフニウム窒化シリコン、タンタル窒化シリコン、ハフニウムシリサイド、タンタルシリサイド、チタン、ジルコニア、バナジウム、タンタル、アルミニウム又はニオブを用いることができる。
【００４１】
さらに、第１ゲート電極及び第２ゲート電極を、金属シリサイドを含む同一組成のゲート電極材料から構成することができる。このように第１及び第２ゲート電極を同一組成、たとえば金属シリサイドを含む同一組成とすることが、これらのゲート電極を同一工程により同時に形成できるので好ましい。なお、この金属シリサイドとして、ニッケル、白金、Ｔｉ又はコバルトのシリサイドを用いることができる。
【００４２】
このようなシリサイドゲート電極は、シリコン又はシリコンを主成分とする材料からなるシリコンゲート電極、例えば、ポリシリコン、非晶質シリコン、シリコンゲルマニウム、炭素がドープされたシリコンゲルマニウム又は炭素がドープされたシリコンを、サリサイド工程により金属シリサイドに変換することで形成されたものとすることが、加工性の観点から好ましい。この観点から、とくにポリシリコン又は非晶質シリコンが優れている。
【００４３】
本発明の第２の構成は、第１の構成の半導体装置の製造方法に関し、半導体基板表面にｎウエル及びｐウエルを形成し、それらｎウエル及びｐウエル上に、ゲート絶縁膜、第１金属膜及び保護膜を順次積層して形成する。
【００４４】
次いで、ｐウエル上に積層された保護膜及び第１金属膜を順次エッチングして除去し、ｐウエル上に形成されたゲート絶縁膜を表出する。
【００４５】
次いで、保護膜及び表出するゲート絶縁膜を被覆し、第１金属膜と異なる金属からなる第２金属膜を堆積した後、保護膜をエッチングストッパとするエッチングにより、ｎウエル上に形成された第２金属膜を除去する。その後、ｎウエル上に表出する保護膜をエッチングして除去する。
【００４６】
次いで、第１金属膜及び第２金属膜上に、それぞれシリコン電極を形成する。次いで、シリコン電極を金属シリサイドに変換して，それぞれ前記金属シリサイドを含む第１ゲート電極及び第２ゲート電極を形成する。
【００４７】
上記本第２の構成では、半導体基板全面にゲート絶縁膜／第１金属膜／保護膜を積層した後、ｐウエル上の第１金属膜／保護膜を除去し、ゲート絶縁膜を表出する。次いで、全面に第２金属膜を積層した後、ｎウエル上の第２金属膜／保護膜を除去する。これにより、ｎウエル上にゲート絶縁膜／第１金属膜からなる積層構造を、及びｐウエル上にゲート絶縁膜／第２金属膜からなる積層構造が形成される。
【００４８】
本第２の構成によれば、かかる第１又は第２金属膜を含む二種類の積層構造を、通常のフルシリサイドゲート電極を有する従来の半導体装置の製造工程に、２回の金属膜の堆積工程と２回のエッチング工程とを追加するだけの簡易な工程で形成することができる。また、金属膜は薄いので、精密なパターニングが容易になされる。
【００４９】
これにより、シリコン電極を金属シリサイドに変換する一回の工程により、フルシリサイドゲート電極（第１及び第２ゲート電極）が形成される。なお、この第１ゲート電極及び第２ゲート電極の組成比はしきい値に影響を与えないので、サリサイド工程における精密な組成制御は必要ない。
【００５０】
本第２の構成において、ｎウエル上に表出する保護膜を除去する工程は、第１金属膜をエッチングストッパとするエッチングにより行なうことが、第１金属膜へのダメージ導入を防ぐために望ましい。
【００５１】
また、本第２の構成において、シリコン電極を金属シリサイドに変換する工程は、シリコン電極の側面を埋め込みシリコン電極の上面を表出する埋め込み絶縁膜を形成したのち、埋め込み絶縁膜上及びシリコン電極の上面に金属膜を堆積し、加熱してシリコン電極を金属シリサイドに変換することでなすことができる。
【００５２】
さらに、上記シリサイド工程に先立ち、予めソースドレイン領域上にシリサイド層を形成してもよい。このように、ソースドレイン領域上のシリサイド層の形成工程を、ゲート電極のサリサイド工程と別にすることで、十分薄いシリサイド層と大きなアスペクト比のフルシリサイドゲート電極とを同一半導体基板上に形成することができる。
【発明の効果】
【００５３】
本発明によれば、僅かな製造工程の追加のみで、加工精度が高いフルシリサイドゲート電極を有し、フェルミレベルピニングを生ぜず、かつ、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのしきい値を精密に制御できる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００５４】
以下、本発明をＣＭＯＳ回路を有する半導体装置を例に詳細に説明する。
【００５５】
図１は本発明の第１実施形態の半導体装置断面図であり、同一半導体基板にｐＭＯＳトランジスタ及びｎＭＯＳトランジスタが形成されている半導体装置を表している。
【００５６】
図１を参照して、本第１実施形態の半導体装置は、半導体基板１上にｐＭＯＳトランジスタ１１及びｎＭＯＳトランジスタ１２が形成されている。
【００５７】
半導体基板１上面には、ｎウエル２及びｐウエルが形成され、さらに各トランジスタ１１、１２の形成領域を画定する素子分離帯４が形成されている。この素子分離帯４は、例えば、内部に絶縁物が埋め込まれたシャロートレンチである。そして、ｎウエル２にｐＭＯＳトランジスタ１１が形成され、ｐウエル３にｎＭＯＳトランジスタ１２が形成されている。
【００５８】
ｎウエル２上に、ゲート絶縁膜５／第１金属膜６の積層体を介して、フルシリサイドゲート電極である第１ゲート電極８ｐが形成され、その第１ゲート電極８ｐの側面に絶縁物からなる側壁１７が設けられている。
【００５９】
一方、ｐウエル３上に、ゲート絶縁膜５／第２金属膜７の積層体を介して、フルシリサイドゲート電極である第２ゲート電極８ｎが形成され、第２ゲート電極８ｎの側面に絶縁物からなる側壁１７が設けられている。即ち、ｎウエル２及びｐウエル３上の第１及び第２ゲート電極８ｐ、８ｎの相違は、ｎウエル２上で第１金属膜６が介在し、ｐウエル３上では第２金属膜７が介在する点である。
【００６０】
第１金属膜６及び第２金属膜７は、それぞれｐＭＯＳトランジスタ１１及びｎＭＯＳトランジスタ１２のしきい値を適正に制御する仕事関数を有する金属であればよい。かかる金属として、例えば、第１金属膜６には窒化ハフニウム、窒化チタン、レニウム、イリジウム、白金、酸化イリジウム又は酸化ルテニウムを用いることができ、また、第２金属膜７にはハフニウム窒化シリコン、タンタル窒化シリコン、ハフニウムシリサイド、タンタルシリサイド、チタン、ジルコニア、バナジウム、タンタル、アルミニウム又はニオブを用いることができる。
【００６１】
これらの金属のなかでも、窒素ドープ量又は合金組成比を変えることで仕事関数を変化させ、しきい値を精密に調整することができるという観点から、しきい値制御用の第１及び第２金属膜６、７として、窒化物又はシリサイドを用いることが好ましい。
【００６２】
本第１実施形態では、第１金属膜６として、厚さ２０ｎｍの窒化チタン（窒素ドープチタン：ＴｉＮ）を用いた。窒化チタンに代えて、窒化ハフニウム（窒素ドープハフニウム：ＨｆＮ）としてもよい。第２金属膜７として、厚さ２０ｎｍのハフニウム窒化シリコン（窒素ドープハフニウムシリサイド：ＨｆＳｉＮ）を用いた。他に、タンタル窒化シリコン（窒素ドープタンタルシリサイド：ＴａＳｉＮ）を用いてもよい。
【００６３】
これら第１及び第２金属膜６、７は、加工性の観点からは薄い程よく、例えば６０ｎｍ以下、より好ましくは４０ｎｍ以下である。他方、薄すぎるとしきい値がゲート電極材料の影響を受けて変動するので、安定してしきい値を制御するという観点からは十分な厚さ、例えば１０ｎｍ以上あることが好ましく、より好ましくは２０ｎｍ以上である。
【００６４】
ゲート絶縁膜５として、窒素ドープハフニウムシリケートを用いた。他に、ハフニウム酸化物を用いてもよい。さらに、高誘電率絶縁物、例えば、窒素ドープハフニウムアルミネート、又はランタン若しくはイットリウムを含む金属酸化物を用いることもできる。
【００６５】
第１ゲート電極８ｐの両側、側壁１７の外側に、ｐ型不純物領域からなるｐＭＯＳトランジスタ１１のソースドレイン領域９が形成され、同様に、第２ゲート電極８ｎの両側、側壁１７の外側に、ｎ型不純物領域からなるｎＭＯＳトランジスタ１２のソースドレイン領域９が形成されている。これらのソースドレイン領域９の上面に、高融点金属シリサイド層９ａ、例えばニッケルシリサイド層が形成される。
【００６６】
さらに、半導体基板１上に、第１ゲート電極８ｐ及び第２ゲート電極８ｎの上面を表出し、側面を平坦に埋め込む埋め込み絶縁膜１０が設けられ、その上に層間絶縁膜１６が形成されている。層間絶縁膜１６上にはＣＭＯＳ回路を構成する配線１５が配置される。これらの配線１５は、層間絶縁膜１６を貫通するビア１４により第１ゲート電極８ｐ及び第２ゲート電極８ｎの上面に接続され、また、層間絶縁膜１６及び埋め込み絶縁膜１０を貫通してソースドレイン領域上のシリサイド層９に接続するビア１３により、ソースドレイン領域に接続される。
【００６７】
上述した本第１実施形態の半導体装置では、ｐＭＯＳトランジスタ１１及びｎＭＯＳトランジスタ１２のしきい値がそれぞれ第１金属膜６及び第２金属膜７により決定されるため、安定した特性を有するＣＭＯＳ回路が実現される。
【００６８】
次に、本第１実施形態にかかる半導体装置の製造方法を説明する。
【００６９】
図２〜図５は本発明の第１実施形態の半導体装置製造工程断面図（その１）〜（その４）であり、ＣＭＯＳ回路を構成するトランジスタの製造過程を表している。
【００７０】
図２（ａ）を参照して、まず、シリコンからなる半導体基板１上面に、ｎウエル２及びｐウエル３を形成する。次いで、半導体基板１上面に、トレンチを形成し、そのトレンチを絶縁物で埋め込み素子分離帯４を形成した。
【００７１】
次いで、図２（ｂ）を参照して、半導体基板１上全面に、有機金属ＣＶＤ（ＭＯＣＶＤ）法を用いて窒素ドープハフニウムシリサイド（ＨｆＳｉＯＮ）からなるゲート絶縁膜５を堆積した。次いで、ゲート絶縁膜５上に、スパッタ法を用いて、窒化チタン（ＴｉＮ）からなる厚さ２０ｎｍの第１金属膜６を堆積した。次いで、低温でのＣＶＤ法により、厚さ３０ｎｍの低密度酸化シリコン（ＳｉＯ2 ）からなる保護膜２１を堆積する。
【００７２】
次いで、図２（ｃ）を参照して、ｎウエル２上を被覆するレジストマスク２２をホトリソグラフィを用いて形成し、このレジストマスク２２をエッチングマスクとしてｐウエル３上に堆積された保護膜２１をエッチングして除去した。次いで、レジストマスク２２を除去した後、ｎウエル上に残る保護膜２１をエッチングマスクとして、ｐウエル３上に堆積された第１金属膜６をエッチングして除去した。その結果、ｐウエル３上に、ゲート絶縁膜５が表出され、ｎウエル上に、ゲート絶縁膜５／第１金属膜６／保護膜２１からなる積層が形成される。なお、保護膜２１は、フッ酸溶液をエッチャントとして、下層の第１金属膜６に対して選択的にエッチングして除去した。第１金属膜６は、過酸化水素水をエッチャントとして、下層のゲート絶縁膜５に対して選択的にエッチングした。
【００７３】
次いで、図３（ｄ）を参照して、半導体基板１上全面に、スパッタ法を用いて、窒素ドープハフニウムシリサイド（ＨｆＳｉＮ）からなる厚さ２０ｎｍの第２金属膜７を堆積する。この結果、ｎウエル２上に、ゲート絶縁膜５／第１金属膜６／保護膜２１／第２金属膜７の積層が形成され、ｐウエル２上に、ゲート絶縁膜５／第２金属膜７の積層が形成される。
【００７４】
次いで、図３（ｅ）を参照して、ｐウエル３上を被覆するレジストマスク２５をフォトリソグラフィを用いて形成し、このレジストマスク２５をマスクとしてｎウエル２上に堆積された第２金属膜７及び保護膜２１を順次エッチングして除去する。
【００７５】
この第２金属膜７のエッチングは、反応性イオンエッチング（ＲＩＥ）でなすこともできるが、下層の第１金属膜６へのダメージ導入が少ないウエットエッチングを用いることが好ましい。また、同じ観点から、保護膜２１のエッチングは、ウエットエッチング、例えばフッ酸をエッチャントとするウエットエッチンングを用いることが好ましい。なおこれらのウエットエッチングは、それぞれの下層（保護膜２１及び第１金属膜６）に対する選択性が高く、これら保護膜２１及び第１金属膜６へのダメージ導入が制限される。もちろん、必要ならば保護膜２１をドライエッチング、例えば塩素系ガスを用いた反応性イオンエッチングによりエッチングすることもできる。
【００７６】
上記工程により、図３（ｆ）を参照して、ｎウエル２上にゲート絶縁膜５／第１金属膜６の積層が、ｐウエル３上にゲート絶縁膜５／第２金属膜７の積層が形成される。次いで、レジストマスク２５を除去する。
【００７７】
次いで、図４（ｇ）を参照して、半導体基板１上全面に、厚さ１００ｎｍのポリシリコン層（後にシリコンゲート電極２３となる。）及び、窒化シリコン層（後にキャップ層２４となる。）を堆積する。
【００７８】
次いで、窒化シリコン層及びポリシリコン層をパターニングして、窒化シリコン層からなるキャップ層２４で上面が被覆されたポリシリコンからなるシリコンゲート電極２３を、ｎウエル２及びｐウエル上に形成する。このポリシリコン層のパターニングは、例えば臭素系のガスを用いた反応性イオンエッチングによりなされる。
【００７９】
次いで、塩素系又は臭素系のガスを用いた反応性イオンエッチングにより、シリコンゲート電極２３の外側に表出する第１金属膜６及び第２金属膜７を除去する。なお、この第１金属膜６及び第２金属膜７を、フッ酸又は過酸化水素水を用いたウエットエッチングにより除去することが下層のダメージ防止の観点から好ましい。その後、フッ酸をエッチャントするエッチングにより、シリコンゲート電極２３の外側に表出するゲート絶縁膜５を除去する。
【００８０】
なお、必要ならば、次いで、シリコンゲート電極２３をマスクとして不純物をイオン注入し、ＬＤＤ構造を構成する低濃度ソース・ドレイン領域を形成する。
【００８１】
次いで、図４（ｈ）を参照して、半導体基板１上全面に絶縁膜（例えば酸化膜）を堆積し、その酸化膜をエッチバックしてシリコンゲート電極２３の側面に絶縁物（例えば酸化膜）からなる側壁１７を形成する。次いで、シリコンゲート電極２３及び側壁１７をマスクとして不純物をイオン注入し、シリコンゲート電極の両側、側壁１７の外側に表出する半導体基板１表面にソースドレイン領域９を形成する。
【００８２】
次いで、スパッタにより半導体基板１上全面に厚さ２０ｎｍのニッケル（Ｎｉ）膜を形成した後、ランプアニールしてソースドレイン領域９の表面にシリサイド層９ａを形成する。その後、未反応のニッケル膜を除去する。
【００８３】
次いで、図４（ｉ）を参照して、半導体基板１上全面にシリコンゲート電極２３及びキャップ層２４を埋め込み被覆する酸化膜を堆積し、この酸化膜を化学機械的研摩（ＣＭＰ）して、シリコンゲート電極２３上面を表出しシリコンゲート電極２３の側面を埋め込む酸化膜からなる埋め込み絶縁膜１０を形成する。キャップ層２４は化学機械的研摩により除去してもよく，またキャップ層２４上面まで研摩した後、エッチングによりキャップ層２４を除去することもできる。
【００８４】
次いで、半導体基板１上全面に、スパッタにより高融点金属膜２６、例えば厚さ６０ｎｍのニッケル（Ｎｉ）膜を形成する。この高融点金属膜２６の厚さは、シリコンゲート電極２３の厚さ（高さ）に応じて、シリコンゲート電極２３の全体が所定の組成比でシリサイド化されるよに選定される。さらに、高融点金属膜２６上に、高融点金属膜２６の酸化を防止するための厚さ２０ｎｍの窒化チタン（ＴｉＮ）膜２６ａを形成した。
【００８５】
次いで、ランプアニールにより３５０℃〜５００℃に加熱し、高融点金属膜２６から高融点金属（例えはニッケル）をシリコンゲート電極２３に拡散、反応させて、シリコンゲート電極２３をシリサイドからなる第１ゲート電極８ｐ及び第２ゲート電極８ｎに変換した。
【００８６】
次いで、図５（ｊ）を参照して、窒化チタン膜２６ａ及び未反応の高融点金属膜２６をエッチングして除去した。その結果、図５（ｊ）を参照して、ｎウエル２上にゲート絶縁膜５及び第１金属膜６を介して設けられたフルシリサイド第１ゲート電極８ｐを有するｐＭＯＳトランジスタ１１が形成され、ｐウエル３上にゲート絶縁膜５及び第２金属膜７を介して設けられたフルシリサイド第２ゲート電極８ｎを有するｎＭＯＳトランジスタ１２が形成される。
【００８７】
次いで、図１を参照して、半導体基板１上全面に、平坦な層間絶縁膜１６を形成する。その後、層間絶縁膜１６を貫通して第１及び第２ゲート電極８ｐ、８ｎの上面に接続するビア１４、及び、層間絶縁膜１６及び埋め込み絶縁膜１０を貫通してソースドレイン領域９上のシリサイド層９ａに接続するビア１３を形成する。その後、層間絶縁膜１６上に、これらのビア１３、１４に接続するＣＭＯＳ回路の配線１５を形成する工程を経て、半導体装置が製造された。
【００８８】
上述した半導体装置の製造方法では、ゲート絶縁膜５／第１金属膜６／保護膜２１の形成工程、一部領域の第１金属膜６／保護膜２１のエッチング工程、第２金属膜７の形成工程、及び、残りの領域の保護膜２１／第２金属膜７のエッチング工程と、エッチング工程を２回経るのみで２つの領域上にそれぞれ第１金属膜６及び第２金属膜７を形成することができる。また、これらのエッチング工程では、一方の領域を被覆するレジストマスクのパターンには高精度は要求されない。このため、少ない工程数で容易に第１金属膜６及び第２金属膜７を形成することができる。
【産業上の利用可能性】
【００８９】
本発明をＣＭＯＳ回路を有する半導体装置に適用することで、安定した特性を有するＣＭＯＳ回路が製造されるので、本発明は半導体装置の信頼性に資する所が大きい。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１実施形態の半導体装置断面図
【図２】本発明の第１実施形態の半導体装置製造工程断面図（その１）
【図３】本発明の第１実施形態の半導体装置製造工程断面図（その２）
【図４】本発明の第１実施形態の半導体装置製造工程断面図（その３）
【図５】本発明の第１実施形態の半導体装置製造工程断面図（その４）
【図６】従来の半導体装置断面図
【図７】従来の半導体装置製造工程断面図
【符号の説明】
【００９１】
１ 半導体基板
２ ｎウエル
３ ｐウエル
４ 素子分離帯
５ ゲート絶縁膜
６ 第１金属膜
７ 第２金属膜
８ｐ 第１ゲート電極
８ｎ 第２ゲート電極
９ ソースドレイン領域
９ａ シリサイド層
１０ 埋め込み絶縁膜
１１ ｐＭＯＳトランジスタ
１１ａ ｐＭＯＳトランジスタ形成領域
１２ ｎＭＯＳトランジスタ
１２ａ ｎＭＯＳトランジスタ形成領域
１３、１４ ビア
１５ 配線
１６ 絶縁膜
１７ 側壁
２１ 保護膜
２２、２５ レジストマスク
２３ シリコンゲート電極
２４ キャップ層
２６ 高融点金属膜
２６ａ 窒化チタン膜
３１ 窒化膜
３２ レジストマスク
３３ 金属膜
【特許請求の範囲】
【請求項１】
半導体基板表面に形成されたｎウエル及びｐウエルに、それぞれ形成されたｐＭＯＳトランジスタ及びｎＭＯＳトランジスタを有する半導体装置において、
前記ｎウエル及び前記ｐウエル上にそれぞれ形成されたゲート絶縁膜と、
前記ｎウエル上の前記ゲート絶縁膜上に形成された、前記ｐＭＯＳトランジスタのしきい値制御用の第１金属膜と、
前記ｐウエル上の前記ゲート絶縁膜上に形成された、前記第１金属膜と異なる材料からなる前記ｎＭＯＳトランジスタのしきい値制御用の第２金属膜と、
前記第１金属膜上に形成された金属シリサイドを含む第１ゲート電極と、
前記第２金属膜上に形成された金属シリサイドを含む第２ゲート電極とを有する半導体装置。
【請求項２】
前記ゲート絶縁膜は、金属酸化物を含む高誘電率絶縁物からなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１金属膜は、窒化ハフニウム、窒化チタン、レニウム、イリジウム、白金、酸化イリジウム又は酸化ルテニウムからなり、
前記第２金属膜は、ハフニウム窒化シリコン、タンタル窒化シリコン、ハフニウムシリサイド、タンタルシリサイド、チタン、ジルコニア、バナジウム、タンタル、アルミニウム又はニオブからなることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第１ゲート電極及び前記第２ゲート電極は、ニッケル、白金、Ｔｉ又はコバルトのシリサイドを含む同一組成のゲート電極材料からなることを特徴とする請求項１、２又は３記載の半導体装置。
【請求項５】
半導体基板表面にｎウエル及びｐウエルを形成する工程と、
前記ｎウエル及び前記ｐウエル上に、ゲート絶縁膜、第１金属膜及び保護膜を順次形成する工程と、
前記ｐウエル上に形成された前記保護膜及び前記第１金属膜を順次エッチングして除去し、前記ｐウエル上に形成された前記第１ゲート絶縁膜を表出する工程と、
次いで、前記保護膜及び表出する前記第１ゲート絶縁膜を被覆し、前期第１金属膜と異なる金属からなる前記第２金属膜を堆積する工程と、
次いで、前記保護膜をエッチングストッパとするエッチングにより、前記ｎウエル上に形成された前記第２金属膜を除去する工程と、
次いで、前記ｎウエル上に表出する前記保護膜をエッチングして除去する工程と、
次いで、前記第１金属膜及び前記第２金属膜上に、それぞれシリコン電極を形成する工程と、
次いで、前記シリコン電極を金属シリサイドに変換して，前記第１金属膜及び前記第２金属膜上に、それぞれ前記金属シリサイドを含む第１ゲート電極及び第２ゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
前記シリコン電極を金属シリサイドに変換する工程は、
前記半導体基板上に、前記シリコン電極の側面を埋め込み前記シリコン電極の上面を表出する埋め込み絶縁膜を形成する工程と、
前記埋め込み絶縁膜上及び前記シリコン電極の上面に、金属膜を堆積する工程と、
次いで、加熱して前記シリコン電極を前記金属膜と反応させ、前記シリコン電極を前記金属シリサイドに変換する工程とを有することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項１】
半導体基板表面に形成されたｎウエル及びｐウエルに、それぞれ形成されたｐＭＯＳトランジスタ及びｎＭＯＳトランジスタを有する半導体装置において、
前記ｎウエル及び前記ｐウエル上にそれぞれ形成されたゲート絶縁膜と、
前記ｎウエル上の前記ゲート絶縁膜上に形成された、前記ｐＭＯＳトランジスタのしきい値制御用の第１金属膜と、
前記ｐウエル上の前記ゲート絶縁膜上に形成された、前記第１金属膜と異なる材料からなる前記ｎＭＯＳトランジスタのしきい値制御用の第２金属膜と、
前記第１金属膜上に形成された金属シリサイドを含む第１ゲート電極と、
前記第２金属膜上に形成された金属シリサイドを含む第２ゲート電極とを有する半導体装置。
【請求項２】
前記ゲート絶縁膜は、金属酸化物を含む高誘電率絶縁物からなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１金属膜は、窒化ハフニウム、窒化チタン、レニウム、イリジウム、白金、酸化イリジウム又は酸化ルテニウムからなり、
前記第２金属膜は、ハフニウム窒化シリコン、タンタル窒化シリコン、ハフニウムシリサイド、タンタルシリサイド、チタン、ジルコニア、バナジウム、タンタル、アルミニウム又はニオブからなることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第１ゲート電極及び前記第２ゲート電極は、ニッケル、白金、Ｔｉ又はコバルトのシリサイドを含む同一組成のゲート電極材料からなることを特徴とする請求項１、２又は３記載の半導体装置。
【請求項５】
半導体基板表面にｎウエル及びｐウエルを形成する工程と、
前記ｎウエル及び前記ｐウエル上に、ゲート絶縁膜、第１金属膜及び保護膜を順次形成する工程と、
前記ｐウエル上に形成された前記保護膜及び前記第１金属膜を順次エッチングして除去し、前記ｐウエル上に形成された前記第１ゲート絶縁膜を表出する工程と、
次いで、前記保護膜及び表出する前記第１ゲート絶縁膜を被覆し、前期第１金属膜と異なる金属からなる前記第２金属膜を堆積する工程と、
次いで、前記保護膜をエッチングストッパとするエッチングにより、前記ｎウエル上に形成された前記第２金属膜を除去する工程と、
次いで、前記ｎウエル上に表出する前記保護膜をエッチングして除去する工程と、
次いで、前記第１金属膜及び前記第２金属膜上に、それぞれシリコン電極を形成する工程と、
次いで、前記シリコン電極を金属シリサイドに変換して，前記第１金属膜及び前記第２金属膜上に、それぞれ前記金属シリサイドを含む第１ゲート電極及び第２ゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
前記シリコン電極を金属シリサイドに変換する工程は、
前記半導体基板上に、前記シリコン電極の側面を埋め込み前記シリコン電極の上面を表出する埋め込み絶縁膜を形成する工程と、
前記埋め込み絶縁膜上及び前記シリコン電極の上面に、金属膜を堆積する工程と、
次いで、加熱して前記シリコン電極を前記金属膜と反応させ、前記シリコン電極を前記金属シリサイドに変換する工程とを有することを特徴とする請求項５記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００９−１３０２１４（Ｐ２００９−１３０２１４Ａ）
【公開日】平成２１年６月１１日（２００９．６．１１）
【国際特許分類】
【出願番号】特願２００７−３０４９８２（Ｐ２００７−３０４９８２）
【出願日】平成１９年１１月２６日（２００７．１１．２６）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２１年６月１１日（２００９．６．１１）
【国際特許分類】
【出願日】平成１９年１１月２６日（２００７．１１．２６）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
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