【課題】非対称トランジスタの接合リークを抑制する。
【解決手段】半導体装置１００は、シリコン基板１０１の上部に設けられたゲート電極１１５と、ゲート電極１１５の異なる側方においてシリコン基板１０１に設けられた第一不純物拡散領域１０３および第二不純物拡散領域１０５とを有するＭＯＳＦＥＴ１１０を含む。ＭＯＳＦＥＴ１１０は、第一不純物拡散領域１０３の上部にエクステンション領域１０７を有するとともに第二不純物拡散領域１０５の上部にエクステンション領域１０７を有さず、第一不純物拡散領域１０３上に第一シリサイド層１０９を有するとともに、ゲート電極１１５側端部の近傍において第二不純物拡散領域１０５上にシリサイド層を有しない。 （もっと読む）

【課題】ソース／ドレイン領域へのコンタクトの方法を改良することにより、配線抵抗を減らす。
【解決手段】基板上の酸化珪素膜と、酸化珪素膜上のソース領域、ドレイン領域、ソース領域の上部に形成された第１のシリサイド、ドレイン領域の上部に形成された第２のシリサイド、及びチャネル形成領域を有する半導体層と、ゲイト絶縁膜と、多結晶珪素膜及び第３のシリサイドを有するゲイト電極と、ゲイト電極の側面に設けられた側壁と、第１のシリサイドに密着して形成された第１の金属配線と、第２のシリサイドに密着して形成された第２の金属配線と、を有し、第１の金属配線と第２の金属配線は同一金属膜をエッチングして形成された構造であり、第１乃至第３のシリサイドは、金属膜に用いられる金属を用いて形成されたシリサイドである。 （もっと読む）

【課題】微細化された構造においても効果を発揮する歪みシリコン技術を適用した半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板中の前記ゲート絶縁膜下に形成されたチャネル領域と、前記チャネル領域の両側に形成された第１の層、および前記第１の層の下層に位置し、ゲート電極中央側の端部の位置が前記第１の層よりも前記ゲート電極中央に近い第２の層を含み、前記チャネル領域に歪みを発生させる歪み付与層と、前記チャネル領域の両側に、少なくとも一部が前記歪み付与層と重なるように形成されたソース・ドレイン領域と、を有する。 （もっと読む）

【課題】ＦＤ−ＳＯＩの如き半導体層の厚みが薄い基板を使用してトランジスタを形成する際に、比較的簡便なプロセスでリーク電流の増加を回避しつつ、トランジスタの活性領域にシリサイド層を導入してトランジスタ寄生抵抗の低減を実現し得る半導体装置の製造方法を提供する。
【解決手段】ＳＯＩ基板の半導体層の上にゲート酸化膜、ゲート電極材料を順次形成し、ゲート電極のパターニングを行う。ゲート電極の側壁部を覆う絶縁体からなるサイドウォールを形成する。半導体層のゲート電極を挟む位置にイオン注入してドレイン／ソース領域を形成する。サイドウォールを部分的にエッチングして、ゲート電極の側壁上部を露出させる。ドレイン／ソース領域とゲート電極の上面および露出した側壁部を覆うように金属膜を堆積させる。ＳＯＩ基板に熱処理を施してゲート電極およびドレイン／ソース領域の表面にシリサイド層を形成する。 （もっと読む）

【課題】ソース・ドレイン領域のシリサイド化後に選択的エッチングを不要とする電界効果トランジスタ製造方法を提供する。
【解決手段】ａ）チャネル、ゲート及びハード・マスク１１８を含んでなる構造物を基板，誘電体層１０８の上に作るステップと、ｂ）前記構造物とトランジスタの周囲領域を完全に覆う誘電体を形成するステップと、ｃ）上記誘電体部分に、チャネルの側壁を露出させる二つの穴を形成するステップと、ｄ）上記各穴の各壁部の上に第１の金属層１３２を蒸着するステップと、ｅ）前記側壁をシリサイド化するステップと、ｆ）前もってシリサイド化した部分に接してトランジスタのソース電極１３６とドレイン電極１３８を形成するように、第１の金属層の上に第２の金属層を蒸着するステップと、ｇ）ハード・マスクに対しては阻止される、第２の金属層の化学機械研磨を行なうステップと、を有する製造方法。 （もっと読む）

【課題】短チャネル効果を抑制すると共に、ＭＩＳトランジスタの駆動能力が劣化することを防止するＭＩＳ（Ｍｅｔａｌ Ｉｎｓｅｒｔｅｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを備えた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０における活性領域１０ｘ上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成され、第１の導電膜１４、及び該第１の導電膜１４上に形成された第２の導電膜１５からなるゲート電極１５Ａと、活性領域１０ｘにおける第２導電膜１５の側方下に形成されたエクステンション領域１６と、第１の導電膜１４上に、第２の導電膜１５の側面と接して形成された第１のサイドウォール１７とを備え、第１の導電膜１４のゲート長方向の長さは、第２の導電膜１５のゲート長方向の長さよりも大きい。 （もっと読む）

【課題】チャネル領域のゲート幅方向に与える応力を移動度が向上する方向に働かすとともに、ソース・ドレイン領域表面にシリサイド層を形成した際のリークを防止する。
【解決手段】半導体基板１１に素子形成領域１２を挟み、半導体基板１１に埋め込まれるように素子分離領域１３を形成する工程と、素子形成領域１２上にそれを横切るようにダミーゲート５２を形成する工程と、ダミーゲート５２の両側の素子形成領域１２にソース・ドレイン領域の接合位置が素子分離領域１３の表面より深い位置にしてソース・ドレイン領域２７、２８を形成する工程と、半導体基板１１上にダミーゲート５２の表面を露出させて第１層間絶縁膜４２を形成する工程と、ダミーゲート５２を除去して溝２９を形成する工程と、溝２９内の素子分離領域１３の上部を除去する工程と、溝２９内の半導体基板１１上にゲート絶縁膜２１を介してゲート電極２２を形成する工程とを備えている。 （もっと読む）

【解決手段】 マイクロ電子デバイスを形成する方法および対応して形成される構造を説明する。当該方法は、基板のソース／ドレインコンタクト上に配設されている第１のコンタクト金属と、第１のコンタクト金属の上面に配設されている第２のコンタクト金属とを含む構造を形成する段階を備えるとしてよい。第２のコンタクト金属は、基板上に配設されている金属ゲートの上面に配設されているＩＬＤの内部に配設されている。 （もっと読む）

【課題】ＭＩＳトランジスタを有する半導体装置の性能を向上させる。
【解決手段】シリコン基板１の主面上に半導体層を積み上げて形成された一対のソース・ドレイン領域ｓｄｎ，ｓｄｐと、その側壁を覆う側壁絶縁膜ＩＳと、側壁絶縁膜ＩＳに平面的に挟まれた位置のシリコン基板１の主面上に、ゲート絶縁膜ＩＧを隔てて配置されたゲート電極ＧＥと、ゲート電極ＧＥの側方下部からソース・ドレイン領域ｓｄｎ，ｓｄｐの側方下部に渡って形成されたエクステンション領域ｅｘｎ，ｅｘｐとを有する半導体装置であって、ソース・ドレイン領域ｓｄｎ，ｓｄｐの側壁は順テーパ状の傾斜を有しており、側壁絶縁膜ＩＳの側壁のうち、ゲート絶縁膜ＩＧおよびゲート電極ＧＥと隣り合う方の側壁は、順テーパ状の傾斜を有している。 （もっと読む）

【課題】エッチングによって形成されるサイドウォールゲートのばらつきを抑制する技術を提供する。
【解決手段】第１の工程では、半導体基板の表面を露出する第１開口部を有する材料を形成する。第２の工程では、材料の上面と材料の側面と半導体基板の表面とに、第１絶縁膜と導電体膜とを順に形成する。第３の工程では、導電体膜表面に、第２開口部を有する第１導電体保護膜を形成し、第２開口部を第２絶縁膜で埋める。第４の工程では、第２絶縁膜をマスクに第１導電体保護膜を除去する。第５の工程では、第１導電体保護膜と第２絶縁膜とをマスクとして、導電体膜を除去する。第６の工程では、第２開口部の第２絶縁膜を除去した後、露出している導電体膜の表面に第２導電体保護膜を形成する。第７の工程では、第１導電体保護膜を除去した後、第２導電体保護膜をマスクにして、導電体を選択的に除去してゲートを形成する。 （もっと読む）

【課題】トランジスタを短絡させることなく、シリサイド層を形成することができる半導体装置の提供。
【解決手段】バイポーラトランジスタ形成領域１００と、ＣＭＯＳトランジスタ形成領域２００とを分離し、絶縁層５２ａ，５２ｂを形成し、上方に導電層５６ａ，５６ｂを形成し、側壁５４ａ，５４ｂを形成して、バイポーラトランジスタ形成領域１００に、短絡防止部５０ａを形成すると同時に、ＣＭＯＳトランジスタ形成領域２００にゲート５０ｂを形成する。バイポーラトランジスタのエミッタ領域４０ａ、コレクタ領域４０ｂおよびベース領域４２ａおよびＣＭＯＳトランジスタのソース領域４０ｃ，４２ｂおよびドレイン領域４０ｄ，４２ｃを形成し、各領域の上にシリサイド層６０を形成する。短絡防止部５０ａは、エミッタ領域４０ａ、コレクタ領域４０ｂおよびベース領域４２ａのうち、いずれか２つの領域の間に位置する半導体基板１０の上方に形成される。 （もっと読む）

【課題】高誘電率絶縁膜を含むゲート絶縁膜を備えた電界効果型トランジスタにおいてゲート絶縁膜におけるゲート電極の端部下に位置する部分の厚膜化を試みると、高誘電率絶縁膜が結晶化し、ゲートトンネルリーク電流の発生を抑制出来ない場合があった。
【解決手段】半導体装置では、半導体基板１上にはゲート絶縁膜２が形成され、ゲート絶縁膜２上にはゲート電極３が形成されている。ゲート絶縁膜２では、ゲート絶縁膜２におけるゲート電極３の両端部下に位置する厚膜部分２ａの膜厚は、ゲート絶縁膜２におけるゲート電極３の中央部下に位置する中央部分２ｂの膜厚よりも厚い。 （もっと読む）

【課題】ゲート絶縁膜やゲート電極を構成する材料がエッチングされることが無く、高い信頼性を有するゲート電極を有する絶縁ゲート電界効果トランジスタを提供する。
【解決手段】絶縁ゲート電界効果トランジスタは、ソース／ドレイン領域１３、チャネル形成領域１２、ゲート電極４２３、ゲート絶縁膜４３０を備え、ゲート絶縁膜４３０はゲート絶縁膜本体部４３０Ａ及びゲート絶縁膜延在部４３０Ｂから構成されており、ゲート電極を構成する第１層４３１はゲート電極の側面部の途中まで薄膜状に形成されており、第２層の外側層４３２Ａは第１層４３１の上に薄膜状に形成されており、第２層の内側層４３２Ｂは第２層の外側層で囲まれた部分を埋め込んでおり、第３層の外側層４３３Ａは第２層の内側層、外側層、ゲート絶縁膜延在部を覆い、ゲート電極の頂面まで薄膜状に形成されており、第３層の内側層４３３Ｂはゲート電極の残部を占めている。 （もっと読む）

【課題】同一基板上に複数のトランジスタを備え、各トランジスタの動作特性を劣化させることなく、各々に適切な閾値電圧を設定することのできる半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、素子分離領域２により分離された第１および第２のトランジスタ領域１０、２０を有する半導体基板１と、第１および第２のトランジスタ領域１０、２０において、半導体基板上１に形成された不純物拡散抑制層１２、２２と、不純物拡散抑制層１２、２２上に形成されたエピタキシャル結晶層１３、２３と、を有し、不純物拡散抑制層２２の厚さは、不純物拡散抑制層１２の厚さよりも厚く、チャネル領域１１に含まれる導電型不純物は、エピタキシャル結晶層１３中の領域における濃度が、半導体基板１中の領域における濃度よりも低く、チャネル領域２１に含まれる導電型不純物は、エピタキシャル結晶層２３中の領域における濃度が、半導体基板１中の領域における濃度よりも低い。 （もっと読む）

【課題】ソース／ドレイン拡散層に形成されるシリサイド層のスパイクやコンタクトの突き抜けを抑制して、接合リークの発生を低減するとともに、シリサイド層を低抵抗化した半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１は、半導体基板１０の上に形成されたトランジスタを有する。トランジスタのゲート電極は、ポリシリコン電極１４とその上に形成されたシリサイド層３２から構成される。さらに、低濃度ドーピング領域１６、高濃度ドーピング領域からなるソース／ドレイン拡散層２０、ソース／ドレイン拡散層２０上のシリサイド層３０を備える。シリサイド層３０の表面は、半導体基板１０の表面よりも上方に位置している。また、シリサイド層３０はシリサイド化反応抑制金属を含み、シリサイド層３０の表面から所定の深さに至る領域において、シリサイド層３０の表面から基板側へ向かってシリサイド化反応抑制金属の濃度が高くなる濃度プロファイルを有する。 （もっと読む）

【課題】ビット線コンタクトのホールパターンと、ソース線コンタクトの溝パターンを同時に開口加工する際に、溝パターンにおける半導体基板の削れ量の増大を抑制する。
【解決手段】本発明の半導体装置は、半導体基板１上にメモリセルアレイを備え、各メモリセルにおけるホールパターンからなるビット線コンタクトをワード線方向に配列し、各メモリセルにおけるソース線コンタクトをワード線方向に延びる溝パターンから構成したものにおいて、半導体基板１の表面におけるソース線コンタクトを囲む選択ゲートトランジスタのゲート電極間の部位に、シリコン酸化膜１２とＲＩＥのバリヤ膜１３とを積層して設け、半導体基板１の表面におけるビット線コンタクトを囲む選択ゲートトランジスタのゲート電極間の部位に、シリコン酸化膜１２を設け、バリヤ膜が存在しないように構成した。 （もっと読む）

【課題】本発明は、ゲート構造の劣化を抑制した半導体装置の製造方法および半導体装置を提供することを目的とする。
【解決手段】本発明の一実施形態による半導体装置の製造方法は、Ｓｉ基板１上にゲート絶縁膜３およびＳｉＮ４を積層して仮ゲートパターンを形成し、Ｓｉ基板１に一部が埋め込まれたソース５およびドレイン５を仮ゲートパターンを挟んで離間して形成し、ソース５、ドレイン５、およびＳｉＮ４上にＳｉＯ₂４を形成し、ＳｉＯ₂４を平坦化しＳｉＮ４を除去して形成されたゲート開口部の側面にＳｉＮ８を形成し、ゲート開口部にゲート電極材料９を埋め込むことを特徴とする。 （もっと読む）

【課題】金属ゲート電極を有する二重仕事関数半導体デバイスの製造方法を提供する。
【解決手段】該製造方法は、第１領域１０１及び第２領域１０２を有する基板１００を設けること、第１領域に第１半導体トランジスタ１０７を作製すること、第２領域に第２半導体トランジスタ１０８を作製すること、第１サーマルバジェットを第１半導体トランジスタに備わる少なくとも第１ゲート誘電体キャッピング層１１４ａに作用し、第２サーマルバジェットを第２半導体トランジスタに備わる少なくとも第２ゲート誘電体キャッピング層１１４ｂに作用すること、を備える。 （もっと読む）

【課題】接合深さが深くなるが抑制され、低抵抗化された低濃度不純物領域を備えた半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、第１のゲート電極１０３ａ、第１の不純物を含む第１の不純物領域１０６ａ、並びに第１のゲート電極の側面上に形成された第１の内側サイドウォールスペーサ１０７ａ及び第１の外側サイドウォールスペーサ１０９ａを有する内部トランジスタと、第２のゲート電極１０３ｂ、第１の不純物と同一導電型の第２の不純物を含む第２の不純物領域１０６ｂ、並びに第２のゲート電極１０３ｂの側面上に形成された第２の内側サイドウォールスペーサ１０７ｂ及び第２の外側サイドウォールスペーサ１０９ｂを有する入出力トランジスタとを備えている。第２の内側サイドウォールスペーサ１０７ｂは、第２の外側サイドウォールスペーサ１０９ｂとの界面領域に第２の不純物を含有している。 （もっと読む）

【課題】コンタクト構造物の形成方法及びこれを利用した半導体装置の製造方法を提供する。
【解決手段】コンタクト領域１０３を有する対象体１００上に絶縁層１０６を形成した後、絶縁層１０６をエッチングしてコンタクト領域１０３を露出させる開口を形成する。露出されたコンタクト領域１０３上にシリコン及び酸素を含む物質膜を形成した後、シリコン及び酸素を含む物質膜上に金属膜を形成する。シリコン及び酸素を含有する物質膜と金属膜を反応させて、少なくともコンタクト領域１０３上に金属酸化物シリサイド膜１２１を形成した後、金属酸化物シリサイド膜１２１上の開口を埋める導電膜を形成する。コンタクト領域とコンタクトとの間に金属、シリコン、及び酸素が三成分系を成す金属酸化物シリサイド膜を均一に形成することができるため、改善された熱安定性及び電気的特性を有する。 （もっと読む）