半導体装置およびその製造方法
【課題】ソース／ドレイン拡散層に形成されるシリサイド層のスパイクやコンタクトの突き抜けを抑制して、接合リークの発生を低減するとともに、シリサイド層を低抵抗化した半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１は、半導体基板１０の上に形成されたトランジスタを有する。トランジスタのゲート電極は、ポリシリコン電極１４とその上に形成されたシリサイド層３２から構成される。さらに、低濃度ドーピング領域１６、高濃度ドーピング領域からなるソース／ドレイン拡散層２０、ソース／ドレイン拡散層２０上のシリサイド層３０を備える。シリサイド層３０の表面は、半導体基板１０の表面よりも上方に位置している。また、シリサイド層３０はシリサイド化反応抑制金属を含み、シリサイド層３０の表面から所定の深さに至る領域において、シリサイド層３０の表面から基板側へ向かってシリサイド化反応抑制金属の濃度が高くなる濃度プロファイルを有する。
【解決手段】半導体装置１は、半導体基板１０の上に形成されたトランジスタを有する。トランジスタのゲート電極は、ポリシリコン電極１４とその上に形成されたシリサイド層３２から構成される。さらに、低濃度ドーピング領域１６、高濃度ドーピング領域からなるソース／ドレイン拡散層２０、ソース／ドレイン拡散層２０上のシリサイド層３０を備える。シリサイド層３０の表面は、半導体基板１０の表面よりも上方に位置している。また、シリサイド層３０はシリサイド化反応抑制金属を含み、シリサイド層３０の表面から所定の深さに至る領域において、シリサイド層３０の表面から基板側へ向かってシリサイド化反応抑制金属の濃度が高くなる濃度プロファイルを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関する。特に、シリサイド層を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路を形成する半導体素子、例えばＭＯＳトランジスタにおいては、コンタクト抵抗を低減するために、ソース／ドレイン拡散層およびゲート電極上にシリサイド層が形成される。シリサイド層としては、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等が用いられる。特に近年では、耐熱性向上の観点から、Ｐｔを添加したニッケルシリサイドが用いられる。
【０００３】
以下、シリサイド層にＰｔ添加ニッケルシリサイドを用いた従来の半導体装置の製造方法を図９および図１０により説明する。
【０００４】
半導体基板６０の上に素子分離領域６２（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ；ＳＴＩ）を周知の方法により形成する。次に素子形成領域において、熱酸化膜からなるゲート絶縁膜（不図示）とポリシリコン電極６６を形成する。その後に、例えばｎ型不純物をイオン注入することにより低濃度ドーピング領域６４（ＬＤＤ領域）を形成する。
【０００５】
次に全面に酸化膜を成膜し、異方性エッチングをおこなって、ポリシリコン電極の側面にサイドウォール６８を形成する。次に、ｎ型不純物をイオン注入することにより、高濃度ドーピング領域であるソース／ドレイン拡散層７０を形成する（図９（ａ））。
【０００６】
次に、全面にＮｉＰｔ合金膜７２をスパッタ法により膜厚８ｎｍ程度、成膜する（図９（ｂ））。ＮｉＰｔ合金膜７２のＰｔ含有量は通常約５％である。
【０００７】
次に、温度３７５℃で熱処理を行って、１次シリサイド層７４、７６を形成する（図９（ｃ））。この工程で形成されるシリサイド層は、Ｐｔが添加されたＮｉ２Ｓｉである。
【０００８】
次に、王水でウェットエッチングすることにより、未反応のＮｉＰｔ合金膜を除去する（図１０（ａ））。これにより、ソース／ドレイン拡散層７０の表面、およびゲート電極の表面にＰｔが約５％添加されたＮｉ２Ｓｉからなるシリサイド層７４、７６が形成される。
【０００９】
次に、５００℃の高温で熱処理することにより、シリサイド層はＰｔ添加ＮｉＳｉとなる。こうして、ゲート電極上のＰｔ添加ＮｉＳｉからなるシリサイド層８２、ソース／ドレイン拡散層７０上のＰｔ添加ＮｉＳｉからなるシリサイド層８０が形成される（図１０（ｂ））。
【００１０】
続いて、周知の方法により、全面に層間絶縁膜８４を成膜した後、ドライエッチングでコンタクトホールを形成する。そして、コンタクトホールをＷ等の金属で埋め込んでからＣＭＰ法で平坦化して、コンタクトプラグ８６を形成する（図１０（ｃ））。これにより、従来の半導体装置が得られる。通常は、半導体装置の上層にさらに多層配線層が形成されるが、ここでは省略する。
【００１１】
上述の製造方法で形成された半導体装置におけるシリサイド層８０では、添加されたＰｔ濃度は膜中で均一な分布となる。また、シリサイド層８０の表面は、半導体基板６０の表面と実質的に同一平面に位置する。
【００１２】
なお、上記の製造方法に（類似の）公知文献として、特許文献１が挙げられる。特許文献１ではＥｒ添加ニッケルシリサイドを形成する技術が開示されている。
【特許文献１】特開２００７−０６７２２５号公報
【特許文献２】特開２００５−１４２４２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
近年、半導体素子の微細化が進展するに従い、ＭＯＳトランジスタのソース／ドレイン拡散層７０を形成する不純物拡散層のｐｎ接合は浅くなる。そのため、ソース／ドレイン拡散層７０の不純物拡散層表面に形成されているシリサイド層も薄膜化が進んでいる。これに伴い、以下のような種々の問題が生じている（図１０（ｃ））。
【００１４】
シリサイド層の薄膜化を行うと、トランジスタのゲート−ゲート間のスペースが広い場合には接合リークは低減されるが、ゲート−ゲート間の距離が狭い場合には、図１０（ｃ）に示すように逆にシリサイドにスパイク９０が発生し、接合リークが増加してしまう。
【００１５】
また、コンタクトホールを形成するドライエッチング工程において、シリサイド層表面がプラズマに晒され、加熱される。これにより、図１０（ｃ）に示すように、ソース／ドレイン拡散層７０のコンタクトの下方領域においてシリサイドのスパイク９２が発生し、接合リークが増加してしまう。
【００１６】
また、コンタクトホールを形成する際には、シリサイド層がドライエッチングのエッチングストッパとして機能する。しかしながら、シリサイド層の薄膜化が進むにつれて、図１０（ｃ）のように、エッチングがソース／ドレイン拡散層７０のｐｎ接合を突き抜けてしまい、コンタクトプラグ９４が基板まで入り込む。これにより、接合リークが増加する場合もある。
さらに、シリサイド層の薄膜化は、シリサイド層の高抵抗化ももたらす。
【００１７】
このように従来の半導体装置では、シリサイド層の薄膜化に伴い、接合リークの増加と高抵抗化が問題であった。
【課題を解決するための手段】
【００１８】
本発明の半導体装置は、半導体基板と、前記半導体基板上に設けられたトランジスタと、前記トランジスタの拡散層上に設けられたシリサイド層と、を備え、前記シリサイド層は、シリサイド化反応抑制金属を含み、前記シリサイド層の表面から所定の深さに至る領域において、前記シリサイド化反応抑制金属の濃度が、前記シリサイド層の表面から基板側へ向かって増大しており、前記シリサイド層の表面は、前記半導体基板の表面よりも上方に位置している、ことを特徴とする。
【００１９】
また、本発明の半導体装置の製造方法は、半導体基板上にソースおよびドレイン拡散層を形成する工程と、前記ソースおよびドレイン拡散層上にシリサイド化反応を抑制する第1の金属膜を形成する工程と、前記第1の金属膜の上に、第２の金属膜を形成する工程と、前記基板を熱処理することにより、１次シリサイド層を形成する工程と、前記半導体基板上から未反応の前記第1および第２の金属膜を除去する工程と、前記１次シリサイド層の上に２次シリサイド層を成長する工程と、を含むことを特徴とする。
【発明の効果】
【００２０】
ソース／ドレイン拡散層に形成されるシリサイド層のスパイクやコンタクトの突き抜けを抑制して、接合リークの発生を低減するとともに、シリサイド層を低抵抗化した半導体装置およびその製造方法を提供する。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照しつつ、本発明の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）
【００２２】
図１は、第１実施形態の半導体装置１を示す断面図である。半導体装置１は、半導体基板１０の上に形成されたトランジスタを有する。トランジスタのゲート電極は、ポリシリコン電極１４とその上に形成されたシリサイド層３２から構成される。さらに、低濃度ドーピング領域１６、高濃度ドーピング領域からなるソース／ドレイン拡散層２０、ソース／ドレイン拡散層２０上のシリサイド層３０を備える。シリサイド層３０の表面は、半導体基板１０の表面よりも上方に位置している。また、シリサイド層３０はシリサイド化反応抑制金属を含み、シリサイド層３０の表面から所定の深さに至る領域において、シリサイド層３０の表面から基板側へ向かってシリサイド化反応抑制金属の濃度が高くなる濃度プロファイルを有する。
【００２３】
シリサイド化反応抑制金属の濃度プロファイルは、
(i)基板表面の基準面から上方に向かって、低くなるとともに、
(ii) 基板表面の基準面から基板側に向かって、低くなる
濃度分布となる。
【００２４】
図２および図３は、本実施形態における半導体装置の製造工程を示す断面図である。
【００２５】
半導体基板１０の上に素子分離領域１２（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ；ＳＴＩ）を周知の方法により形成する。半導体基板１０としては、例えばシリコン基板とすることができる。次に素子形成領域において、熱酸化膜からなるゲート絶縁膜（不図示）とポリシリコン電極１４を形成する。
【００２６】
その後に、ＢＦ２を加速電圧３５ｋｅＶ、ドーズ量４×１０１３ａｔoｍｓ／ｃｍ２、３０°として注入し、続いてＡｓを加速電圧２ｋｅＶ、ドーズ量８×１０１４ａｔｏｍｓ／ｃｍ２、０°で注入する。
【００２７】
これにより、低濃度ドーピング領域１６が形成される。次に全面に酸化膜を成膜し、異方性エッチングをおこなって、ポリシリコン電極１４の側面にサイドウォール１８を形成する。
【００２８】
次に、Ａｓを加速電圧５ｋｅＶ、ドーズ量２×１０１５ａｔｏｍｓ／ｃｍ２、注入角度０°で注入し、続いてＰを加速電圧２０ｋｅＶ、ドーズ量５×１０１３ａｔｏｍｓ／ｃｍ２、注入角度０°で注入する。これにより、高濃度ドーピング領域であるソース／ドレイン拡散層２０が形成される（図２（ａ））。
【００２９】
次に、シリサイド化反応抑制金属である第１の金属膜２２を成膜する。シリサイド化反応抑制金属として、例えばＰｔ、Ｉｒ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂからなる群から選択される少なくとも一つの金属とすることができる。
【００３０】
本実施形態ではシリサイド化反応抑制金属として、Ｐｔを用いた。成膜法は、例えばスパッタ法とし、温度２３℃で行い、膜厚は１ｎｍとした（図２（ｂ））。
【００３１】
次に、全面に第２の金属膜２４を成膜する。本実施形態では第２の金属膜２４として、Ｎｉ膜を用いた。成膜法は、例えばスパッタ法とし、温度２３℃で行い、膜厚は７ｎｍとした（図２（ｃ））。
【００３２】
次に、時間９０秒で、熱処理を行って、シリサイド化反応を行う（図３（ａ））。
【００３３】
次に、王水でウェットエッチングすることにより、未反応のＮｉおよびＰｔを除去する（図３（ｂ））。これにより、ソース／ドレイン拡散層２０領域の表面、およびポリシリコン電極１４の表面に１次シリサイド層２６，２８が形成される。
【００３４】
この工程で形成された１次シリサイド層２６，２８は、Ｐｔが添加されたＮｉ２Ｓｉであり、１次シリサイド層の表面から基板側へ向かってシリサイド化反応抑制金属であるＰｔの濃度が低くなる濃度プロファイルを有する。
【００３５】
次に、加熱しながらシリコン含有ガスを供給することにより、１次シリサイド層２６，２８とシリコン含有ガスを反応させて、１次シリサイド層２６，２８の表面に２次シリサイド層を成長する（図３（ｃ））。
【００３６】
シリコン含有ガスとして、例えばモノシラン、ジシラン、トリシラン、ジクロロシラン、ＨＤＭＳ（ヘキサメチルジンラザン）等のいずれかとすることができる。本実施形態では、モノシランを用いた。モノシランは、温度４００℃で、流量１０ｓｃｃｍで、時間１０分間導入した。
【００３７】
本実施形態の製造方法によれば、２次シリサイド層の表面は、半導体基板の表面（図３ではＳＴＩ表面）よりも上方に位置する。また、1次シリサイド層２６，２８と２次シリサイド層を合わせたシリサイド層３０，３２全体において、シリサイド層３０，３２の表面から基板側へ向かってシリサイド化反応抑制金属であるＰｔの濃度が高くなる濃度プロファイルとなる。
【００３８】
また、本実施形態の製造方法によれば、ソース／ドレイン拡散層２０が形成され、その上側にシリサイド化反応抑制金属である第１の金属膜２２が成膜される。
【００３９】
熱処理を行って、シリサイド化反応を行う際、金属膜２２からソース／ドレイン拡散層２０に向かって、シリサイド化反応抑制金属のＰｔが拡散する。
【００４０】
そのため、基板表面の基準面から基板側に向かって、シリサイド化反応抑制金属の濃度は低くなる。この際の基板表面を、基準面とする。
【００４１】
その後、未反応のＮｉおよびＰｔは除去され、加熱しながらシリコン含有ガスを供給することにより、１次シリサイド層とシリコン含有ガスを反応させて、１次シリサイド層２６の表面に２次シリサイド層が成長される。
【００４２】
この時、基板表面の基準面近傍にあるシリサイド化反応抑制金属は、成長する２次シリサイド層に拡散するとともに、さらに基板表面の基準面から基板側に向かって、１次シリサイド層に拡散する。
【００４３】
そのため、基板表面の基準面近傍において、シリサイド化反応抑制金属の濃度が一番高く、シリサイド層表面に向かって、濃度が低くなる。また、基板側に向かっても同様に、シリサイド化反応抑制金属の濃度は低くなる。
【００４４】
続いて、周知の方法により、全面に層間絶縁膜３４を成膜した後、ドライエッチングでコンタクトホールを形成する。
【００４５】
その後に、コンタクトホールをＷ等の金属で埋め込んでからＣＭＰ法で平坦化して、コンタクトプラグ３６を形成する（図１）。これにより、本実施形態の半導体装置が得られる。なお、通常は、上層にさらに多層配線層が形成されるが、本実施形態では省略する。
【００４６】
次に、本実施形態の作用効果を説明する。
【００４７】
本実施形態の半導体装置は、シリサイド層にシリサイド化反応抑制金属としてＰｔを含み、そのシリサイド化反応抑制金属の濃度プロファイルは、(i)基板表面の基準面から上方に向かって、低くなるとともに、(ii) 基板表面の基準面から基板側に向かって、低くなる濃度分布となるため、基板方向へのシリサイド化反応を抑制し、シリサイドのスパイクを抑制することができると考えられる。
【００４８】
ここで、シリサイド層３０とソース／ドレイン界面におけるＰｔ濃度は、シリサイド層３０の表面におけるＰｔ濃度の１．０５倍〜１００倍、好ましくは１．０５倍〜１０倍とすることができる。こうすることで、シリサイド化反応抑制金属であるＰｔの作用により、基板側へのシリサイドのスパイクの発生を抑制できる。
【００４９】
したがって、ゲート−ゲート間が近い場合や、コンタクトホール形成のためのドライエッチングでシリサイド表面が、プラズマに曝されて高温になった場合でも、ソース／ドレイン拡散層２０のｐｎ接合を突き抜けるようなシリサイドのスパイクは発生しない。このため、接合リークを低減できる。
【００５０】
本実施形態の半導体装置では、シリサイド層の表面が半導体基板の表面よりも上方に位置する。これにより、ソース／ドレイン拡散層２０が薄くても、シリサイド層の十分な厚みを確保することができる。したがって、シリサイド層は、コンタクトホール形成のためのドライエッチングにおけるエッチングストッパとしても機能し、コンタクトホールの突き抜けを防止することができる。このため、接合リークを低減できる。
【００５１】
また、シリサイド層の十分な厚みを確保することができるという本実施形態の構成は、シリサイド層の低抵抗化という効果も有する。
これに対して、特許文献２にはソース／ドレイン拡散層にシリサイド反応抑制用不純物をイオン注入するか、シリサイド反応抑制用絶縁膜で覆ってから、コバルトシリサイドの形成を行っている。
【００５２】
特許文献２の構成の場合、シリサイドのスパイクは防止できるものの、シリサイド層の厚みが薄くなってしまうため、シリサイド層が高抵抗となってしまう。さらに、シリサイド層がコンタクトホール形成のためのドライエッチングにおけるエッチングストッパとして厚みが不十分であるため、コンタクトホールの突き抜けが生じる恐れがある。
（第２実施形態）
【００５３】
第２実施形態における半導体装置の製造方法は、1次シリサイド層２６，２８を形成し、未反応のＮｉおよびＰｔを除去する工程（図２（ａ））までは、第１実施形態と同様である。
【００５４】
本実施形態では未反応のＮｉおよびＰｔを除去した後、図４（ａ）に示すようにスパッタ法により２次シリサイド層を形成する点が、第1実施形態と異なる。
【００５５】
未反応のＮｉおよびＰｔを除去した後、全面にシリコン膜４０を室温でスパッタ法により成膜する（図４（ａ））。この時、シリコン膜４０は、サイドウォール１８上やＳＴＩ１２上にも形成される。
【００５６】
次に、温度５００℃、時間３０秒で、熱処理を行って、1次シリサイド層２６，２８からシリコン膜４０へＮｉおよびＰｔを拡散させることにより、２次シリサイド層を形成する。続いて、アンモニア−過酸化水素水混合液（ＡＰＭ）で洗浄を行うことにより、未反応のシリコン膜を除去する（図４（ｂ））。
【００５７】
1次シリサイド層と２次シリサイド層を合わせたシリサイド層３０，３２全体において、シリサイド層３０，３２の表面から基板側へ向かってシリサイド化反応抑制金属であるＰｔの濃度が高くなる濃度プロファイルとなる。
【００５８】
層間絶縁膜、コンタクトプラグは、第1実施形態と同様の方法により形成する。
【００５９】
第２実施形態による半導体装置においても、第１実施形態と同様の効果が得られる。
【００６０】
本実施形態においては、図４（ａ）のように、サイドウォール１８の表面上にもスパッタ法によるシリコン膜４０が形成される。
【００６１】
よって、この後の熱処理において、サイドウォール１８の表面上のシリコン膜４０にも、ポリシリコン電極１４上の１次シリサイド層２８またはソース／ドレイン拡散層２０の１次シリサイド層からＮｉおよびＰｔが拡散により供給されて、シリサイド化される懸念がある。
【００６２】
サイドウォールの表面上にシリサイド層が形成されると、低抵抗な１次シリサイド層２６によりゲートとソース／ドレイン拡散層２０が電気的にショートしてしまうことが懸念される。しかしながら、サイドウォール１８上にスパッタ法により形成されたシリコン膜は、ドライエッチングによるＣの混入がなく、アモルファス構造であるため、不均一シリサイド反応が抑制される構成となっている。
【００６３】
したがって、サイドウォール１８の表面上のシリコン膜４０においては、シリサイド化反応は均一に進行するため、ゲート−ソース／ドレイン拡散層２０の電気的ショートは生じないように制御することが可能である。
（第３実施形態）
【００６４】
第３実施形態における半導体装置は、2次シリサイド層をスパッタ法で形成する点は第２実施形態と同様である。
【００６５】
サイドウォールを図５に示すような略垂直な形状とすることにより、サイドウォールの表面上のシリコン膜の堆積を防止する点で、第２実施形態と異なる。
【００６６】
以下、本実施形態の製造方法を図５を用いて説明する。
【００６７】
第1実施形態と同様の工程により、高濃度ドーピング領域であるソース／ドレイン拡散層２０を形成する。ただし、サイドウォール４２は略垂直な形状となっている。近年の微細化の進展により、サイドウォール４２の幅（図５（ａ）のｄ）は、４５ｎｍ世代では２５−３０ｎｍ、３２ｎｍ世代では２０ｎｍ以下になる。
【００６８】
すなわち、サイドウォール４２は略垂直な形状になる。このような形状のサイドウォール４２を有する基板上に、シリコン膜４０をスパッタ法により成膜した場合、図５（ｂ）に示すようにサイドウォール４２の略垂直な側面にはシリコンが付着しない。
【００６９】
シリコン膜をスパッタした後、熱処理を行って、２次シリサイド層を形成し（図５（ｂ））、ＡＰＭ洗浄を行うことにより未反応のシリコン膜を除去する（図５（ｃ））工程は、第２実施形態と同様である。
【００７０】
上述のように、本実施形態による半導体装置においては、ゲート電極とソース／ドレイン拡散層２０がシリサイド層により電気的にショートすることはない。
すなわち、本実施形態の半導体装置においては、ゲート電極とソース／ドレイン拡散層２０との間のシリサイド層による電気的ショートを確実に防止することができる。
【００７１】
本実施形態による半導体装置においても、第１実施形態と同様の効果を有する。
（第４実施形態）
【００７２】
第４実施形態における半導体装置は、2次シリサイド層をスパッタ法で形成する点は第２実施形態と同様である。本実施形態の半導体装置においては、図６（ｃ）に示すように、サイドウォールがポリシリコン電極の側壁およびソース／ドレイン拡散層２０表面の一部を覆うＳｉＯ２（第１の絶縁膜５０）と、その表面を覆うＳｉＮ（第２の絶縁膜５２）とからなる。
【００７３】
さらに、図６（ｃ）の点線ａ１、ａ２で囲まれた部分のように、ＳｉＯ２（第１の絶縁膜５０）の端部はＳｉＮの端部（第２の絶縁膜５２）よりも内側に入り込んだノッチ形状を有する。
【００７４】
以下、本実施形態の製造方法を図６〜図８を用いて説明する。
半導体基板の上に素子分離領域、ゲート絶縁膜（不図示）、ポリシリコン電極、および低濃度ドーピング領域（ＬＤＤ領域）を形成するまでは、他の実施形態と同様の方法により形成される。次に、ＣＶＤ法（４２０℃）により、ＳｉＯ２を１０ｎｍ成膜し、続いてＡＬＣＶＤ法（４００℃）により、ＳｉＮを１０ｎｍ成膜する。
【００７５】
そして、ドライエッチングを行うことにより、ＳｉＯ２、ＳｉＮの２層からなるサイドウォールを形成する（図６（ａ））。
【００７６】
次に、第１実施形態と同様に、高濃度ドーピング領域であるソース／ドレイン拡散層２０を形成する（図６（ｂ））。その後に、希フッ酸処理を行う（図６（ｃ））。
【００７７】
この時、希フッ酸によるＳｉＯ２のエッチング速度は、ＳｉＮのエッチング速度よりも大きいため、図６（ｃ）に点線で囲まれた領域に示されるようなノッチ形状が得られる。
【００７８】
次に、第１実施形態と同様に、第１の金属膜２２としてシリサイド化反応抑制金属であるＰｔをスパッタ法により成膜し（図７（ａ））、続いて第２の金属膜２４としてＮｉ膜をスパッタ法により成膜する（図７（ｂ））。
【００７９】
次に、第１実施形態と同様に、熱処理によるシリサイド化反応（図７（ｃ））、ウェットエッチングによる未反応のＮｉおよびＰｔを除去する（図８（ａ））ことにより、ソース／ドレイン拡散層２０の表面、およびポリシリコン電極１４の表面に１次シリサイド層２６，２８を形成する。
【００８０】
この工程で形成された１次シリサイド層２６，２８は、Ｐｔが添加されたＮｉ２Ｓｉであり、１次シリサイド層２６，２８の表面から基板側へ向かってシリサイド化反応抑制金属であるＰｔの濃度が低くなる濃度プロファイルを有する。
【００８１】
次に、全面にシリコン膜４０を室温でスパッタ法により成膜する（図８（ｂ））。この時、シリコン膜４０は、サイドウォール上やＳＴＩ上にも形成される。点線ｂ１で囲まれた領域のノッチにおいては、ゲート電極上およびサイドウォール上に形成されたシリコン膜は繋がっていてもよい。
【００８２】
点線ｂ２で囲まれた領域のノッチにおいては、サイドウォール上に形成されたシリコン膜４０と、ソース／ドレイン拡散層２０上に形成されたシリコン膜４０とは、ノッチ形状により、分離されている点は注目すべきである。
【００８３】
これにより、後の工程で熱処理によるシリサイド化を行った後においても、ゲート電極とソース／ドレイン拡散層２０とは電気的にショートすることを確実に防止することができる。
【００８４】
次に、温度５００℃で時間９０秒、熱処理を行って、1次シリサイド層２６，２８からシリコン膜へＮｉおよびＰｔを拡散させることにより、２次シリサイド層を形成する。続いて、アンモニア−過酸化水素水混合液（ＡＰＭ）で洗浄を行うことにより、未反応のシリコン膜を除去する（図８（ｃ））。
【００８５】
1次シリサイド層と２次シリサイド層を合わせたシリサイド層３０，３２全体において、シリサイド層３０，３２の表面から基板側へ向かってシリサイド化反応抑制金属であるＰｔの濃度が高くなる濃度プロファイルとなる。層間絶縁膜、コンタクトプラグは、第1実施形態と同様の方法により形成する。
【００８６】
また、本実施形態による半導体装置においても、第１実施形態と同様の効果を有する。
【００８７】
本発明による半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態ではＮ−ＭＯＳトランジスタの例を示したが、本発明の構成はＰ−ＭＯＳトランジスタに対しても同様の効果を奏する。
【００８８】
また、第２、第３、第４実施形態において、未反応のシリコン膜はＡＰＭ洗浄により除去したが、ＳＴＩ上やサイドウォール上に残った未反応のシリコン膜は酸化してもよい。
【図面の簡単な説明】
【００８９】
【図１】本発明による第1実施形態の半導体装置を示す断面図である。
【図２】第1実施形態の半導体装置の製造工程を示す断面図である。
【図３】第1実施形態の半導体装置の製造工程を示す断面図である。
【図４】第２実施形態の半導体装置の製造工程を示す断面図である。
【図５】第３実施形態の半導体装置の製造工程を示す断面図である。
【図６】第４実施形態の半導体装置の製造工程を示す断面図である。
【図７】第４実施形態の半導体装置の製造工程を示す断面図である。
【図８】第４実施形態の半導体装置の製造工程を示す断面図である。
【図９】従来の半導体装置の製造工程を示す断面図である。
【図１０】従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
【００９０】
１ 半導体装置
１０ 半導体基板
１２ 素子分離領域（ＳＴＩ）
１４ ポリシリコン電極
１６ 低濃度ドーピング領域
１８ サイドウォール
２０ ソース／ドレイン拡散層（高濃度ドーピング領域）
２２ 第１の金属膜
２４ 第２の金属膜
２６ １次シリサイド層
２８ １次シリサイド層
３０ シリサイド層
３２ シリサイド層
３４ 層間絶縁膜
３６ コンタクトプラグ
４０ シリコン膜
４２ サイドウォール
５０ 第１の絶縁膜
５２ 第２の絶縁膜
６０ 半導体基板
６２ 素子分離領域（ＳＴＩ）
６４ 低濃度ドーピング領域
６６ ポリシリコン電極
６８ サイドウォール
７０ ソース／ドレイン拡散層
７２ ＮｉＰｔ合金膜
７４ １次シリサイド層
７６ １次シリサイド層
８０ シリサイド層
８２ シリサイド層
８４ 層間絶縁膜
８６ コンタクトプラグ
９０ スパイク
９２ スパイク
９４ コンタクトプラグ
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関する。特に、シリサイド層を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路を形成する半導体素子、例えばＭＯＳトランジスタにおいては、コンタクト抵抗を低減するために、ソース／ドレイン拡散層およびゲート電極上にシリサイド層が形成される。シリサイド層としては、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等が用いられる。特に近年では、耐熱性向上の観点から、Ｐｔを添加したニッケルシリサイドが用いられる。
【０００３】
以下、シリサイド層にＰｔ添加ニッケルシリサイドを用いた従来の半導体装置の製造方法を図９および図１０により説明する。
【０００４】
半導体基板６０の上に素子分離領域６２（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ；ＳＴＩ）を周知の方法により形成する。次に素子形成領域において、熱酸化膜からなるゲート絶縁膜（不図示）とポリシリコン電極６６を形成する。その後に、例えばｎ型不純物をイオン注入することにより低濃度ドーピング領域６４（ＬＤＤ領域）を形成する。
【０００５】
次に全面に酸化膜を成膜し、異方性エッチングをおこなって、ポリシリコン電極の側面にサイドウォール６８を形成する。次に、ｎ型不純物をイオン注入することにより、高濃度ドーピング領域であるソース／ドレイン拡散層７０を形成する（図９（ａ））。
【０００６】
次に、全面にＮｉＰｔ合金膜７２をスパッタ法により膜厚８ｎｍ程度、成膜する（図９（ｂ））。ＮｉＰｔ合金膜７２のＰｔ含有量は通常約５％である。
【０００７】
次に、温度３７５℃で熱処理を行って、１次シリサイド層７４、７６を形成する（図９（ｃ））。この工程で形成されるシリサイド層は、Ｐｔが添加されたＮｉ２Ｓｉである。
【０００８】
次に、王水でウェットエッチングすることにより、未反応のＮｉＰｔ合金膜を除去する（図１０（ａ））。これにより、ソース／ドレイン拡散層７０の表面、およびゲート電極の表面にＰｔが約５％添加されたＮｉ２Ｓｉからなるシリサイド層７４、７６が形成される。
【０００９】
次に、５００℃の高温で熱処理することにより、シリサイド層はＰｔ添加ＮｉＳｉとなる。こうして、ゲート電極上のＰｔ添加ＮｉＳｉからなるシリサイド層８２、ソース／ドレイン拡散層７０上のＰｔ添加ＮｉＳｉからなるシリサイド層８０が形成される（図１０（ｂ））。
【００１０】
続いて、周知の方法により、全面に層間絶縁膜８４を成膜した後、ドライエッチングでコンタクトホールを形成する。そして、コンタクトホールをＷ等の金属で埋め込んでからＣＭＰ法で平坦化して、コンタクトプラグ８６を形成する（図１０（ｃ））。これにより、従来の半導体装置が得られる。通常は、半導体装置の上層にさらに多層配線層が形成されるが、ここでは省略する。
【００１１】
上述の製造方法で形成された半導体装置におけるシリサイド層８０では、添加されたＰｔ濃度は膜中で均一な分布となる。また、シリサイド層８０の表面は、半導体基板６０の表面と実質的に同一平面に位置する。
【００１２】
なお、上記の製造方法に（類似の）公知文献として、特許文献１が挙げられる。特許文献１ではＥｒ添加ニッケルシリサイドを形成する技術が開示されている。
【特許文献１】特開２００７−０６７２２５号公報
【特許文献２】特開２００５−１４２４２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
近年、半導体素子の微細化が進展するに従い、ＭＯＳトランジスタのソース／ドレイン拡散層７０を形成する不純物拡散層のｐｎ接合は浅くなる。そのため、ソース／ドレイン拡散層７０の不純物拡散層表面に形成されているシリサイド層も薄膜化が進んでいる。これに伴い、以下のような種々の問題が生じている（図１０（ｃ））。
【００１４】
シリサイド層の薄膜化を行うと、トランジスタのゲート−ゲート間のスペースが広い場合には接合リークは低減されるが、ゲート−ゲート間の距離が狭い場合には、図１０（ｃ）に示すように逆にシリサイドにスパイク９０が発生し、接合リークが増加してしまう。
【００１５】
また、コンタクトホールを形成するドライエッチング工程において、シリサイド層表面がプラズマに晒され、加熱される。これにより、図１０（ｃ）に示すように、ソース／ドレイン拡散層７０のコンタクトの下方領域においてシリサイドのスパイク９２が発生し、接合リークが増加してしまう。
【００１６】
また、コンタクトホールを形成する際には、シリサイド層がドライエッチングのエッチングストッパとして機能する。しかしながら、シリサイド層の薄膜化が進むにつれて、図１０（ｃ）のように、エッチングがソース／ドレイン拡散層７０のｐｎ接合を突き抜けてしまい、コンタクトプラグ９４が基板まで入り込む。これにより、接合リークが増加する場合もある。
さらに、シリサイド層の薄膜化は、シリサイド層の高抵抗化ももたらす。
【００１７】
このように従来の半導体装置では、シリサイド層の薄膜化に伴い、接合リークの増加と高抵抗化が問題であった。
【課題を解決するための手段】
【００１８】
本発明の半導体装置は、半導体基板と、前記半導体基板上に設けられたトランジスタと、前記トランジスタの拡散層上に設けられたシリサイド層と、を備え、前記シリサイド層は、シリサイド化反応抑制金属を含み、前記シリサイド層の表面から所定の深さに至る領域において、前記シリサイド化反応抑制金属の濃度が、前記シリサイド層の表面から基板側へ向かって増大しており、前記シリサイド層の表面は、前記半導体基板の表面よりも上方に位置している、ことを特徴とする。
【００１９】
また、本発明の半導体装置の製造方法は、半導体基板上にソースおよびドレイン拡散層を形成する工程と、前記ソースおよびドレイン拡散層上にシリサイド化反応を抑制する第1の金属膜を形成する工程と、前記第1の金属膜の上に、第２の金属膜を形成する工程と、前記基板を熱処理することにより、１次シリサイド層を形成する工程と、前記半導体基板上から未反応の前記第1および第２の金属膜を除去する工程と、前記１次シリサイド層の上に２次シリサイド層を成長する工程と、を含むことを特徴とする。
【発明の効果】
【００２０】
ソース／ドレイン拡散層に形成されるシリサイド層のスパイクやコンタクトの突き抜けを抑制して、接合リークの発生を低減するとともに、シリサイド層を低抵抗化した半導体装置およびその製造方法を提供する。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照しつつ、本発明の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）
【００２２】
図１は、第１実施形態の半導体装置１を示す断面図である。半導体装置１は、半導体基板１０の上に形成されたトランジスタを有する。トランジスタのゲート電極は、ポリシリコン電極１４とその上に形成されたシリサイド層３２から構成される。さらに、低濃度ドーピング領域１６、高濃度ドーピング領域からなるソース／ドレイン拡散層２０、ソース／ドレイン拡散層２０上のシリサイド層３０を備える。シリサイド層３０の表面は、半導体基板１０の表面よりも上方に位置している。また、シリサイド層３０はシリサイド化反応抑制金属を含み、シリサイド層３０の表面から所定の深さに至る領域において、シリサイド層３０の表面から基板側へ向かってシリサイド化反応抑制金属の濃度が高くなる濃度プロファイルを有する。
【００２３】
シリサイド化反応抑制金属の濃度プロファイルは、
(i)基板表面の基準面から上方に向かって、低くなるとともに、
(ii) 基板表面の基準面から基板側に向かって、低くなる
濃度分布となる。
【００２４】
図２および図３は、本実施形態における半導体装置の製造工程を示す断面図である。
【００２５】
半導体基板１０の上に素子分離領域１２（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ；ＳＴＩ）を周知の方法により形成する。半導体基板１０としては、例えばシリコン基板とすることができる。次に素子形成領域において、熱酸化膜からなるゲート絶縁膜（不図示）とポリシリコン電極１４を形成する。
【００２６】
その後に、ＢＦ２を加速電圧３５ｋｅＶ、ドーズ量４×１０１３ａｔoｍｓ／ｃｍ２、３０°として注入し、続いてＡｓを加速電圧２ｋｅＶ、ドーズ量８×１０１４ａｔｏｍｓ／ｃｍ２、０°で注入する。
【００２７】
これにより、低濃度ドーピング領域１６が形成される。次に全面に酸化膜を成膜し、異方性エッチングをおこなって、ポリシリコン電極１４の側面にサイドウォール１８を形成する。
【００２８】
次に、Ａｓを加速電圧５ｋｅＶ、ドーズ量２×１０１５ａｔｏｍｓ／ｃｍ２、注入角度０°で注入し、続いてＰを加速電圧２０ｋｅＶ、ドーズ量５×１０１３ａｔｏｍｓ／ｃｍ２、注入角度０°で注入する。これにより、高濃度ドーピング領域であるソース／ドレイン拡散層２０が形成される（図２（ａ））。
【００２９】
次に、シリサイド化反応抑制金属である第１の金属膜２２を成膜する。シリサイド化反応抑制金属として、例えばＰｔ、Ｉｒ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂからなる群から選択される少なくとも一つの金属とすることができる。
【００３０】
本実施形態ではシリサイド化反応抑制金属として、Ｐｔを用いた。成膜法は、例えばスパッタ法とし、温度２３℃で行い、膜厚は１ｎｍとした（図２（ｂ））。
【００３１】
次に、全面に第２の金属膜２４を成膜する。本実施形態では第２の金属膜２４として、Ｎｉ膜を用いた。成膜法は、例えばスパッタ法とし、温度２３℃で行い、膜厚は７ｎｍとした（図２（ｃ））。
【００３２】
次に、時間９０秒で、熱処理を行って、シリサイド化反応を行う（図３（ａ））。
【００３３】
次に、王水でウェットエッチングすることにより、未反応のＮｉおよびＰｔを除去する（図３（ｂ））。これにより、ソース／ドレイン拡散層２０領域の表面、およびポリシリコン電極１４の表面に１次シリサイド層２６，２８が形成される。
【００３４】
この工程で形成された１次シリサイド層２６，２８は、Ｐｔが添加されたＮｉ２Ｓｉであり、１次シリサイド層の表面から基板側へ向かってシリサイド化反応抑制金属であるＰｔの濃度が低くなる濃度プロファイルを有する。
【００３５】
次に、加熱しながらシリコン含有ガスを供給することにより、１次シリサイド層２６，２８とシリコン含有ガスを反応させて、１次シリサイド層２６，２８の表面に２次シリサイド層を成長する（図３（ｃ））。
【００３６】
シリコン含有ガスとして、例えばモノシラン、ジシラン、トリシラン、ジクロロシラン、ＨＤＭＳ（ヘキサメチルジンラザン）等のいずれかとすることができる。本実施形態では、モノシランを用いた。モノシランは、温度４００℃で、流量１０ｓｃｃｍで、時間１０分間導入した。
【００３７】
本実施形態の製造方法によれば、２次シリサイド層の表面は、半導体基板の表面（図３ではＳＴＩ表面）よりも上方に位置する。また、1次シリサイド層２６，２８と２次シリサイド層を合わせたシリサイド層３０，３２全体において、シリサイド層３０，３２の表面から基板側へ向かってシリサイド化反応抑制金属であるＰｔの濃度が高くなる濃度プロファイルとなる。
【００３８】
また、本実施形態の製造方法によれば、ソース／ドレイン拡散層２０が形成され、その上側にシリサイド化反応抑制金属である第１の金属膜２２が成膜される。
【００３９】
熱処理を行って、シリサイド化反応を行う際、金属膜２２からソース／ドレイン拡散層２０に向かって、シリサイド化反応抑制金属のＰｔが拡散する。
【００４０】
そのため、基板表面の基準面から基板側に向かって、シリサイド化反応抑制金属の濃度は低くなる。この際の基板表面を、基準面とする。
【００４１】
その後、未反応のＮｉおよびＰｔは除去され、加熱しながらシリコン含有ガスを供給することにより、１次シリサイド層とシリコン含有ガスを反応させて、１次シリサイド層２６の表面に２次シリサイド層が成長される。
【００４２】
この時、基板表面の基準面近傍にあるシリサイド化反応抑制金属は、成長する２次シリサイド層に拡散するとともに、さらに基板表面の基準面から基板側に向かって、１次シリサイド層に拡散する。
【００４３】
そのため、基板表面の基準面近傍において、シリサイド化反応抑制金属の濃度が一番高く、シリサイド層表面に向かって、濃度が低くなる。また、基板側に向かっても同様に、シリサイド化反応抑制金属の濃度は低くなる。
【００４４】
続いて、周知の方法により、全面に層間絶縁膜３４を成膜した後、ドライエッチングでコンタクトホールを形成する。
【００４５】
その後に、コンタクトホールをＷ等の金属で埋め込んでからＣＭＰ法で平坦化して、コンタクトプラグ３６を形成する（図１）。これにより、本実施形態の半導体装置が得られる。なお、通常は、上層にさらに多層配線層が形成されるが、本実施形態では省略する。
【００４６】
次に、本実施形態の作用効果を説明する。
【００４７】
本実施形態の半導体装置は、シリサイド層にシリサイド化反応抑制金属としてＰｔを含み、そのシリサイド化反応抑制金属の濃度プロファイルは、(i)基板表面の基準面から上方に向かって、低くなるとともに、(ii) 基板表面の基準面から基板側に向かって、低くなる濃度分布となるため、基板方向へのシリサイド化反応を抑制し、シリサイドのスパイクを抑制することができると考えられる。
【００４８】
ここで、シリサイド層３０とソース／ドレイン界面におけるＰｔ濃度は、シリサイド層３０の表面におけるＰｔ濃度の１．０５倍〜１００倍、好ましくは１．０５倍〜１０倍とすることができる。こうすることで、シリサイド化反応抑制金属であるＰｔの作用により、基板側へのシリサイドのスパイクの発生を抑制できる。
【００４９】
したがって、ゲート−ゲート間が近い場合や、コンタクトホール形成のためのドライエッチングでシリサイド表面が、プラズマに曝されて高温になった場合でも、ソース／ドレイン拡散層２０のｐｎ接合を突き抜けるようなシリサイドのスパイクは発生しない。このため、接合リークを低減できる。
【００５０】
本実施形態の半導体装置では、シリサイド層の表面が半導体基板の表面よりも上方に位置する。これにより、ソース／ドレイン拡散層２０が薄くても、シリサイド層の十分な厚みを確保することができる。したがって、シリサイド層は、コンタクトホール形成のためのドライエッチングにおけるエッチングストッパとしても機能し、コンタクトホールの突き抜けを防止することができる。このため、接合リークを低減できる。
【００５１】
また、シリサイド層の十分な厚みを確保することができるという本実施形態の構成は、シリサイド層の低抵抗化という効果も有する。
これに対して、特許文献２にはソース／ドレイン拡散層にシリサイド反応抑制用不純物をイオン注入するか、シリサイド反応抑制用絶縁膜で覆ってから、コバルトシリサイドの形成を行っている。
【００５２】
特許文献２の構成の場合、シリサイドのスパイクは防止できるものの、シリサイド層の厚みが薄くなってしまうため、シリサイド層が高抵抗となってしまう。さらに、シリサイド層がコンタクトホール形成のためのドライエッチングにおけるエッチングストッパとして厚みが不十分であるため、コンタクトホールの突き抜けが生じる恐れがある。
（第２実施形態）
【００５３】
第２実施形態における半導体装置の製造方法は、1次シリサイド層２６，２８を形成し、未反応のＮｉおよびＰｔを除去する工程（図２（ａ））までは、第１実施形態と同様である。
【００５４】
本実施形態では未反応のＮｉおよびＰｔを除去した後、図４（ａ）に示すようにスパッタ法により２次シリサイド層を形成する点が、第1実施形態と異なる。
【００５５】
未反応のＮｉおよびＰｔを除去した後、全面にシリコン膜４０を室温でスパッタ法により成膜する（図４（ａ））。この時、シリコン膜４０は、サイドウォール１８上やＳＴＩ１２上にも形成される。
【００５６】
次に、温度５００℃、時間３０秒で、熱処理を行って、1次シリサイド層２６，２８からシリコン膜４０へＮｉおよびＰｔを拡散させることにより、２次シリサイド層を形成する。続いて、アンモニア−過酸化水素水混合液（ＡＰＭ）で洗浄を行うことにより、未反応のシリコン膜を除去する（図４（ｂ））。
【００５７】
1次シリサイド層と２次シリサイド層を合わせたシリサイド層３０，３２全体において、シリサイド層３０，３２の表面から基板側へ向かってシリサイド化反応抑制金属であるＰｔの濃度が高くなる濃度プロファイルとなる。
【００５８】
層間絶縁膜、コンタクトプラグは、第1実施形態と同様の方法により形成する。
【００５９】
第２実施形態による半導体装置においても、第１実施形態と同様の効果が得られる。
【００６０】
本実施形態においては、図４（ａ）のように、サイドウォール１８の表面上にもスパッタ法によるシリコン膜４０が形成される。
【００６１】
よって、この後の熱処理において、サイドウォール１８の表面上のシリコン膜４０にも、ポリシリコン電極１４上の１次シリサイド層２８またはソース／ドレイン拡散層２０の１次シリサイド層からＮｉおよびＰｔが拡散により供給されて、シリサイド化される懸念がある。
【００６２】
サイドウォールの表面上にシリサイド層が形成されると、低抵抗な１次シリサイド層２６によりゲートとソース／ドレイン拡散層２０が電気的にショートしてしまうことが懸念される。しかしながら、サイドウォール１８上にスパッタ法により形成されたシリコン膜は、ドライエッチングによるＣの混入がなく、アモルファス構造であるため、不均一シリサイド反応が抑制される構成となっている。
【００６３】
したがって、サイドウォール１８の表面上のシリコン膜４０においては、シリサイド化反応は均一に進行するため、ゲート−ソース／ドレイン拡散層２０の電気的ショートは生じないように制御することが可能である。
（第３実施形態）
【００６４】
第３実施形態における半導体装置は、2次シリサイド層をスパッタ法で形成する点は第２実施形態と同様である。
【００６５】
サイドウォールを図５に示すような略垂直な形状とすることにより、サイドウォールの表面上のシリコン膜の堆積を防止する点で、第２実施形態と異なる。
【００６６】
以下、本実施形態の製造方法を図５を用いて説明する。
【００６７】
第1実施形態と同様の工程により、高濃度ドーピング領域であるソース／ドレイン拡散層２０を形成する。ただし、サイドウォール４２は略垂直な形状となっている。近年の微細化の進展により、サイドウォール４２の幅（図５（ａ）のｄ）は、４５ｎｍ世代では２５−３０ｎｍ、３２ｎｍ世代では２０ｎｍ以下になる。
【００６８】
すなわち、サイドウォール４２は略垂直な形状になる。このような形状のサイドウォール４２を有する基板上に、シリコン膜４０をスパッタ法により成膜した場合、図５（ｂ）に示すようにサイドウォール４２の略垂直な側面にはシリコンが付着しない。
【００６９】
シリコン膜をスパッタした後、熱処理を行って、２次シリサイド層を形成し（図５（ｂ））、ＡＰＭ洗浄を行うことにより未反応のシリコン膜を除去する（図５（ｃ））工程は、第２実施形態と同様である。
【００７０】
上述のように、本実施形態による半導体装置においては、ゲート電極とソース／ドレイン拡散層２０がシリサイド層により電気的にショートすることはない。
すなわち、本実施形態の半導体装置においては、ゲート電極とソース／ドレイン拡散層２０との間のシリサイド層による電気的ショートを確実に防止することができる。
【００７１】
本実施形態による半導体装置においても、第１実施形態と同様の効果を有する。
（第４実施形態）
【００７２】
第４実施形態における半導体装置は、2次シリサイド層をスパッタ法で形成する点は第２実施形態と同様である。本実施形態の半導体装置においては、図６（ｃ）に示すように、サイドウォールがポリシリコン電極の側壁およびソース／ドレイン拡散層２０表面の一部を覆うＳｉＯ２（第１の絶縁膜５０）と、その表面を覆うＳｉＮ（第２の絶縁膜５２）とからなる。
【００７３】
さらに、図６（ｃ）の点線ａ１、ａ２で囲まれた部分のように、ＳｉＯ２（第１の絶縁膜５０）の端部はＳｉＮの端部（第２の絶縁膜５２）よりも内側に入り込んだノッチ形状を有する。
【００７４】
以下、本実施形態の製造方法を図６〜図８を用いて説明する。
半導体基板の上に素子分離領域、ゲート絶縁膜（不図示）、ポリシリコン電極、および低濃度ドーピング領域（ＬＤＤ領域）を形成するまでは、他の実施形態と同様の方法により形成される。次に、ＣＶＤ法（４２０℃）により、ＳｉＯ２を１０ｎｍ成膜し、続いてＡＬＣＶＤ法（４００℃）により、ＳｉＮを１０ｎｍ成膜する。
【００７５】
そして、ドライエッチングを行うことにより、ＳｉＯ２、ＳｉＮの２層からなるサイドウォールを形成する（図６（ａ））。
【００７６】
次に、第１実施形態と同様に、高濃度ドーピング領域であるソース／ドレイン拡散層２０を形成する（図６（ｂ））。その後に、希フッ酸処理を行う（図６（ｃ））。
【００７７】
この時、希フッ酸によるＳｉＯ２のエッチング速度は、ＳｉＮのエッチング速度よりも大きいため、図６（ｃ）に点線で囲まれた領域に示されるようなノッチ形状が得られる。
【００７８】
次に、第１実施形態と同様に、第１の金属膜２２としてシリサイド化反応抑制金属であるＰｔをスパッタ法により成膜し（図７（ａ））、続いて第２の金属膜２４としてＮｉ膜をスパッタ法により成膜する（図７（ｂ））。
【００７９】
次に、第１実施形態と同様に、熱処理によるシリサイド化反応（図７（ｃ））、ウェットエッチングによる未反応のＮｉおよびＰｔを除去する（図８（ａ））ことにより、ソース／ドレイン拡散層２０の表面、およびポリシリコン電極１４の表面に１次シリサイド層２６，２８を形成する。
【００８０】
この工程で形成された１次シリサイド層２６，２８は、Ｐｔが添加されたＮｉ２Ｓｉであり、１次シリサイド層２６，２８の表面から基板側へ向かってシリサイド化反応抑制金属であるＰｔの濃度が低くなる濃度プロファイルを有する。
【００８１】
次に、全面にシリコン膜４０を室温でスパッタ法により成膜する（図８（ｂ））。この時、シリコン膜４０は、サイドウォール上やＳＴＩ上にも形成される。点線ｂ１で囲まれた領域のノッチにおいては、ゲート電極上およびサイドウォール上に形成されたシリコン膜は繋がっていてもよい。
【００８２】
点線ｂ２で囲まれた領域のノッチにおいては、サイドウォール上に形成されたシリコン膜４０と、ソース／ドレイン拡散層２０上に形成されたシリコン膜４０とは、ノッチ形状により、分離されている点は注目すべきである。
【００８３】
これにより、後の工程で熱処理によるシリサイド化を行った後においても、ゲート電極とソース／ドレイン拡散層２０とは電気的にショートすることを確実に防止することができる。
【００８４】
次に、温度５００℃で時間９０秒、熱処理を行って、1次シリサイド層２６，２８からシリコン膜へＮｉおよびＰｔを拡散させることにより、２次シリサイド層を形成する。続いて、アンモニア−過酸化水素水混合液（ＡＰＭ）で洗浄を行うことにより、未反応のシリコン膜を除去する（図８（ｃ））。
【００８５】
1次シリサイド層と２次シリサイド層を合わせたシリサイド層３０，３２全体において、シリサイド層３０，３２の表面から基板側へ向かってシリサイド化反応抑制金属であるＰｔの濃度が高くなる濃度プロファイルとなる。層間絶縁膜、コンタクトプラグは、第1実施形態と同様の方法により形成する。
【００８６】
また、本実施形態による半導体装置においても、第１実施形態と同様の効果を有する。
【００８７】
本発明による半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態ではＮ−ＭＯＳトランジスタの例を示したが、本発明の構成はＰ−ＭＯＳトランジスタに対しても同様の効果を奏する。
【００８８】
また、第２、第３、第４実施形態において、未反応のシリコン膜はＡＰＭ洗浄により除去したが、ＳＴＩ上やサイドウォール上に残った未反応のシリコン膜は酸化してもよい。
【図面の簡単な説明】
【００８９】
【図１】本発明による第1実施形態の半導体装置を示す断面図である。
【図２】第1実施形態の半導体装置の製造工程を示す断面図である。
【図３】第1実施形態の半導体装置の製造工程を示す断面図である。
【図４】第２実施形態の半導体装置の製造工程を示す断面図である。
【図５】第３実施形態の半導体装置の製造工程を示す断面図である。
【図６】第４実施形態の半導体装置の製造工程を示す断面図である。
【図７】第４実施形態の半導体装置の製造工程を示す断面図である。
【図８】第４実施形態の半導体装置の製造工程を示す断面図である。
【図９】従来の半導体装置の製造工程を示す断面図である。
【図１０】従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
【００９０】
１ 半導体装置
１０ 半導体基板
１２ 素子分離領域（ＳＴＩ）
１４ ポリシリコン電極
１６ 低濃度ドーピング領域
１８ サイドウォール
２０ ソース／ドレイン拡散層（高濃度ドーピング領域）
２２ 第１の金属膜
２４ 第２の金属膜
２６ １次シリサイド層
２８ １次シリサイド層
３０ シリサイド層
３２ シリサイド層
３４ 層間絶縁膜
３６ コンタクトプラグ
４０ シリコン膜
４２ サイドウォール
５０ 第１の絶縁膜
５２ 第２の絶縁膜
６０ 半導体基板
６２ 素子分離領域（ＳＴＩ）
６４ 低濃度ドーピング領域
６６ ポリシリコン電極
６８ サイドウォール
７０ ソース／ドレイン拡散層
７２ ＮｉＰｔ合金膜
７４ １次シリサイド層
７６ １次シリサイド層
８０ シリサイド層
８２ シリサイド層
８４ 層間絶縁膜
８６ コンタクトプラグ
９０ スパイク
９２ スパイク
９４ コンタクトプラグ
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられたトランジスタと、
前記トランジスタの拡散層上に設けられたシリサイド層と、
を備え、
前記シリサイド層は、シリサイド化反応抑制金属を含み、
前記シリサイド層の表面から所定の深さに至る領域において、前記シリサイド化反応抑制金属の濃度が、前記シリサイド層の表面から基板側へ向かって増大しており、
前記シリサイド層の表面は、前記半導体基板の表面よりも上方に位置している、
ことを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられたトランジスタと、
前記トランジスタの拡散層上に設けられたシリサイド層と、
を備え、
前記シリサイド層はシリサイド化反応抑制金属を含み、
前記シリサイド層の表面から所定の深さに至る領域において、前記シリサイド化反応抑制金属の濃度が、
基板表面の基準面から上方に向かって、低くなるとともに、
基板表面の基準面から基板側に向かって、低くなる
ことを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記シリサイド化反応抑制金属は、Ｐｔ、Ｉｒ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂからなる群から選択される少なくとも一つの金属であることを特徴とする半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記シリサイド層はニッケルシリサイドである半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記シリサイド化反応抑制金属はＰｔである半導体装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置において、
前記トランジスタのゲート電極の側壁にはサイドウォールをさらに備え、
前記サイドウォールは前記ゲート電極の側壁、およびソースおよびドレイン拡散層表面の一部を覆う第１の絶縁膜と、前記第1の絶縁膜の表面を覆う第２の絶縁膜からなり、
前記第１の絶縁膜の端部は、前記第２の絶縁膜の端部より内側へ入り込んだノッチ形状を有することを特徴とする半導体装置。
【請求項７】
半導体基板上にソースおよびドレイン拡散層を形成する工程と、
前記ソースおよびドレイン拡散層上にシリサイド化反応を抑制する第1の金属膜を形成する工程と、
前記第1の金属膜の上に、第２の金属膜を形成する工程と、
前記基板を熱処理することにより、１次シリサイド層を形成する工程と、
前記半導体基板上から未反応の前記第1および第２の金属膜を除去する工程と、
前記１次シリサイド層の上に２次シリサイド層を成長する工程と、
を含む半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
２次シリサイド層を成長する前記工程は、前記半導体基板を加熱して前記半導体基板の表面にシリコン含有ガスを流すことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記シリコン含有ガスは、モノシラン、ジシラン、トリシラン、ジクロロシラン、ヘキサメチルジンラザンからなる群から選択されたガスであることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
２次シリサイド層を成長する前記工程は、前記半導体基板の上にシリコンをスパッタ法により成膜する工程と、前記半導体基板を加熱する工程と、からなることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項７乃至１０いずれかに記載の半導体装置の製造方法において、
前記第２の金属膜は、ニッケル膜である半導体装置の製造方法。
【請求項１２】
請求項７乃至１３に記載の半導体装置の製造方法において、
半導体基板上にソースおよびドレイン拡散層を形成する前記工程の前に、
前記半導体基板上にゲート電極を形成する工程と、
前記ゲート電極の側壁上に前記ゲート電極の側壁、および前記ソースおよびドレイン拡散層表面の一部を覆う第１の絶縁膜と、前記第1の絶縁膜の表面を覆う第２の絶縁膜からなるサイドウォールを形成する工程と、を備え、
半導体基板上にソースおよびドレイン拡散層を形成する前記工程と前記ソースおよびドレイン拡散層上に第１の金属膜を形成する前記工程との間に、
前記第1の絶縁膜と前記２の絶縁膜とのエッチング選択比を有するエッチング液でエッチングすることにより、前記第１の絶縁膜の端部が前記第２の絶縁膜の端部より内側へ入り込んだノッチ形状を形成する工程を備えること、を特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記第1の絶縁膜は二酸化シリコンであり、前記第２の絶縁膜は窒化シリコンである半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記エッチング液は希フッ酸である半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板上に設けられたトランジスタと、
前記トランジスタの拡散層上に設けられたシリサイド層と、
を備え、
前記シリサイド層は、シリサイド化反応抑制金属を含み、
前記シリサイド層の表面から所定の深さに至る領域において、前記シリサイド化反応抑制金属の濃度が、前記シリサイド層の表面から基板側へ向かって増大しており、
前記シリサイド層の表面は、前記半導体基板の表面よりも上方に位置している、
ことを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられたトランジスタと、
前記トランジスタの拡散層上に設けられたシリサイド層と、
を備え、
前記シリサイド層はシリサイド化反応抑制金属を含み、
前記シリサイド層の表面から所定の深さに至る領域において、前記シリサイド化反応抑制金属の濃度が、
基板表面の基準面から上方に向かって、低くなるとともに、
基板表面の基準面から基板側に向かって、低くなる
ことを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記シリサイド化反応抑制金属は、Ｐｔ、Ｉｒ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂからなる群から選択される少なくとも一つの金属であることを特徴とする半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記シリサイド層はニッケルシリサイドである半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記シリサイド化反応抑制金属はＰｔである半導体装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置において、
前記トランジスタのゲート電極の側壁にはサイドウォールをさらに備え、
前記サイドウォールは前記ゲート電極の側壁、およびソースおよびドレイン拡散層表面の一部を覆う第１の絶縁膜と、前記第1の絶縁膜の表面を覆う第２の絶縁膜からなり、
前記第１の絶縁膜の端部は、前記第２の絶縁膜の端部より内側へ入り込んだノッチ形状を有することを特徴とする半導体装置。
【請求項７】
半導体基板上にソースおよびドレイン拡散層を形成する工程と、
前記ソースおよびドレイン拡散層上にシリサイド化反応を抑制する第1の金属膜を形成する工程と、
前記第1の金属膜の上に、第２の金属膜を形成する工程と、
前記基板を熱処理することにより、１次シリサイド層を形成する工程と、
前記半導体基板上から未反応の前記第1および第２の金属膜を除去する工程と、
前記１次シリサイド層の上に２次シリサイド層を成長する工程と、
を含む半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
２次シリサイド層を成長する前記工程は、前記半導体基板を加熱して前記半導体基板の表面にシリコン含有ガスを流すことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記シリコン含有ガスは、モノシラン、ジシラン、トリシラン、ジクロロシラン、ヘキサメチルジンラザンからなる群から選択されたガスであることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
２次シリサイド層を成長する前記工程は、前記半導体基板の上にシリコンをスパッタ法により成膜する工程と、前記半導体基板を加熱する工程と、からなることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項７乃至１０いずれかに記載の半導体装置の製造方法において、
前記第２の金属膜は、ニッケル膜である半導体装置の製造方法。
【請求項１２】
請求項７乃至１３に記載の半導体装置の製造方法において、
半導体基板上にソースおよびドレイン拡散層を形成する前記工程の前に、
前記半導体基板上にゲート電極を形成する工程と、
前記ゲート電極の側壁上に前記ゲート電極の側壁、および前記ソースおよびドレイン拡散層表面の一部を覆う第１の絶縁膜と、前記第1の絶縁膜の表面を覆う第２の絶縁膜からなるサイドウォールを形成する工程と、を備え、
半導体基板上にソースおよびドレイン拡散層を形成する前記工程と前記ソースおよびドレイン拡散層上に第１の金属膜を形成する前記工程との間に、
前記第1の絶縁膜と前記２の絶縁膜とのエッチング選択比を有するエッチング液でエッチングすることにより、前記第１の絶縁膜の端部が前記第２の絶縁膜の端部より内側へ入り込んだノッチ形状を形成する工程を備えること、を特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記第1の絶縁膜は二酸化シリコンであり、前記第２の絶縁膜は窒化シリコンである半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記エッチング液は希フッ酸である半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００９−２８３７８０（Ｐ２００９−２８３７８０Ａ）
【公開日】平成２１年１２月３日（２００９．１２．３）
【国際特許分類】
【出願番号】特願２００８−１３５８３６（Ｐ２００８−１３５８３６）
【出願日】平成２０年５月２３日（２００８．５．２３）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２１年１２月３日（２００９．１２．３）
【国際特許分類】
【出願日】平成２０年５月２３日（２００８．５．２３）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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