二重仕事関数半導体デバイスの製造方法及びそのデバイス
【課題】金属ゲート電極を有する二重仕事関数半導体デバイスの製造方法を提供する。
【解決手段】該製造方法は、第１領域１０１及び第２領域１０２を有する基板１００を設けること、第１領域に第１半導体トランジスタ１０７を作製すること、第２領域に第２半導体トランジスタ１０８を作製すること、第１サーマルバジェットを第１半導体トランジスタに備わる少なくとも第１ゲート誘電体キャッピング層１１４ａに作用し、第２サーマルバジェットを第２半導体トランジスタに備わる少なくとも第２ゲート誘電体キャッピング層１１４ｂに作用すること、を備える。
【解決手段】該製造方法は、第１領域１０１及び第２領域１０２を有する基板１００を設けること、第１領域に第１半導体トランジスタ１０７を作製すること、第２領域に第２半導体トランジスタ１０８を作製すること、第１サーマルバジェットを第１半導体トランジスタに備わる少なくとも第１ゲート誘電体キャッピング層１１４ａに作用し、第２サーマルバジェットを第２半導体トランジスタに備わる少なくとも第２ゲート誘電体キャッピング層１１４ｂに作用すること、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には半導体デバイスの製造方法に関する。より詳しくは、本発明は、金属ゲート電極を備えたゲートスタックを有するＣＭＯＳデバイスを製造する方法、及びそれにより製造されたＣＭＯＳデバイスに関する。
【背景技術】
【０００２】
現在まで、半導体産業は、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴｓ）の幾何学的寸法をスケーリングすることに相変わらず追い立てられている。ゲート誘電体として二酸化ケイ素（ＳｉＯ２）を、ゲート材料として多結晶シリコン（ポリシリコン）を使用する伝統的なＭＯＳＦＥＴ技術では、１００ｎｍ以下へ縮小するとき、多くの問題が発生する。
【０００３】
ゲート誘電体厚を減じたとき、ゲート直接トンネル電流の指数関数的増加が起こる。４５ｎｍ以降のテクノロジノードに関し、この問題を解決する一つの解決方法は、ゲート誘電体として、いわゆる高ｋ誘電体の導入である。高ｋ誘電体は、誘電率（ｋ）がＳｉＯ２の誘電率よりも高い、つまりｋ＞３．９の特徴を示す誘電体である。高ｋ誘電体は、より薄いＳｉＯ２層で得ることができるものよりも、同じ実効キャパシタンスを得ることに関して（ＳｉＯ２に比較して）より大きな物理的厚みが見込まれる。高ｋ材料のより大きな物理的厚みは、ゲート漏れ電流を減じる。
【０００４】
しかしながら、２ｎｍ以下のＳｉＯ２酸化膜厚に関して、ポリシリコン空乏効果がポリシリコンゲートで支配的になり始める。この問題の解決法は、ゲート材料として金属を導入することである。金属ゲートの有利な点は、ポリシリコン空乏効果の排除、非常に低い抵抗、ドーパントの浸透可能性が無い点、及び高ｋゲート誘電体との良好な適合性である。
【０００５】
金属ゲートの導入により、ＭＯＳＦＥＴのしきい電圧は、金属の仕事関数により制御さされるようになる。金属ゲート電極に関して、仕事関数の調整は、異なる仕事関数がＰＭＯＳよりもＮＭＯＳに関して必要となるように、簡単ではない。このことは、現状、ｎＭＯＳＦＥＴ用に作用する（即ち、好ましくは約４．１ｅｖ（±０．３ｅｖ）の仕事関数）（ｎ型）金属（ポリシリコンを置き換える）、及び、ｐＭＯＳＦＥＴ用に作用する（即ち、好ましくは約５．２ｅｖ（±０．３ｅｖ）の仕事関数）（ｐ型）金属を必要とする。ポリシリコンゲート電極の仕事関数は、イオン注入により調整可能であるが、金属ゲート電極の仕事関数は、容易には変更できない材料的な特性である。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
金属ゲート電極と組み合わされる高ｋゲート誘電体のような新たなゲート材料の導入は、エッチング及び除去のような伝統的なゲート・ファースト製造プロセスにおいて問題が生じる可能性があることから、容易ではない。また、ゲート・ファースト集積方式における高サーマルバジェット（high-thermal budgets）は、しきい電圧の変化及びデバイス信頼性の低下のように、問題を生じる可能性がある。そのような高サーマルバジェットを克服するために、ゲート・ラストアプローチあるいは置換ゲート（ＲＰＧ）アプローチとして一般に知られる、低温プロセスが導入されている。ゲート・ラストアプローチでは、金属材料が高温に曝されないように、金属ゲート堆積は、ソース／ドレイン活性化アニールの後に起こる。
【０００７】
よって、相補性金属酸化膜半導体（ＣＭＯＳ）における高ｋゲート誘電体及び金属ゲート電極に関し、新しい代替物がプロセスフローに導入されねばならない。ＣＭＯＳデバイスにおける金属ゲート及び高ｋ誘電体に関する技術水準において、既に、幾つかの可能性が有効であるが、高ｋ／金属半導体デバイス用の簡易化された集積方式が必要であり、より詳しくは、簡易化された単一の金属、単一の誘電体（ＳＭＳＤ）集積方式、及び金属／高ｋＲＰＧ集積方式が必要である。
【課題を解決するための手段】
【０００８】
本発明は、半導体基板（２００）に第１領域（２０１）及び第２領域（２０２）を設けること、第１領域（２０１）に第１トランジスタ（２０７）を作製することを備え、第１トランジスタ（２０７）は、第１有効仕事関数（ＷＦ１eff）を有する第１ゲートスタック（２３１）を備え、第１ゲートスタック（２３１）は、第１ゲート誘電体キャッピング層（２１４ａ）と、第１ゲート誘電体キャッピング層（２１４ａ）上で該キャッピング層に接触する第１金属ゲート電極層（２１５ａ）とをさらに備え、第１ゲート誘電体キャッピング層（２１４ａ）は、第１有効仕事関数（ＷＦ１eff）を決定する、二重仕事関数半導体デバイスの製造方法に関する。本発明による方法は、さらに、第２領域（２０２）に第２トランジスタ（２０８）を作製することを備え、第２トランジスタ（２０８）は、第２有効仕事関数（ＷＦ２eff）を有する第２ゲートスタック（２３２）を備え、第２ゲートスタック（２３２）は、第２ゲート誘電体キャッピング層（２１４ｂ）と、第２ゲート誘電体キャッピング層（２１４ｂ）上で該キャッピング層に接触する第２金属ゲート電極層（２１５ｂ）とを備え、第２金属ゲート電極層（２１５ｂ）は、第１金属ゲート電極層（２１４ａ）と同じ金属組成からなる。第２ゲート誘電体キャッピング層（２１４ｂ）は、第１誘電体キャッピング層（２１４ａ）と同じ誘電材料を備え、第２ゲート誘電体キャッピング層（２１４ｂ）は、第２有効仕事関数（ＷＦ２eff）を決定し、第２有効仕事関数（ＷＦ２eff）は、第１有効仕事関数（ＷＦ１eff）と同じである。本発明による方法は、少なくとも第１ゲート誘電体キャッピング層（２１４ａ）に第１サーマルバジェットを加え、少なくとも第２ゲート誘電体キャッピング層（２１４ｂ）に第２サーマルバジェットを加えることを備え、第１サーマルバジェットは、第１有効仕事関数（ＷＦ１eff）が第１最終有効仕事関数（ＷＦ１eff-final）に変更されるように、及び、第２有効仕事関数（ＷＦ２eff）が第２最終有効仕事関数（ＷＦ１eff-final）に変更されるように、第２サーマルバジェットよりも小さいものであり、ここで、第１最終有効仕事関数（ＷＦ１eff-final）は、第２最終有効仕事関数（ＷＦ２eff-final）とは異なる。
【０００９】
二重仕事関数半導体デバイスは、一つで単一の金属ゲート電極材料、及び一つで単一の誘電体キャッピング層材料を使用して製造可能であるという、本発明による創作態様の利点がある。
【００１０】
第１ゲート誘電体キャッピング層は、第１サーマルバジェットを加えた後、第１ゲートスタックの第１有効仕事関数（ＷＦ１eff）に本質的に影響を与えないように選択される。
【００１１】
本発明の実施形態によれば、
【数１】
【００１２】
ここで、ＷＦ１effは、第１有効仕事関数であり、ＷＦ２effは、第２有効仕事関数であり、ＷＦ１eff-finalは、第１最終有効仕事関数であり、ＷＦ２eff-finalは、第２最終有効仕事関数である。第１最終有効仕事関数（ＷＦ１eff-final）は、第１有効仕事関数（ＷＦ１eff）に等しくても良い。
【００１３】
本発明の別の実施形態によれば、第１及び第２トランジスタの一方は、ＰＭＯＳトランジスタであり、第１及び第２トランジスタの他方は、ＮＭＯＳトランジスタである。第１トランジスタがＰＭＯＳトランジスタである場合、第２トランジスタはＮＭＯＳトランジスタが有利であり、あるいは逆もまた同じである。
【００１４】
本発明の別の実施形態によれば、第１トランジスタの製造は、ゲート・ラストアプローチを用いて行うことができる。第２トランジスタの製造は、ゲート・ラストアプローチ又はゲート・ファーストアプローチを用いて行うことができる。
【００１５】
本発明の別の実施形態によれば、第１サーマルバジェットは、８００℃よりも低い温度である。
【００１６】
本発明の別の実施形態によれば、第１トランジスタの製造は、さらに、第１領域に第１ダミーゲートスタックを形成すること；ここで第１ダミーゲートスタックは第１ゲート誘電体ホスト層上で該ホスト層に接触するポリシリコンゲート電極層を含む、
ソース／ドレイン領域を形成すること；
ポリシリコンゲート電極を除去し、それにより、下にある第１ゲート誘電体ホスト層を露出すること；
第１ゲート誘電体ホスト層上で該ホスト層に接触して第１ゲート誘電体キャッピング層を形成すること；
第１ゲート誘電体キャッピング層を覆う第１金属ゲート電極層を形成すること、を備える。
【００１７】
本発明の別の実施形態によれば、第２トランジスタの製造は、ゲート・ラストアプローチを用いて行われる。ゲート・ラストアプローチを使用するとき、第２トランジスタの製造は、さらに、第２領域に第２ダミーゲートスタックを形成すること；ここで第２ダミーゲートスタックは第２ゲート誘電体ホスト材料を覆うポリシリコンゲート電極層を含む、
ソース／ドレイン領域を形成すること；
ポリシリコンゲート電極を除去し、それにより、下にある第２ゲート誘電体ホスト層を露出すること；
第２ゲート誘電体ホスト層上で該ホスト層に接触して第２ゲート誘電体キャッピング層を形成すること；
第２ゲート誘電体キャッピング層上で該キャッピング層に接触して第２金属ゲート電極層を形成すること、を備える。
【００１８】
本発明の別の実施形態によれば、第１ゲート誘電体キャッピング層へ第１サーマルバジェットを、及び第２ゲート誘電体キャッピング層へ第２サーマルバジェットを加えるプロセスは、さらに、第２金属ゲート電極層を形成するプロセス後、第１領域上に感熱層を設けること；
第１領域及び第２領域の熱アニールプロセスを同時に実行すること；それにより感熱層が温度の少なくとも一部を遮り、結果的に第１サーマルバジェットが第２サーマルバジェットよりも小さい、
感熱層を除去すること、を備える。
【００１９】
感熱層は、熱反射層又は熱吸収層であってもよい。熱反射層に関し、感熱層は、アルミニウムを備えることができる。
【００２０】
本発明の実施形態によれば、熱アニールプロセスは、レーザーアニールを備える。
【００２１】
第１誘電体キャッピング層及び第２誘電体キャッピング層は、ランタニド系誘電材料又はアルミニウム系誘電材料を備えることができる。
【００２２】
第１及び第２トランジスタの一方は、ＰＭＯＳトランジスタであり、第１及び第２トランジスタの他方は、ＮＭＯＳトランジスタである。
【００２３】
二重仕事関数半導体デバイスが、ゲートスタック用に同じ材料を備えた、即ち同じ金属ゲート電極材料及び同じ誘電体キャッピング層材料を備えた、ＮＭＯＳ及びＰＭＯＳトランジスタを備えて形成可能であるというのが実施形態の有利な点である。
【図面の簡単な説明】
【００２４】
全ての図は、本発明の幾つかの態様及び実施形態を説明している。図は、単に模式的なものであり、限定するものではない。図において、構成部分の幾つかのサイズは、説明上の目的のため、拡大され、同縮尺で図示されているとは限らない。
【００２５】
例示的な実施形態が図を参照して示されている。ここに開示される実施形態及び図面は、限定のためより、むしろ説明のためのものと考えられるべきである。異なる図面において、同一の又は類似の部分には同一の符号を付している。
【００２６】
【図１Ａ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ラストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図１Ｂ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ラストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図１Ｃ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ラストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図１Ｄ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ラストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図１Ｅ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ラストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図１Ｆ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ラストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図１Ｇ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ラストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図１Ｈ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ラストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図２Ａ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ファーストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図２Ｂ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ファーストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図２Ｃ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ファーストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図２Ｄ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ファーストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図２Ｅ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ファーストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図２Ｆ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ファーストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図２Ｇ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ファーストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図２Ｈ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ファーストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図３】本発明の実施形態によるゲート・ラストアプローチを用いて、ＴｉＮ金属ゲートを有する異なるキャッピング誘電体材料に関するＶｔの変化の実験データを示す図である。
【発明を実施するための形態】
【００２７】
本発明の１つ以上の実施形態が、添付の図を参照して詳細に記述される。本発明はそれに制限されるものではない。記述された図面は、単に模式的であり、限定するものではない。図において、構成部分の幾つかのサイズは、説明上の目的のため、拡大され、同縮尺で図示されているとは限らない。面積及び相対的な面積は、発明の実施への実際の縮小に必ずしも対応しない。当業者は、この発明の範囲に含まれる本発明の多数の変化及び変更を認識可能である。従って、好適な実施の形態の記述は、本発明の範囲を制限するとは認められるべきでない。
【００２８】
更に、本書内の第１、第２、等の用語は、類似の構成部分を区別するために使用され、必ずしも連続の又は時系列の順番を記述するものではない。そのように使用される用語は、適切な状況の下で交換可能であり、及び、ここに記載される発明の実施形態は、ここに記述又は図示した以外の他の順序にて実施可能であるということが理解されるべきである。
【００２９】
さらに、本書内の頂部、底部、上方、下方、のような用語は、描写的な目的のために使用され、必ずしも相対的な位置を記述するために使用するものではない。そのように使用される用語は、適切な状況の下で交換可能であり、及び、ここに記載される発明の実施形態は、ここに記述又は図示した以外の他の配向にて実施可能である。例えば、ある構成部分の「真下」及び「上方」は、この構成部分の対向側に位置することを示すものである。
【００３０】
この明細書を通して「一つの実施形態」あるいは「ある実施形態」を参照することは、その実施形態に関して記述された特定の特徴、構造、又は特性が本発明の少なくとも１つの実施形態に含まれているということを意味する。創造性のある態様は、先に示された一つの実施形態の全ての特徴よりも少なくあるかもしれない。
【００３１】
ここに示される記述では、多くの特定の細部が述べられている。しかしながら、発明の実施形態は、これらの特定の細部なしで実施可能であるということが理解される。他の事例では、公知の方法、構造、及び技術は、この記述の理解を不明瞭にしないために、詳細に示していない。
【００３２】
本書に、特定の化学名あるいは式が示される場合、材料は、化学名によって結びつけられる化学量論的に正確な式の非化学量論の変化を含むことができる。式における要素の傍らの数の添字の欠乏は、化学量論的に数字の一（１）を示す。正確な化学量数のプラス／マイナス２０％の範囲における変化は、本目的のため、化学名又は式に含まれる。代数の添字が与えられる場合、プラス／マイナス約２０％の範囲の変化は、各添字の値に対して含まれる。そのような様々な値の合計は、必ずしも整数にならず、このずれが検討される。そのような変化は、プロセス条件の意図した選択及び制御、あるいは意図しないプロセス変動のいずれかにより、発生するかもしれない。
【００３３】
以下の用語は、発明の理解を助けるために単独で提供される。
【００３４】
発明の様々な実施形態は、しきい電圧（Ｖｔ）、有効仕事関数（ＷＦeff）のような半導体デバイスのパラメータを、あるいは、仕事関数（ＷＦ）、フェルミ準位等のような使用される材料の物理的特性を参照する。本書を通して使用されるような定義は、以下に要約されている。
【００３５】
ＭＯＳＦＥＴデバイスにおいて、ゲートは、チャネルを伝導性にするためしきい電圧（Ｖｔ）を必要とする。ＣＭＯＳプロセスは、ｎチャネル及びｐチャネル（それぞれＮＭＯＳ及びＰＭＯＳ）トランジスタの両方を作製する。しきい電圧Ｖｔは、いわゆる有効仕事関数差（ΔＷＦeff）によって影響を受ける。しきい電圧（Ｖｔ）値を確立するため、ＰＭＯＳ及びＮＭＯＳの各ゲート材料（ゲートスタック）の有効仕事関数差、及びそれらの対応するチャネル領域は、チャネル加工及びゲート加工により独立して確立される。
言い換えると、ゲート誘電体（つまり、ホスト誘電体及び可能な異なるキャッピング層からなる）、及びゲート電極（つまり、少なくとも１つの金属層からなる）の両方は、ゲートスタック（デバイス）の有効仕事関数（ＷＦeff）を決定する。さらに、ゲート加工（つまり、適用される異なるプロセス及び／又は熱処理の順序）は、それ自身、ゲートスタック（デバイス）の有効仕事関数（ＷＦeff）に影響があるかもしれない。
【００３６】
ゲートスタック（デバイス）の有効仕事関数（ＷＦeff）は、ゲート誘電体材料、ゲート電極材料の選択により、及び実行されるゲート加工により調整（調節した／修正した）可能なパラメータである。これに反して、ゲート電極（しばしば、金属ゲート電極、あるいは金属層、あるいは金属制御電極と呼ばれる）の仕事関数（ＷＦ）は、材料に固有の特性である。一般的に、ある材料（つまり金属層）の仕事関数は、材料内の電子が当初フェルミ準位にあった場合、物質原子の外側における物質の電子を真空中へ追い出すのに要求される、電子ボルト（ｅＶ）での、エネルギーの尺度である。ゲート電極の仕事関数は、また、材料の、成膜直後の状態の（as-deposited）仕事関数あるいは固有の仕事関数として呼ばれるかもしれない。
【００３７】
シリコン基板について、Ｎ型のＭＯＳＦＥＴ（つまりＮＭＯＳ）デバイスのゲート電極は、およそ４．１ｅＶ（＋／−０．３ｅＶ）の仕事関数を有するであろう。また、Ｐ型のＭＯＳＦＥＴ（つまりＰＭＯＳ）デバイスのゲート電極は、およそ５．２ｅＶ（＋／−０．３ｅＶ）の仕事関数を有するであろう。
【００３８】
高ｋ誘電体は、ＳｉＯ２の誘電率よりも高い誘電率（ｋ）、即ちｋ＞３．９を特色とする誘電体である。高ｋ絶縁体は、非常に薄いＳｉＯ２層で得ることができるものよりも、同じ実効キャパシタンスを得るため、より大きな物理的厚さ（ＳｉＯ２に比較して）を考慮に入れる。
【００３９】
以下の、本発明の実施形態は、シリコン（Ｓｉ）基板に関して記述されるが、これらの実施形態が他の半導体基板にも同じように良好に適用されることが理解されるべきである。実施形態において、「基板」は、例えばシリコン、ガリウムヒ素（ＧａＡｓ）、ガリウムヒ素リン（ＧａＡｓＰ）、インジウムリン（ＩｎＰ）、ゲルマニウム（Ｇｅ）、あるいはシリコンゲルマニウム（ＳｉＧｅ）基板等の半導体基板を含むことができる。「基板」は、半導体基板部分に加えて、例えばＳｉＯ２あるいはＳｉ３Ｎ４層等の絶縁層を含むことができる。よって、基板の用語は、また、シリコン・オン・ガラス、シリコン・オン・サファイアの基板をも含んでいる。このように用語「基板」は、対象となる層又は部分の下にある層用の要素を一般的に定義するために使用される。また、「基板」は、例えばガラス又は金属の層が形成される他のいずれのベースであってもよい。したがって、基板は、ブランケットウエハのようなウエハ、又は、例えば下層上に成長されたエピタキシャル層のような別のベース材に適用される層であってもよい。
【００４０】
本発明の第１態様では、二重仕事関数半導体デバイスの製造方法が開示され、上記方法は、基板に第１領域１０１及び第２領域１０２を設けること、第１領域１０１に第１半導体トランジスタ１０７を作製することを備え、第１半導体トランジスタ１０７は、第１有効仕事関数（ＷＦ１eff）を有する第１ゲートスタック１３１を備え、第１ゲートスタック１３１は、第１ゲート誘電体キャッピング材料１１４ａと、第１ゲート誘電体キャッピング材料１１４ａ上で該キャッピング材料に接触する第１金属ゲート電極材料１１５ａとを備え、第１ゲート誘電体キャッピング材料１１４ａは、第１有効仕事関数（ＷＦ１eff）を決定する。上記方法は、さらに、第２領域１０２に第２半導体トランジスタ１０８を作製することを備え、第２半導体トランジスタ１０８は、第２有効仕事関数（ＷＦ２eff）を有する第２ゲートスタック１３２を備え、第２ゲートスタック１３２は、第２ゲート誘電体キャッピング材料１１４ｂと、第２ゲート誘電体キャッピング材料１１４ｂ上で該キャッピング材料に接触する第２金属ゲート電極材料１１５ｂとを備え、第２金属ゲート電極層１１５ｂは、第１金属ゲート電極層１１５ａと同じ金属組成からなり、第２ゲート誘電体キャッピング材料１１４ｂは、第１ゲート誘電体キャッピング材料１１４ａと同一であり、第２ゲート誘電体キャッピング材料１１４ｂは、第２有効仕事関数（ＷＦ２eff）を決定する。第１サーマルバジェットは、第１ゲート誘電体キャッピング材料１１４ａに適用され、第２サーマルバジェットは、第２ゲート誘電体キャッピング材料１１４ｂに適用され、第１サーマルバジェット及び第１ゲート誘電体キャッピング層１１４ａが第１最終有効仕事関数（ＷＦ１eff-final）を決定し、第１最終有効仕事関数（ＷＦ１eff-final）は、第１有効仕事関数（ＷＦ１eff）とは異なり、並びに、第２サーマルバジェット及び第２ゲート誘電体キャッピング層１１４ｂが第２最終有効仕事関数（ＷＦ２eff-final）を決定し、第２最終有効仕事関数（ＷＦ２eff-final）は、第２有効仕事関数（ＷＦ２eff）とは異なるように、第１サーマルバジェットは、第２サーマルバジェットよりも低いものであり、それにより、第１最終有効仕事関数（ＷＦ１eff-final）は、第２最終有効仕事関数（ＷＦ２eff-final）とは異なる。
【００４１】
第１半導体トランジスタ及び第２半導体トランジスタを製造する過程は、本発明の異なった実施形態により行うことができる。第１半導体トランジスタを製造する過程は、ゲート・ラストのアプローチを用いて、好ましくは行われる。ゲート・ラストアプローチ、しばしば置換ゲート（ＲＰＧ）アプローチとして参照される、では、金属金属ゲート堆積が、活性化アニール（つまり、接合活性化、ソース／ドレイン活性化）及びシリサイド化の後に起こる。ゲート・ファーストアプローチでは、活性化アニールの前に、金属ゲートが高ｋゲート誘電体上に堆積され、よって、金属ゲートは、高温（１１００℃までの温度、あるいはそれよりも高い温度）に曝される。このことは、デバイスの適切な作動に関して有害になる可能性がある。ゲート・ラストアプローチでは、金属ゲートの金属は、そのような高温に曝されない。第２半導体トランジスタを製造するプロセスは、ゲート・ファーストアプローチを使用した、本発明の実施形態により実行することができる。あるいは、第２半導体トランジスタを製造するプロセスは、ゲート・ラストアプローチ（置換ゲートあるいはＲＰＧアプローチとしても知られている）を用いて、本発明の実施形態により実行することができる。
【００４２】
図１Ａから図１Ｈを参照して、本発明のある実施形態による二重仕事関数半導体デバイスの製造方法に関する異なるプロセスステップがより詳細に記述される。ここで、ゲート・ラストアプローチが第１半導体トランジスタを作製するために使用され、ゲート・ラストアプローチが第２半導体トランジスタを作製するために使用される。図１Ａから図１Ｈのいずれかに関する異なるプロセスステップの以下の記述では、ゲート・ラスト／ゲート・ラスト（ＧＬ／ＧＬ）アプローチのプロセスステップを参照したものもあるかもしれない。第１半導体トランジスタを製造するための、及びこのＧＬ／ＧＬアプローチにて第２半導体トランジスタを製造するためのいくつかのプロセスステップは、同時に行なわれるかもしれない。
【００４３】
図１Ａは、半導体基板１００、例えばシリコン基板を図示する。基板１００は、複数の別個の領域を備えることができる。最も好ましくは、図１Ａに示されるように、２つの別個の領域、つまり第１領域１０１及び第２領域１０２、が基板１００に形成可能である。第１領域１０１は、デバイスの第１活性領域として参照でき、また、第２領域１０２は、デバイスの第２活性領域として参照できる。第１領域１０１及び第２領域１０２は、絶縁領域１０３によって互いに電気的に分離可能である。第１領域１０１及び第２領域１０２を互いに分離可能な方法は、それらの間にシャロートレンチアイソレーション（ＳＴＩ）を用いることである。ＳＴＩは、深く狭いトレンチであり、酸化物で満たされ、集積回路における隣接デバイス間で電気的絶縁を設けるため、上記隣接デバイス間にて半導体基板にエッチングされる。あるいは、シリコンの局所的な酸化（ＬＯＣＯＳ）が用いられてもよい。
【００４４】
第１トランジスタは、第１領域１０１に形成されるであろうし、例えばＰＭＯＳトランジスタである（及びよってＰＭＯＳトランジスタを形成するためのＰＭＯＳ領域を表わす第１領域１０１）。第２トランジスタは、第２領域１０２に形成されるだろうし、例えばＮＭＯＳトランジスタである（及びよってＮＭＯＳトランジスタを形成するためのＮＭＯＳ領域を表わす第２領域１０２）。本発明は、これに限定されるものではなく、ＮＭＯＳ及びＰＭＯＳは交換、つまり第１（ＮＭＯＳ）領域に第１ＮＭＯＳトランジスタを、及び第２（ＰＭＯＳ）領域に第２ＰＭＯＳトランジスタを形成する、してもよい、ということは理解されるべきである。
【００４５】
第１領域１０１及び第２領域１０２を設けた後、ゲート誘電体ホスト層１０４が基板（図１Ｂ）上に設けられる。ゲート誘電体ホスト層１０４は、第１領域１０１及び第２領域１０２の両方に設けることができる。誘電体層１０４は、例えば二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、若しくはオキシ窒化シリコン（ＳｉｘＯｙＮ１−ｘ−ｙ）等の絶縁材料の層、又は、より好ましくは、例えばＨｆＯ２、ＴａＯｘ、Ａｌ２Ｏｙ、若しくはこれらから生成されるいずれの組み合わせ等の、いずれの高ｋ誘電体材料（つまりｋ＞３．９）であってもよい。ゲート誘電体ホスト層１０４は、熱酸化、原子層堆積（ＡＬＤ）、化学蒸着法（ＣＶＤ）、物理的蒸着法（ＰＶＤ）、あるいは当業者に知られている他の適当ないずれの方法によって形成可能である。ゲート誘電体ホスト層１０４は、例えば、基板１００と高ｋ材料との間の（任意の）界面の誘電体層（例えばＳｉＯ２−不図示）の頂部上に形成された高ｋ材料（例えばＨｆＯ２）等の誘電体材料のスタックを備えることができる。ゲート誘電体ホスト層１０４は、好ましくは０．５ｎｍから４ｎｍの範囲の厚みを有する。
【００４６】
ＧＬ／ＧＬアプローチ（図１Ｂ）において、ゲート誘電体ホスト層１０４を設けた後、ダミーゲート電極層１０５がゲート誘電体ホスト層１０４上に設けられる。ダミーゲート電極層１０５は、好ましくはポリシリコンを備える。さらにプロセスでは、パターン化されたダミーゲート電極層１０５は、除去されるだろう（図１Ｅ）。パターン化されたダミーのポリシリコンゲート電極の除去は、例えば湿式のエッチングプロセス、あるいは当業者に知られた他のエッチングプロセスを用いることにより行うことができる。
【００４７】
従来のプロセスステップ、材料、及び装置は、図１Ｃに図示されるようなデバイスを生成するために使用可能である。即ち、プロセスは、第１領域１０１に第１ダミーゲートスタック１３１を、及び第２領域１０２に第２ダミーゲートスタック１３２を形成するために、ゲートホスト誘電体層１０４及びダミーゲート電極層１０５をパターニング（例えば、従来のリソグラフィーを用いて）すること、並びに、第１と第２のダミーゲートスタック１３１,１３２の片側にスペース１０６を、第１領域１０１及び第２領域１０２におけるソース／ドレイン領域（拡張 領域／接合 領域）１０９の活性化、及び追加のシリサイド１１０を設けることを備える。ソース／ドレイン領域１０９の活性化のため、及びソース／ドレイン領域１０９におけるシリサイド領域１１０の形成のため、アニーリングプロセスが必要である。このアニーリングプロセスは、高温プロセスを備える。これは高サーマルバジェットプロセスである。アニーリングプロセスの温度は、一般的に５００℃よりも高く、好ましくは８００℃よりも高く、より好ましくは８００℃から１２００℃の範囲である。スパイクアニーリング、あるいは急速熱アニーリング（ＲＴＡ）が使用可能である。
【００４８】
スペーサー１０６は、好ましくは、例えば二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）あるいはオキシ窒化シリコン（ＳｉＯＮ）等の絶縁材料を備える。スペーサーは、ＡＬＤ又はＣＶＤにより堆積され、異方性エッチング又は当業者に知られた他の適当ないずれかの方法によってパターン化可能である。
【００４９】
以下のプロセスにおいて、第１ゲートスタック１３１及び第２ゲートスタック１３２におけるダミーゲート電極材料１０５は、除去される（図１Ｄ）。例えばポリシリコンゲート電極材料のダミーゲート電極材料１０５を除去した後、下にあるゲート誘電体ホスト層１０４は、第１領域１０１及び第２領域１０２において露出される。ダミーゲート電極材料１０５の除去は、下にあるゲート誘電体ホスト材料１０４の方へ選択的であるエッチングプロセスを用いて行うことができる。より具体的には、最初に誘電体層１１１が形成可能である。誘電体層１１１の形成は、例えば、ＣＶＤを用いて誘電体層１１１を堆積することにより行うことができ、続いて、第１領域１０１及び第２領域１０２の両方において、ダミーゲート電極材料１０５を露出するため、誘電体層１１１を研磨（例えばＣＭＰを用いて）することにより形成される。誘電体層１１１は、ダミーゲート電極材料１０５を除去するためのその後のエッチングプロセスの間に、下にあるソース／ドレイン領域１０９、シリサイド領域１１０、及びスペーサー１０６を保護する保護層を形成する。あるいは（図示せず）、保護誘電体ライナーが、ソース／ドレイン領域１０９、シリサイド領域１１０、及びスペーサー１０６のそばに形成されるかもしれない。ＣＭＰの少ないハードマスク開口プロセスを用いて、ダミーゲート電極材料１０５は、除去されるかもしれない。ダミーゲート電極材料１０５を除去した後、第１領域１０１に第１トレンチ１１２が、及び第２領域１０２に第２トレンチ１１３が、サイドウォールスペーサ１０６間に形成される。ダミーゲート電極材料１０５の除去後、ゲート誘電体ホスト層１０４は、第１ゲートスタック１３１及び第２ゲートスタック１３２に未だ存在する。しかしながら、ダミーゲート電極材料１０５は、第１ゲートスタック１３１及び第２ゲートスタック１３２には、もはや存在しない。
【００５０】
ソース／ドレイン活性化後のダミーゲート電極材料を除去するプロセス、ソース／ドレインシリサイド化は、いわゆるゲート・ラストアプローチにおいて良く知られており、あるいはまた、しばしば置換ゲートアプローチ（ＲＰＧ）に関連する。従来のゲート・ファーストアプローチに反対の、ゲート・ラストアプローチは、金属ゲート蒸着が活性化アニール（つまりソース／ドレイン活性化）及びシリサイド化の後に起こることから、低温プロセスを考慮している。ゲート・ファーストアプローチにおいて、金属ゲートは、活性化アニールの前に高ｋゲート誘電体上に堆積され、その結果、金属ゲートは高温（１１００℃までの温度、あるいはそれより高い温度）に曝される。これは、デバイスの適切な作動に不利になり得る。ゲート・ラストアプローチでは、金属ゲートの金属（これはダミーゲート電極材料を除去した後のさらなるプロセスで設けられるだろう）は、そのような高温に曝されない。このことは、例えば、Schaeffer等による、J.Vac.Sci.Technol.のＢ、２１（１）（２００３）、「Physical and electrical properties of metal gate electrodes on HfO2 gate dielectrics」の１１〜１７頁において、ゲート・ファーストアプローチにおいて一般的に行われるように、ゲートスタック（高ｋゲート誘電体及び金属ゲート）が高サーマルバジェット（例えば接合活性化、ソース／ドレイン活性化、シリサイドのような）に曝されるとき、しきい電圧（Ｖｔ）の変化が発生可能である、と公表されるように、現在の技術状況から知られている。
【００５１】
ダミーゲート電極層１０５の除去後、誘電体キャッピング層１１４が形成される（図１Ｅ）。誘電体キャッピング層１１４は、第１ゲートスタック１３１及び第２ゲートスタック１３２において、ゲート誘電体ホスト層１０４上に存在する（上で接触して）。
【００５２】
誘電体キャッピング層１１４は、ゲートスタックの有効仕事関数を調整する、つまり第１ゲートスタック１３１の有効仕事関数を決定する、及び第２ゲートスタック１３２の有効仕事関数を決定するのに適切ないずれの誘電体材料を備えることができる。誘電体キャッピング層１１４は、アルミニウム系の誘電体あるいはランタニド系の誘電体を備えることができる。誘電体キャッピング層１１４は、ＬａＯ（Ｎ）、ＡｌＯ（Ｎ）、ＡｌＮ、ＤｙＯ（Ｎ）、ＳｃＯ（Ｎ）、ＧｄＯ（Ｎ）、ＣｅＯ（Ｎ）、ＴｂＯ（Ｎ）、ＥｒＯ（Ｎ）、ＹｂＯ（Ｎ）、あるいはこれらのいずれの組合わせを備えることができる。誘電体キャッピング層１１４の材料に依存して、この誘電体キャッピング層１１４は、ＮＭＯＳデバイスへのあるいはＰＭＯＳデバイスへの第１トランジスタの第１ゲートスタックの第１有効仕事関数を調整するのに、及び、ＰＭＯＳデバイスへのあるいはＮＭＯＳデバイスへの第２トランジスタの第２ゲートスタックの第２有効仕事関数を調整するのに、それぞれ適切であるかもしれない。ゲート誘電体における内蔵双極子場（つまり、ゲート誘電体ホスト層１０４のスタック及び誘電体キャッピング層１１４−例えばＨｆＳｉＯＮ、ＤｙＯスタック）が金属ゲート（例えばＴｉＮ）の仕事関数と無関係にＮＭＯＳデバイスのしきい電圧に適合可能なように、誘電体キャッピング層１１４は、より陽性の原子（ゲート誘電体ホスト層に比べて）を有する材料を備える。ＤｙＯ層は、このように有効仕事関数を決定するであろう。これは、ＮＭＯＳトランジスタに適している。誘電体における内蔵双極子場（つまり、ＨｆＳｉＯＮ−ＡｌＯスタック）が金属ゲート（例えばＴｉＮ）の仕事関数と無関係にＰＭＯＳデバイスのしきい電圧に適合可能なように、誘電体キャッピング層１１４は、より陰性の原子（ゲート誘電体ホスト層に比べて）を有する材料を備える。ＡｌＯ層は、このように有効仕事関数を決定するであろう。これは、ＰＭＯＳトランジスタに適している。
【００５３】
誘電性のキャッピング層１１４は、好ましくは０．２ｎｍから２ｎｍの範囲の、より好ましくは０．２ｎｍから１ｎｍの範囲の、さらにより好ましくは０．２ｎｍから０．５ｎｍの範囲の等価酸化物厚（ＥＯＴ）を有する。
【００５４】
誘電体キャッピング層１１４は、ＡＬＤ、ＰＶＤ、ＣＶＤのような、いかなる適当な蒸着技術を用いることにより形成される。好ましくは、等角の誘電体キャッピング層１１４が形成される。誘電体キャッピング層が誘電体層１０４上でスペーサー１０６のわきのトレンチ１１２,１１３の側壁にのみ存在するように、誘電体キャッピング層の一部は除去可能である。誘電体層１１１の一部上に存在する誘電体キャッピング層は、当業者に一般に知られているようなエッチングプロセス（図１Ｇ）によって除去可能である。第１ゲートスタック１３１における誘電体キャッピング層１１４は、第１誘電体キャッピング層１１４ａとしてさらに呼ばれ、第２ゲートスタック１３２における誘電体キャッピング層は、第２誘電体キャッピング層１１４ｂとしてさらに呼ばれる。
【００５５】
第１及び第２の誘電体キャッピング層１１４ａ,１１４ｂの形成後、金属ゲート電極１１５が第１トレンチ１１２及び第２トレンチ１１３（図１Ｆ）に形成される。金属ゲート電極材料１１５は、例えばＡＬＤ、ＣＶＤ、ＰＶＤのような従来の金属蒸着技術を用いて、デバイスの全体にわたり（つまり、誘電体層１１１及び誘電体キャッピング層１１４にわたり）に堆積可能である。金属ゲート電極材料１１５は、トレンチ１１２及び１１３内に完全に存在するのが好ましい。第１トレンチ１１２及び第２トレンチ１１３は、金属ゲート電極材料１１５で完全に満たされるのが好ましい。第１ゲートスタック１３１における金属ゲート電極材料は、第１金属ゲート電極材料１１５ａとして呼ばれ、第２ゲートスタック１３２における金属ゲート電極材料は、第１金属ゲート電極材料１１５ｂとして呼ばれる（図１Ｇ）。よって第１金属ゲート電極１１５ａ及び第２金属ゲート電極１１５ｂは、同じ金属（金属材料組成）を備える。
【００５６】
第１及び第２の金属ゲート電極１１５ａ,１１５ｂは、金属ゲートを形成するための材料を備えた金属を備え、該金属は、（堆積されたままの）仕事関数を有する。金属を備える状態で、材料は、知られた金属、金属合金、金属シリサイド、導電性金属窒化物、導電性金属酸化物、…である。金属に依存して、金属ゲート電極の仕事関数ＷＦは、従来のｐ型ドープ半導体の仕事関数に、あるいは従来のｎ型ドープ半導体の仕事関数に類似してもよい。例えば、ニッケル（Ｎｉ）、酸化ルテニウム（ＲｕＯ）、及びモリブデン窒化物（ＭｏＮ）は、ｐ型ドープ半導体材料に類似した仕事関数を有する。例えば、ルテニウム（Ｒｕ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタニウムシリサイド（ＴｉＳｉ２）は、ｎ型ドープ半導体材料に類似した仕事関数を有する。例えば、ＴｉＮは、中間ギャップ（midgap）の仕事関数、即ちｎ型ドープ半導体材料の仕事関数とｐ型ドープ半導体材料の仕事関数との間における仕事関数を有する（ＳｉＯ２上のＴｉＮに関して、約４．６５ｅＶから４．８ｅＶ）。
【００５７】
例えば、金属ゲート電極材料１１５は、第１領域１０１（第１トランジスタ）においてＮＭＯＳゲート電極を形成するのに適しているが、第２領域１０２（第２トランジスタ）においてＰＭＯＳゲート電極を形成するのに適していない（堆積されたままの）仕事関数を有して形成可能である。あるいは逆に、金属ゲート電極材料１１５は、第１領域１０１においてＰＭＯＳゲート電極を形成するのに適しているが、第２領域１０２においてＮＭＯＳゲート電極を形成するのに適していない（堆積されたままの）仕事関数を有して形成可能である。両方の領域（ＮＭＯＳ及びＰＭＯＳトランジスタ）に関して一つの金属ゲート電極材料を用いた二重仕事関数半導体デバイスの形成に関し、金属ゲート電極材料１１５の仕事関数は、選択的に調整する必要がある。つまり、金属ゲート電極材料１１５の仕事関数は、その（堆積されたままの）仕事関数が適切ではないところの領域において調整される必要がある。
【００５８】
ＮＭＯＳゲート電極を形成するのに適した状態では、仕事関数は約４．１ｅＶ（＋／−０．３ｅＶ）であってもよいことを意味する。あるいは逆に、金属ゲート電極材料１１５は、第１領域１０１においてＰＭＯＳゲート電極を形成するのに適しているが、第２領域１０２においてＮＭＯＳゲート電極を形成するのに適していない（堆積されたままの）仕事関数を有して形成可能である。ＰＭＯＳゲート電極を形成するのに適した状態では、仕事関数は約５．２ｅＶ（＋／−０．３ｅＶ）であってもよいことを意味する。両方の領域（ＮＭＯＳ及びＰＭＯＳ）に関して一つの金属ゲート電極材料を用いた二重仕事関数半導体デバイスの形成に関し、金属ゲート電極材料１１５の仕事関数は、選択的に調整する必要がある。つまり、金属ゲート電極材料１１５の仕事関数は、その（堆積されたままの）仕事関数が適切ではないところの領域において調整される必要がある。
【００５９】
誘電体キャッピング層１１４ａ、１１４ｂは、さらに、第１及び第２のゲートスタック１３１,１３２の有効仕事関数を決定するであろう。そうでなければ、第１ゲートスタック１３１における金属ゲート電極材料１１５ａの下に位置する誘電体キャッピング層１１４ａは、第１ゲートスタック１３１の第１有効仕事関数ＷＦ１effを決定し、第２ゲートスタック１３２における金属ゲート電極材料１１５ｂの下に位置する誘電体キャッピング層１１４ｂは、第２ゲートスタック１３２の第２有効仕事関数ＷＦ２effを決定する。
【００６０】
第１半導体トランジスタ及び第２半導体トランジスタの形成のプロセスフローにおけるこの点では、第１ゲートスタック１３１及び第２ゲートスタック１３２の両方は、いずれの高サーマルバジェットプロセス（つまりいずれの高温プロセス）、即ち８００℃よりも高い温度プロセスに曝されていない。このプロセスフローでのこの時点（つまり第１及び第２の誘電体キャッピング層１１４ａ,１１４ｂの形成後で、第１及び第２のサーマルバジェットが加えられる次のプロセスの前）では、第１ゲートスタック１３１の第１有効仕事関数ＷＦ１effと、第２ゲートスタック１３２の第２有効仕事関数ＷＦ２effとは同じである、つまり同じ値を有する。よって、第１ゲートスタック１３１及び第２ゲートスタック１３２は、同じプロセスを受けた。そうでなければ、上記プロセスフローでの上記時点では、第１有効仕事関数ＷＦ１effと、第２有効仕事関数ＷＦ２effとの間に差はない。この時点で、第１ゲートスタック１３１の第１有効仕事関数ＷＦ１effは、例えばＮＭＯＳ（あるいはＰＭＯＳ）に適することができ、一方、第２ゲートスタック１３２の第２有効仕事関数ＷＦ２effは、ＰＭＯＳ（あるいはＮＭＯＳのそれぞれ）に適していない。よって、上記２つのゲートスタックの一つの有効仕事関数をさらに調整するために、より詳しくは、金属ゲート形成後の有効仕事関数が適切ではないゲートスタックの有効仕事関数を調整するために、別のプロセスを適用することが必要である。
【００６１】
ゲート誘電体ホスト層１０４は、例えばＨｆＳｉＯＮを備えることができる。例えば、第１及び第２誘電体キャッピング層１１４ａ、１１４ｂは、例えばＤｙＯのような、（ゲート誘電体ホスト層よりも）より多くの陽性原子を備える誘電体を備えることができる。第１及び第２ゲート電極材料１１５ａ、１１５ｂは、例えばＴｉＮのような、中間ギャップ（mid-gap）の金属材料を備えることができる。誘電体（つまりＨｆＳｉＯＮ−ＤｙＯスタック）に内蔵の双極子場が金属ゲート（ＴｉＮ）の仕事関数と無関係にＮＭＯＳデバイスのしきい電圧に適合可能なように、ＤｙＯは、より多くの陽性原子を有する誘電体になることが知られている。よってＤｙＯ層は、有効仕事関数を決定するであろう。これは、ＮＭＯＳトランジスタに適している。驚いたことに、これは、ＤｙＯが価電子帯に近い値の方の有効仕事関数、つまりＰＭＯＳトランジスタに適している有効仕事関数（図３）の方への有効仕事関数をも調整可能であるという実験から判った。ゲート・ラストアプローチにおいて（つまり、接合活性化、ソース／ドレイン活性化、及び／又はシリサイド化用の高サーマルバジェットの後に、金属ゲート電極の形成）、１ｎｍのＤｙＯキャッピング層は、Ｐ型の方へ約１３０ｍＶのしきい電圧Ｖｔの（負の）変化に帰着し、これは、従来のゲート・ファーストアプローチ（つまり、接合活性化、ソース／ドレイン活性化、及び／又はシリサイド化用の高サーマルバジェットの前に、金属ゲート電極の形成）においてＤｙＯキャッピング層を用いたときの、しきい電圧の反対の変化となる、ということが判った。ゲート・ファーストアプローチにおいて、１ｎｍのＤｙＯキャッピング層は、Ｎ型のしきい電圧仕事関数の方へ約１５０ｍＶのしきい電圧の変化を一般的に引き起こすであろう。比較として、異なる厚みを有するＡｌＯキャッピング層を用いることにより引き起こされるしきい電圧の異なる変化が図３に示される。０．５ｎｍあるいは１．５ｎｍのＡｌＯキャッピング層について、約−６０ｍＶのＰ型へのしきい電圧変化が測定される。１ｎｍのＡｌＯキャッピング層について、しきい電圧変化は、幾分小さく、約−５０ｍＶである。ＡｌＯ（（例えばＨｆを含むゲート・ホスト誘電体層と比べて）より多くの陽性電子を有する誘電体）は、一般的に、Ｐ型しきい電圧仕事関数の方へしきい電圧を変化させる。誘電体キャッピング層としてＤｙＯを用いたとき、しきい電圧の変化は、ＡｌＯ誘電体キャッピング層によって引き起こされる変化と比較して、より大きいことが理解可能である。
【００６２】
金属ゲート電極材料（つまり第１ゲート電極材料１１５ａ及び第２ゲート電極材料１１５ｂ）の形成後、一つのドーパント・タイプ（つまりＰＭＯＳ）に適している第１有効仕事関数を有する第１半導体トランジスタ、及び、反対のドーパント・タイプ（つまりＮＭＯＳ）に適している第２有効仕事関数を有する第２半導体トランジスタを製造するために、仕事関数の一つのさらなる調整が必要である。第１ゲート電極材料１１５ａは、第２ゲート電極材料１１５ｂと同じである。
【００６３】
以下の工程において、感熱層１１６は、第１領域１０１（図１Ｇ）つまり有効仕事関数が適している領域において、第１金属ゲート電極材料１１５ａ上に設けられる。感熱層１１６は、熱反射層あるいは熱吸収層であってもよい。熱反射層の場合、（熱源１１９から来る）熱反射層でターゲットとされる熱は、下にある金属ゲート電極材料まで熱反射層を通して熱が入り込むことができないように、少なくとも部分的に、より好ましくは完全に反射され戻るであろう。熱吸収層の場合、熱吸収層でターゲットとされる熱は、この熱吸収層内に／熱吸収層により、少なくとも部分的に、より好ましくは完全に吸収されるであろう。よって、熱は、下にある金属ゲート電極材料まで熱吸収層を通して入り込まないであろう。このことは、感熱層１１６により覆われる第１ゲートスタック１３１、つまり第１金属ゲート電極材料１１５ａ及び第１領域１０１における第１誘電体キャッピング層１１４ａが露出されず、よって熱の影響を受けないであろうことを意味する。第２ゲートスタック１３２、つまり第２領域１０２における第２金属ゲート電極材料１１５ｂ及び第２誘電体キャッピング層１１４ｂは、バリヤー層が存在しないように露出され、熱源１１９により影響を受ける可能性がある。熱源によりとは、熱が生じる源を意味する。熱の発生により、ターゲットとされた領域は、サーマルバジェットを受けるだろう。熱（サーマルバジェット）は、次工程で提供される。さもなければ、サーマルバジェットが半導体デバイスに作用したならば、第１サーマルバジェット１１８ｂ及び第２サーマルバジェット１１８ｂが規定可能である。第１サーマルバジェット１１８ａ及び第２サーマルバジェット１１８ｂは、同時に提供される。第１サーマルバジェット１１８ａは、全部（一部）のサーマルバジェットであり、この全部（一部）のサーマルバジェットは、第１トランジスタ１０７に影響を及ぼすであろうし、そうでなければそれは、第１ゲートスタック１３１の有効仕事関数に影響を及ぼすであろうし、そうでなければそれは、第１誘電体キャッピング層１１４ａ、それにより第１金属ゲート電極１１５ａに影響を及ぼすであろう。第２サーマルバジェットは、全部（一部）のサーマルバジェットであり、この全部（一部）のサーマルバジェットは、第２トランジスタ１０８に影響を及ぼすであろうし、そうでなければそれは、第２ゲートスタック１３２の有効仕事関数に影響を及ぼすであろうし、そうでなければそれは、第２誘電体キャッピング層１１４ｂ、それにより第２金属ゲート電極１１５ｂに影響を及ぼすであろう。第１トランジスタ１０７上の、より詳しくは第１ゲートスタック１３１上の、より詳しくは第１誘電体キャッピング層１１４ａ及び第１金属ゲート電極１１５ａ上の感熱層１１６の存在により、第１サーマルバジェット１１８ａは、第２サーマルバジェット１１８ｂよりも低くなるであろう。
【００６４】
感熱層１１６は、熱源１１９からの放射を伝達する部分（例えば第２領域１０２で）を設け、及び熱源１１９からの放射を遮断（つまり吸収又は反射）する部分（例えば第１領域１０１で）を設けるようにパターン化される。
【００６５】
感熱層１１６は、レーザー・エネルギーへの高い反射率又は吸収を有するいずれの材料も含むことができる。（反射の）感熱層１１６は、アルミニウムを備えることができる。
【００６６】
感熱層１１６の形成後、熱アニールプロセスが実行され（そうでなければ上記サーマルバジェットが作用される）、それにより第２領域１０２における第２ゲートスタック１３２の第２有効仕事関数ＷＦ２effの変化、及び、第１領域１０１における第１ゲートスタック１３１の有効仕事関数ＷＦ１effの変化を引き起こす。熱アニールプロセス（第１サーマルバジェット１１８ａ及び第２サーマルバジェット１１８ｂ）を適用する前、ＷＦ１effとＷＦ２effとは等しいが、第１領域１０１において感熱層１１６を用いて熱アニールプロセス（第１サーマルバジェット１１８ａ及び第２サーマルバジェット１１８ｂ）を適用した後に、ＷＦ１effとＷＦ２effとは、異なるようになる。第１ゲートスタック１３１の第１有効仕事関数ＷＦ１effは、第１ゲートスタック１３１の第１最終仕事関数ＷＦ１eff−finalに調整され、第２ゲートスタック１３２の第２有効仕事関数ＷＦ２effは、第２ゲートスタック１３２の第２最終仕事関数ＷＦ２eff−finalに調整され、それにより、第１ゲートスタック１３１の第１有効仕事関数ＷＦ１effは、第２ゲートスタック１３２の第２有効仕事関数ＷＦ２effに等しく（第１及び第２のサーマルバジェットを作用する前に）、及び第１ゲートスタック１３１の第１最終仕事関数ＷＦ１eff−finalは、第２ゲートスタック１３２の第２最終仕事関数ＷＦ２eff−finalから異なる（第１及び第２のサーマルバジェットの作用後）。
【００６７】
本発明の実施形態によれば、第２最終仕事関数ＷＦ２eff−finalと第２有効仕事関数ＷＦ２effとの差で割られた第１最終仕事関数ＷＦ１eff−finalと第１有効仕事関数ＷＦ１effとの差は、好ましくは０．１以下である：
【００６８】
【数２】
【００６９】
第１有効仕事関数ＷＦ１effが負の値（つまりＰＭＯＳ用）の方へ変化し、第２有効仕事関数ＷＦ２effが正の値（つまりＮＭＯＳ用）の方へ変化する場合、上記（１）式は常に満足し、そうでなければ、上記第２最終仕事関数ＷＦ２eff−finalと第２有効仕事関数ＷＦ２effとの差により割られた第１最終仕事関数ＷＦ１eff−finalと第１有効仕事関数ＷＦ１effとの差は、負の値であり、よって、０．１以下である。第１有効仕事関数ＷＦ１eff及び第２有効仕事関数ＷＦ２effの両方が正又は負の値側へ変化したならば、第１有効仕事関数ＷＦ１effの変化は、第２有効仕事関数ＷＦ２effの変化の０．１であるだけかもしれない。
【００７０】
例えば、ＨｆＳｉＯＮ−ＤｙＯ−ＴｉＮゲートスタックは、第１及び第２領域の両方に用いることができる。半導体デバイスにサーマルバジェットプロセスを適用する前に、第１領域上に感熱層を設けることによって、第１ゲートスタック（ＨｆＳｉＯＮ−ＤｙＯ−ＴｉＮを備える）にて受ける第１サーマルバジェットは、第２ゲートスタック（ＨｆＳｉＯＮ−ＤｙＯ−ＴｉＮを備える）により受ける第２サーマルバジェットよりも低くなるであろう。なぜなら、感熱層が第１領域において熱の少なくとも一部を遮るからである。ＤｙＯは、ゲートスタックの有効仕事関数に影響を及ぼすであろう。第１ゲートスタックに関して、低いサーマルバジェットのため、しきい電圧Ｖｔは、Ｐ型の方へ変化（つまり価電子帯の方への有効仕事関数の変化）するであろう。これに対し、第２ゲートスタックに関して、高いサーマルバジェットのため、しきい電圧Ｖｔは、Ｎ型の方へ変化（つまり伝導帯の方への有効仕事関数の変化）するであろう。ＰＭＯＳ及びＮＭＯＳトランジスタの両方のため単一の金属、単一の誘電体を使用するが、サーマルバジェットを適用した後、第１最終仕事関数Ｗ１eff−finalがＰＭＯＳに向くように、第２最終仕事関数Ｗ２eff−finalがＮＭＯＳに向くように、第１有効仕事関数Ｗ１eff及び第２有効仕事関数Ｗ２effは、調整可能である。二重の仕事関数半導体デバイスがＮＭＯＳ及びＰＭＯＳの両方のため単一金属ゲート電極及び単一金属誘電体を用いて形成可能であることは、ある実施形態の利点である。
【００７１】
サーマルバジェットを適用した後、つまり第１ゲートスタックに第１サーマルバジェット１１８ａを作用し第２ゲートスタックに第２サーマルバジェット１１８ｂを作用した後、第１有効仕事関数Ｗ１effは、第１最終有効仕事関数Ｗ１eff-finalに調整され、第２有効仕事関数Ｗ２effは、第２最終有効仕事関数Ｗ２eff-finalに調整される。第１領域において感熱層を使用することで、第１サーマルバジェット１１８ａは、第２サーマルバジェット１１８ｂよりも低い。よって第１領域において、まるでゲート・ラストアプローチが使用されるかのように（金属ゲート及び誘電体キャッピング層が高いサーマルバジェットにさらされない）、有効仕事関数が調整され、第２領域において、まるでゲート・ファーストアプローチが使用されるかのように（ゲート・ラストアプローチを用いて金属ゲート及び誘電体キャッピング層が設けられ、しかしながら金属ゲート及び誘電体キャッピング層は、ゲート・ファーストアプローチで一般的に使用される高いサーマルバジェット、あるいは好ましくは第１領域にて作用されるサーマルバジェットよりも高いサーマルバジェットにさらされる）、有効仕事関数が調整される。第１ゲートスタック１３１に作用される第１サーマルバジェット１１８ａは、第２ゲートスタック１３２に作用される第２サーマルバジェット１１８ｂよりも小さい。
【００７２】
サーマルバジェット１１８ａ、１１８ｂは、好ましくはレーザーの熱プロセスによって加えられる。レーザーの熱プロセスを用いる利点は、急速熱プロセスよりも約８桁短いほんの数ナノ秒の短いレーザパルスが使用されることである。レーザアニーリングによる熱拡散は、ほとんど無視できる。レーザアニーリングは、また、既存の埋没物にサーマルバジェットを加えることなく特定領域へ選択的な局部加熱を提供することができる。レーザアニーリング・プロセスにて用いられる温度は、好ましくは８００℃を超える。加えられるサーマルバジェットの一部、より好ましくは全てを感熱層が少なくとも部分的に遮断するとき、第１領域に加えられるサーマルバジェットは、第２領域に加えられるサーマルバジェットよりも小さいであろう。
【００７３】
図１Ｈは、本発明の実施形態により記述されたプロセスを用いて製造された二重仕事関数半導体デバイスの模式図である。感熱層及び熱源を除去した後、二重仕事関数半導体デバイスは、第１トランジスタ１０７及び第２トランジスタを備え、第１トランジスタ１０７及び第２トランジスタは、第１金属ゲートスタック１３１及び第２金属ゲートスタック１３２を備え、第１及び第２の金属ゲートスタックは、同一の誘電体層及び金属ゲート電極層を備え、第１トランジスタ１０７は第１最終有効仕事関数Ｗ１eff-finalを有し、第２トランジスタ１０８は第２最終有効仕事関数Ｗ２eff-final、これは第１最終有効仕事関数Ｗ１eff-finalとは異なる、を有する。
【００７４】
図２Ａから図２Ｈを参照して、本発明のある実施形態による二重仕事関数半導体デバイスを製造するための異なるプロセスステップについてより詳しく述べる。ここで、ゲート・ラストアプローチが第１半導体トランジスタを製造するために使用され、ゲート・ファーストアプローチが第２半導体トランジスタを製造するために使用される。さらに、本文において、図２Ａから図２Ｈに関するプロセスは、また、ゲート・ラスト／ゲート・ファースト（ＧＬ／ＧＦ）アプローチのプロセスに参照されるであろう。
【００７５】
図２Ａは、半導体基板２００、例えばシリコン基板を図示する。基板２００は、複数の別個の領域を備えることができる。最も好ましくは、２つの別個の領域つまり第１領域２０１及び第２領域２０２は、図２Ａに図示されるように、基板２００に形成可能である。第１領域２０１は、デバイスの第１活性化領域としても参照可能であり、第２領域２０２は、デバイスの第２活性化領域としても参照可能である。第１領域２０１及び第２領域２０２は、絶縁領域２０３によって互いから電気的に分離可能である。第１領域２０１及び第２領域２０２を互いに分離可能な方法は、その間に、シャロートレンチアイソレーション（ＳＴＩ）を用いることである。ＳＴＩは、間に電気的分離を設けるため、集積回路にて隣接するデバイス間で半導体基板にエッチングされ、酸化物で満たされた、深く狭いトレンチである。あるいは、ロコス（ＬＯＣＯＳ）が使用可能である。
【００７６】
第１トランジスタは、第１領域２０１に形成されるであろう。第１トランジスタは、例えばＰＭＯＳトランジスタ（このように第１領域２０１は、ＰＭＯＳトランジスタを形成するためのＰＭＯＳ領域を表わす）である。第２トランジスタは、第２領域２０２に形成されるであろう。第２トランジスタは、例えばＮＭＯＳトランジスタ（このように第２領域２０２は、ＮＭＯＳトランジスタを形成するためのＮＭＯＳ領域を表わす）である。本発明は、これらに限定されるものではなく、ＮＭＯＳ及びＰＭＯＳは交換されてもよい、つまり第１（ＮＭＯＳ）領域に第１ＮＭＯＳトランジスタを形成し、第２（ＰＭＯＳ）領域に第２ＰＭＯＳトランジスタを形成してもよい、ことは、理解されるべきである。
【００７７】
第１領域２０１及び第２領域２０２を設けた後、ゲート誘電体ホスト層２０４は、基板２００（図２Ｂ）上に設けられる。ゲート誘電体ホスト層２０４は、第１領域２０１及び第２領域２０２の両方にて当業者にとって従来のプロセスステップ、材料、及び装置を用いて設けることができる。誘電体層２０４は、例えば二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、あるいは窒化酸化ケイ素（ＳｉｘＯｙＮ１−ｘ−ｙ）のような絶縁体層、又はより好ましくは、例えばＨｆＯ２、ＴａＯｘ、Ａｌ２Ｏｙのような任意の高ｋ誘電体材料（つまりｋ＞３．９）、あるいはそれらの任意の組合せで作製されるものであってもよい。ゲート誘電体ホスト層２０４は、熱酸化、原子層堆積法（ＡＬＤ）、あるいは化学蒸着法（ＣＶＤ）か物理気相成長法（ＰＶＤ）、又は当業者に知られる他のいずれの適当な方法によって形成可能である。ゲート誘電体ホスト層２０４は、基板２００と高ｋ材料との間で（任意の）界面誘電体層（例えばＳｉＯ２ 不図示）の頂部に形成された例えば高ｋ材料（例えばＨｆＯ２）のような、誘電体材料のスタックを備えることができる。ゲート誘電体ホスト層２０４は、好ましくは０．５ｎｍから４ｎｍからの範囲の厚さを有する。
【００７８】
ゲート誘電体ホスト層２０４を設けた後、ゲート誘電体キャッピング層２１４が第１領域２０１及び第２領域２０２におけるゲート誘電体ホスト層２０４（図２Ｂ）に接して（上に横たわり）設けられることができる。第１半導体トランジスタにおいてゲート誘電体キャッピング層２１４の一部は、第１ゲート誘電体キャッピング層２１４ａとしてさらに参照されるであろう。第２半導体トランジスタにおいてゲート誘電体キャッピング層の一部は、第２ゲート誘電体キャッピング層２１４ｂとしてさらに参照されるであろう。第１ゲート誘電体キャッピング層２１４ａ及び第２ゲート誘電体キャッピング層２１４ｂは、同じ誘電体材料を備える。
【００７９】
誘電体キャッピング材料２１４は、ゲートスタックの有効仕事関数を調整する、つまり第１領域２０１において第１ゲートスタックの有効仕事関数を決定（調整）する、及び第２領域２０２において第２ゲートスタックの有効仕事関数を決定（調整）する、のに適しているいずれの誘電体材料を備えることができる。誘電体キャッピング層２１４は、アルミニウム系の誘電体あるいはランタニド元素系の誘電体を備えることができる。誘電体キャッピング層２１４は、ＬａＯ（Ｎ）、ＡｌＯ（Ｎ）、ＡｌＮ、ＤｙＯ（Ｎ）、ＳｃＯ（Ｎ）、ＧｄＯ（Ｎ）、ＣｅＯ（Ｎ）、ＴｂＯ（Ｎ）、ＥｒＯ（Ｎ）、ＹｂＯ（Ｎ）あるいはそれらのいずれかの組合せを備えることができる。誘電体キャッピング層２１４の材料によって、誘電体キャッピング層２１４は、第１トランジスタの第１ゲートスタックの第１有効仕事関数をＮＭＯＳデバイスあるいはＰＭＯＳの方へ調整するのに適した、及び第２トランジスタの第２ゲートスタックの第２有効仕事関数をＮＭＯＳデバイスあるいはＰＭＯＳの方へそれぞれ調整するのに適したものであることができる。誘電体キャッピング層２１４がより多くの陽性原子を有する材料を備えるならば、ゲート誘電体（つまりゲート誘電体ホスト層２０４及び誘電体キャッピング層２１４のスタック −例えばＨｆＳｉＯＮ−ＤｙＯスタック）における内蔵ダイポールフィールドは、ＮＭＯＳデバイスのしきい電圧を金属ゲート（例えばＴｉＮ）の仕事関数とは無関係に適合させることができる。よってＤｙＯ層は、有効仕事関数を決定するであろう。これは、ＮＭＯＳトランジスタに適している。誘電体キャッピング層２１４がより多くの陰性原子を有する材料を備えるならば、誘電体（例えばＨｆＳｉＯＮ−ＡｌＯスタック）における内蔵ダイポールフィールドは、ＰＭＯＳデバイスのしきい電圧を金属ゲート（例えばＴｉＮ）の仕事関数とは無関係に適合させることができる。よってＡｌＯ層が有効仕事関数を決定するであろう。これは、ＰＭＯＳトランジスタに適している。
【００８０】
誘電体キャッピング層１１４は、０．２ｎｍから２ｎｍの範囲、より好ましくは０．２ｎｍから１ｎｍの範囲、さらに好ましくは０．２ｎｍから０．５ｎｍの範囲における等価酸化物厚（ＥＯＴ）を好ましくは有する。
【００８１】
誘電体キャッピング層２１４は、ＡＬＤ、ＰＶＤ、ＣＶＤのようないかなる適当な蒸着技術を用いることにより形成される。
【００８２】
ＧＬ／ＧＦアプローチのため、誘電体キャッピング層２１４の一部は、誘電体キャッピング層２１４が第２領域２０２におけるゲート誘電体ホスト層２０４上にのみ存在するそのように除去可能である。よって、第２ゲート誘電体キャッピング層２１４ｂだけが存在したままである。第１ゲート誘電体キャッピング層２１４ａは除去される。第１領域において、ゲート誘電体ホスト層２０４の一部に重なる誘電体キャッピング層は、当業者に一般に知られているように、下にあるゲート誘電体ホスト層２０４に選択的な適当なエッチングプロセスによって除去可能である。ゲート誘電体キャッピング層２１４の除去部分は、第１ゲート電極材料２０５を設けるプロセスの前に行うのが好ましい。
【００８３】
ゲート誘電体ホスト層２０４を設けた後、あるいはゲート誘電体キャッピング層２１４ａ、２１４ｂを設けたならばゲート誘電体キャッピング層２１４を設けた後、第１ゲート電極材料２０５及び第２金属ゲート電極材料２１５が設けられる（図２Ｂ）。これは、ＣＶＤ、ＡＬＤ、ＰＶＤのような当業者に知られた技術を用いて行うことができる。
【００８４】
第１領域２０１に関し、好ましくは、ダミーゲート電極材料２０５（例えばポリシリコン材料）を設けることができる（第１領域２０１において、第１トランジスタは、ゲート・ラストアプローチを用いて製造されるので）。第２領域２０２に関し、好ましくは、金属ゲート電極材料２１５（またさらに第２金属ゲート電極材料２１５ｂと参照される）を設けることができる（第２領域２０２において、第２トランジスタは、ゲート・ファーストアプローチを用いて製造されるので）。
【００８５】
当業者に良く知られたパターニング技術を用いて、ダミーゲート電極材料２０５は、第１領域２０１及び第２領域２０２において、下にある誘電体キャッピング層２１４及び／又はゲート誘電体ホスト層２０４の上でこれに接して形成可能であり、第２領域２０２においてダミーゲート電極材料２０５の一部を除去（エッチング）することにより、それにより、ダミーゲート電極材料２０５は、第１領域２０１にのみ存在する。さらにプロセスにおいて、第２金属ゲート電極材料２１５ｂを、第２領域２０２において下にある誘電体キャッピング層２１４ｂ上でこれに接して設けることができる（図２Ｂ）。
【００８６】
さらなるプロセスステップにおいて、当業者に良く知られたパターニング技術を用いて、第１領域２０１において第１（ダミー）ゲートスタック２３１が設けられ、第２領域２０２において第２ゲートスタック２３２が設けられる。第２ゲートスタック２３２は、第２ゲート誘電体キャッピング層２１４ｂ及び第２金属ゲート電極層２１５ｂを備える。第２ゲートスタック２３２は、第２有効仕事関数ＷＦ２effを有し、これは第２ゲート誘電体キャッピング層２１４ｂによって決定される。第１ゲートスタック２３１は、第２誘電体キャッピング層２１４ｂと同じ誘電材料を備えた第１ゲート誘電体キャッピング層２１４ａ、及びダミーゲート電極２０５を備えることができる。ダミーゲート電極材料は、ゲート・ラストアプローチを用いて容易に除去することができる材料を備える。ダミーゲート電極２０５は、好ましくはポリシリコンを備える。
【００８７】
第２金属ゲート電極２１５ｂは、金属ゲートを形成する材料を含む金属を備える。材料を含む金属は、金属、金属合金、金属ケイ素化合物、導電性金属窒化物、導電性金属酸化物、等と理解される。金属に依存して、金属ゲート電極の仕事関数ＷＦは、従来のｐ型にドープされた半導体の仕事関数に、あるいは従来のｎ型にドープされた半導体の仕事関数に類似してもよい。例えば、ニッケル（Ｎｉ）、酸化ルテニウム（ＲｕＯ）、及びモリブデン窒化物（ＭｏＮ）は、ｐ型にドープされた半導体に類似した仕事関数を有する。例えばルテニウム（Ｒｕ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタニウムシリサイド（ＴｉＳｉ２）は、ｎ型にドープされた半導体材料に類似した仕事関数を有する。
【００８８】
例えば、第２金属ゲート電極材料２１５ｂは、第２領域２０２にＮＭＯＳゲート電極を形成するのに適した（適するとして堆積された）仕事関数で、第２領域２０２にＰＭＯＳゲート電極を形成するのに適していない仕事関数を有して形成可能である。ＮＭＯＳゲート電極を形成するのに適した状態とは、仕事関数がおよそ４．１ｅＶ（＋／−０．３ｅＶ）であってもよいことを意味する。あるいはこれとは逆に、金属ゲート電極材料２１５ｂは、第２領域２０２にＰＭＯＳゲート電極を形成するのに適した（適するとして堆積された）仕事関数で、第２領域２０２にＮＭＯＳゲート電極を形成するのに適していない仕事関数を有して形成可能である。ＰＭＯＳゲート電極を形成するのに適した状態とは、仕事関数がおよそ５．２ｅＶ（＋／−０．３ｅＶ）であってもよいことを意味する。
【００８９】
従来のプロセスステップ、材料、及び装置は、図２Ｄに模式図で示されるようなデバイスを生成するために使用可能である。即ち、プロセスステップは、第１及び第２のゲートスタック２３１，２３２のわきにスペーサ２０６、並びに第１領域２０１及び第２領域２０２にソース／ドレイン領域（拡張領域／接合領域）、及び追加のシリサイド形成２１０を設け、第１領域２０１に第１（ダミー）ゲートスタック２３１を、及び第２領域２０２に第２金属ゲートスタック２３２を形成するためゲート・ホスト誘電体層２０４及びダミーゲート電極層２０５をパターニング（例えば、従来のリソグラフィーを用いて）することを備える。ソース／ドレイン領域２０９におけるシリサイド化領域２１０の構成とともにソース／ドレイン領域２０９の活性化のため、アニーリングプロセスが必要である。このアニーリングプロセスは、高温プロセスを備える。これは高いサーマルバジェットプロセスである。アニーリングプロセスの温度は、一般的には８００℃を超え、好ましくは８００℃から１２００℃の範囲である。スパイクアニーリング又は迅速な熱アニール（ＲＴＡ）を用いることができる。
【００９０】
スペーサー２０６は、好ましくは、例えば二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）あるいは酸窒化ケイ素（ＳｉＯＮ）のような絶縁材料を備える。スペーサーは、ＡＬＤまたはＣＶＤによって堆積され、異方性エッチング、あるいは当業者に知られた他の適当ないずれの方法によってパターン化されてもよい。
【００９１】
次のプロセス（図２Ｅ）において、第１ゲートスタック２３１においてダミーゲート電極材料２０５は除去される。例えばポリシリコンゲート電極材料のダミーゲート電極材料２０５を除去した後、下にあるゲート誘電体ホスト層２０４は、第１領域２０１において露出される。ダミーゲート電極材料２０５の除去は、下にあるゲート誘電体ホスト材料２０４の方へ選択的なエッチングプロセスを用いて行うことができる。より詳しくは、第１誘電体層２１１が形成されてもよい。誘電体層２１１の形成は、例えばＣＶＤを用いて誘電体層２１１を堆積することにより行うことができ、続いて、第１領域２０１においてダミーゲート電極材料２０５を露出するために誘電体層２１１が研磨（例えばＣＭＰを用いて）される。誘電体層２１１は、ダミーゲート電極材料２０５を除去するための次のエッチングプロセスの間に、下にあるソース／ドレイン領域２０９及びシリサイド領域２１０、並びにスペーサ２０６を保護するための保護層を形成する。あるいは（図示せず）、保護誘電体ライナーは、ソース／ドレイン領域２０９及びシリサイド領域２１０、並びにスペーサー２０６を保護して形成可能である。ＣＭＰレス・ハードマスク・オープニング・プロセスを用いて、ダミーゲート電極材料２０５は、除去されてもよい。ダミーゲート電極材料２０５を除去した後、第１領域２０１において第１トレンチ２１２がサイドウォールスペーサ２０６間に形成される。ダミーゲート電極材料２０５の除去の後、ゲート誘電体ホスト層２０４は、第１ゲートスタック２３１内に依然として存在する。しかしながら、ダミーゲート電極材料２０５は、第１ゲートスタック２３１にもはや存在しない。第１誘電体キャッピング層２１４ａが前のプロセスステップのどれでも除去されなかった場合、誘電体キャッピング層２１４ａは、ダミーゲート電極材料２０５の除去と一緒に除去されてもよい。第１誘電体キャッピング層２１４ａの方への選択エッチング除去を行なうことは簡単ではないが、ダミーゲート電極材料２０５のみを除去することもでき、それにより、下にある第１誘電体キャッピング層２１４ａが露出される（図示せず）。第２ゲートスタック２３２は、第１領域におけるゲート電極材料２０５の除去工程の後、変化せずにとどまる。
【００９２】
接合活性化、ソース／ドレイン活性化、ソース／ドレインシリサイド化の後、ダミーゲート電極材料を除去するプロセスは、いわゆるゲート・ラストアプローチにおいて良く知られており、又は交換ゲートアプローチ（ＲＰＧ）としてしばしば参照される。従来のゲート・ファーストアプローチとは反対に、ゲート・ラストアプローチは、活性化アニール（つまり接合活性化、ソース／ドレイン活性化、シリサイド化）後、金属ゲート堆積が発生するので、低温プロセスと考えられている。ゲート・ファーストアプローチにおいて、金属ゲートは、活性化アニールの前に高ｋゲート誘電体上に堆積され、それにより金属ゲートは、高温（１１００℃まで、又はこれを超える温度）に曝される。これは、デバイスの適切な動作に関して有害になり得る。ゲート・ラストアプローチにおいて、金属ゲートの金属（それはダミーゲート電極材料を除去した後、さらなるプロセスで設けられるであろう）は、これらの高温に曝されない。例えば、Schaeffer等による、J.Vac.Sci.Technol．Ｂ、２１（１）、ｐ１１−１７（２００３）、「Physical and electrical properties of metal gate electrodes on HfO2 gate dielectrics」に公表されたように、ゲート・ファーストアプローチにて一般的に行われるように、ゲートスタック（高ｋゲート誘電体及び金属ゲート）が高サーマルバジェット（例えば接合活性化、ソース／ドレイン活性化、シリサイド化のような）にさらされるとき、しきい電圧（Ｖｔ）の変化が起こる可能性があることは、最先端技術から知られている。
【００９３】
ダミーゲート電極層２０５の除去後に、第１誘電体キャッピング層２１４ａがまだ存在しない場合、第１誘電体キャッピング層２１４ａは、第１ゲートスタック２３１において（下にある）ゲート誘電体ホスト層２０４上でこれに接して形成されてもよい（図２Ｆ）。第１誘電体キャッピング層２１４ａは、第２誘電体キャッピング層２１４ｂと同じ誘電材料を備える。第１及び第２の誘電体キャッピング層２１４ａ、２１４ｂは、同じ材料組成を有する。
【００９４】
第１誘電体キャッピング層２１４ａは、ゲートスタックの有効仕事関数を調整する、つまり第１ゲートスタック２３１の有効仕事関数を決定（調整）するのに適切ないずれの誘電体材料をも備えることができる。
【００９５】
第１誘電体キャッピング層２１４ａは、０．２ｎｍから２ｎｍの範囲、より好ましくは０．２ｎｍから１ｎｍの範囲、さらに好ましくは０．２ｎｍから０．５ｎｍの範囲における等価酸化物厚（ＥＯＴ）を有する。
【００９６】
第１誘電体キャッピング層２１４ａは、ＡＬＤ、ＰＶＤ、ＣＶＤのようないかなる適当な堆積技術も用いることにより形成される。好ましくは、等角の誘電体キャッピング層２１４ａが形成される。第１誘電体キャッピング層２１４ａの一部は、誘電体キャッピング層が誘電体層２０４上で、スペーサー２０６のわきのトレンチ２１２の側壁にのみ存在するように除去されてもよい。誘電体層２１１の一部に重なる第１誘電体キャッピング層は、当業者に一般に知られているようなエッチング工程によって除去されてもよい（図２Ｇ）。
【００９７】
第１誘電体キャッピング層２１４ａの形成後、第１金属ゲート電極２１５ａが第１トレンチ２１２に形成される（図２Ｇ）。第１金属ゲート電極材料２１５ａは、０．５ｎｍから１０ｎｍの範囲、より好ましくは５ｎｍから１０ｎｍの範囲における厚みを有し、例えばＡＬＤ、ＣＶＤ、ＰＶＤのような一般に知られている堆積技術を用いて堆積される。第１金属ゲート電極材料２１５ａは、完全なトレンチ２１２内に好ましくは存在する。第１トレンチ２１２は、好ましくは金属ゲート電極材料２１５ａで完全に満たされる。第１金属ゲート電極材料／層２１５ａは、第２及び第２金属ゲート電極材料／層２１５ｂと同じ金属組成を備える。
【００９８】
誘電体層２１１に重なる第１金属ゲート電極２１５ａの一部は、除去可能である。また、誘電体層２１１は、除去可能である（図２Ｈ）。
【００９９】
プロセスフローにおけるこの時点では、半導体デバイスは、第１トランジスタ１０７及び第２トランジスタ１０８を備えて形成されており、これらの両方は、ゲートスタック用の同じ材料を、つまり誘電体キャッピング層（第１誘電体キャッピング層２１４ａ及び第２誘電体キャッピング層２１４ｂ）用の、及び金属ゲート電極（第１金属ゲート電極２１５ａ及び第２金属ゲート電極２１５ｂ）用の同じ材料を備える。
【０１００】
（第２）金属ゲート電極２１５は、金属ゲートを形成するための材料を含む金属を備える。材料を含む金属とは、金属、金属合金、金属シリサイド、導電性金属窒化物、導電性金属酸化物、等と理解される。金属に依存して、金属ゲート電極の仕事関数ＷＦは、従来のｐ型ドープ半導体の仕事関数に、あるいは従来のｎ型ドープ半導体の仕事関数に類似することができる。例えば、ニッケル（Ｎｉ）、酸化ルテニウム（ＲｕＯ）、及びモリブデン窒化物（ＭｏＮ）は、ｐ型ドープ半導体に類似する仕事関数を有する。例えば、ルテニウム（Ｒｕ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタニウムシリサイド（ＴｉＳｉ２）は、ｎ型ドープ半導体に類似する仕事関数を有する。
【０１０１】
例えば、第１金属ゲート電極材料２１５ａは、第１領域２０１においてＮＭＯＳゲート電極を形成するのに適しているが、第２領域２０２においてＰＭＯＳゲート電極を形成するのに適していない、第１（として堆積された）仕事関数を有して形成することができる。ＮＭＯＳゲート電極を形成するのに適しているとは、仕事関数がおよそ４．１ｅＶ（＋／−０．３ｅＶ）であってもよいことを意味する。あるいは逆に、第１金属ゲート電極材料２１５ａは、第１領域２０１においてＰＭＯＳゲート電極を形成するのに適しているが、第２領域２０２においてＮＭＯＳゲート電極を形成するのに適していない、第１（として堆積された）仕事関数を有して形成することができる。ＰＭＯＳゲート電極を形成するのに適しているとは、仕事関数がおよそ５．２ｅＶ（＋／−０．３ｅＶ）であってもよいことを意味する。両方の領域（ＮＭＯＳ及びＰＭＯＳ）用に一つの金属ゲート電極材料を用いた二重仕事関数半導体デバイスの形成のため、第１及び／又は第２の金属ゲート電極材料２１５ａ及び／又は２１５ｂの仕事関数は、選択的に調整され／調節され／修正される必要がある。即ち、第１及び／又は第２の金属ゲート電極材料２１５ａ及び／又は２１５ｂの仕事関数は、その（として堆積された）仕事関数が適切でない領域において調整され／調節され／修正される必要がある。
【０１０２】
誘電体キャッピング層２１４ａ、２１４ｂは、さらにゲートスタックの有効仕事関数を決定するであろう。そうでなければ上記の、第１ゲートスタック２３１において第１金属ゲート電極材料２１５ａの下に位置する第１誘電体キャッピング層２１４ａは、第１ゲートスタック２３１の第１有効仕事関数ＷＦ１effを決定し、第２ゲートスタック２３２において第２金属ゲート電極材料２１５ｂの下に位置する誘電体キャッピング層２１４ｂは、第２ゲートスタック２３２の第２有効仕事関数ＷＦ２effを決定する。
【０１０３】
第１半導体トランジスタ２０７及び第２半導体トランジスタ２０８を形成するプロセスフローにおけるこの時点で、第１ゲートスタック１３１及び第２ゲートスタック１３２の両方は、サーマルバジェットプロセスを受けている。しかしながら、第１ゲートスタック２３１に作用するサーマルバジェットは、第２ゲートスタック２３２に作用するサーマルバジェットよりも低い。第２ゲートスタック２３２は、ゲート・ファーストアプローチを用いて第２ゲートスタック２３２が形成されているように、高いサーマルバジェットプロセス（つまりいずれかの高温プロセス）、つまり８００℃を超える温度プロセスを受けている。ゲート・ラストアプローチを用いて形成される第１ゲートスタック２３１は、そのような高いサーマルバジェットプロセス（つまりいずれかの高温プロセス）、つまり第２ゲートスタック２３２の形成のために使用されるサーマルバジェットに比較して８００℃を超える温度プロセスを受けていない。第１ゲートスタック２３１に供給される第１サーマルバジェットは、第２ゲートスタック２３２に供給される第２サーマルバジェットよりも低い。従って、第１ゲートスタック２３１及び第２ゲートスタック２３２は、異なるサーマルバジェット、より詳しくは第１サーマルバジェットと第２サーマルバジェットとをそれぞれ受けることから、第１ゲートスタック２３１の第１有効仕事関数ＷＦ１eff、及び第のゲートスタック２３２の第２有効仕事関数ＷＦ２effは、異なる。
【０１０４】
ゲートスタックに関して同じ材料、つまり同じ金属ゲート電極材料及び同じ誘電体キャッピング層材料を備えたＮＭＯＳ及びＰＭＯＳトランジスタを備えた二重仕事関数半導体デバイスが形成可能であるということが、ある実施形態の利点である。
【０１０５】
例えば、ＨｆＳｉＯＮ−ＤｙＯ−ＴｉＮゲートスタックは、第１及び第２の領域の両方に用いることができる。第１ゲートスタックに関し、低いサーマルバジェット（ゲート・ラストアプローチからの）のため、しきい電圧Ｖｔは、Ｐ型の方へ変化（つまり価電子帯の方への有効仕事関数の変化）するであろう。一方、第２ゲートスタックに関し、高いサーマルバジェット（ゲート・ファーストアプローチからの）のため、しきい電圧Ｖｔは、Ｎ型の方へ変化（つまり伝導帯の方への有効仕事関数の変化）するであろう。ＰＭＯＳ及びＮＭＯＳトランジスタの両方に関して、単一の金属、単一の誘電体を使用するけれども、第１有効仕事関数Ｗ１eff及び第２有効仕事関数Ｗ２effは、サーマルバジェットの作用後、第１最終有効仕事関数Ｗ１eff-finalがＰＭＯＳに適するように、第２最終有効仕事関数Ｗ２eff-finalがＮＭＯＳに適するように、調整可能である。
【０１０６】
サーマルバジェットを作用した後、つまり第１サーマルバジェットを第１ゲートスタックに、第２サーマルバジェットを第２ゲートスタックに作用した後、第１有効仕事関数Ｗ１effは、第１最終有効仕事関数Ｗ１eff-finalに調整され、第２有効仕事関数Ｗ２effは、第２最終有効仕事関数Ｗ２eff-finalに調整される。第１サーマルバジェットは、第２トランジスタの作製のためのゲート・ファーストアプローチの使用、及び第１トランジスタの作製のためのゲート・ラストアプローチの使用のため、第２サーマルバジェットよりも低い。第１ゲートスタックに適用されるサーマルバジェットは、第２ゲートスタックに適用されるサーマルバジェットよりも小さい。
【０１０７】
上述の説明は、発明のある実施形態の詳細である。しかしながら、いかに詳細な説明が明細書内で行われたとしても、発明は多くの方法で実施可能なことが理解されるであろう。発明のある特徴あるいは態様を記述するときの特定の用語の使用は、その用語が関連する発明の特徴あるいは態様のいかなる特定の特徴も含むために限定されるように、用語が本願明細書で再度定義されているということをほのめかすように取られるべきではないことに注目されるべきである。
【０１０８】
上述の詳細な説明は、種々の実施形態に適用されるように、発明の新規な特徴を示し、記述し、指摘しているが、図示した装置又はプロセスの形態及び詳細において、種々の省略、置換、及び変更は、発明の精神から逸脱することなく当業者によりなすことができることは理解されるであろう。
【技術分野】
【０００１】
本発明は、一般的には半導体デバイスの製造方法に関する。より詳しくは、本発明は、金属ゲート電極を備えたゲートスタックを有するＣＭＯＳデバイスを製造する方法、及びそれにより製造されたＣＭＯＳデバイスに関する。
【背景技術】
【０００２】
現在まで、半導体産業は、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴｓ）の幾何学的寸法をスケーリングすることに相変わらず追い立てられている。ゲート誘電体として二酸化ケイ素（ＳｉＯ２）を、ゲート材料として多結晶シリコン（ポリシリコン）を使用する伝統的なＭＯＳＦＥＴ技術では、１００ｎｍ以下へ縮小するとき、多くの問題が発生する。
【０００３】
ゲート誘電体厚を減じたとき、ゲート直接トンネル電流の指数関数的増加が起こる。４５ｎｍ以降のテクノロジノードに関し、この問題を解決する一つの解決方法は、ゲート誘電体として、いわゆる高ｋ誘電体の導入である。高ｋ誘電体は、誘電率（ｋ）がＳｉＯ２の誘電率よりも高い、つまりｋ＞３．９の特徴を示す誘電体である。高ｋ誘電体は、より薄いＳｉＯ２層で得ることができるものよりも、同じ実効キャパシタンスを得ることに関して（ＳｉＯ２に比較して）より大きな物理的厚みが見込まれる。高ｋ材料のより大きな物理的厚みは、ゲート漏れ電流を減じる。
【０００４】
しかしながら、２ｎｍ以下のＳｉＯ２酸化膜厚に関して、ポリシリコン空乏効果がポリシリコンゲートで支配的になり始める。この問題の解決法は、ゲート材料として金属を導入することである。金属ゲートの有利な点は、ポリシリコン空乏効果の排除、非常に低い抵抗、ドーパントの浸透可能性が無い点、及び高ｋゲート誘電体との良好な適合性である。
【０００５】
金属ゲートの導入により、ＭＯＳＦＥＴのしきい電圧は、金属の仕事関数により制御さされるようになる。金属ゲート電極に関して、仕事関数の調整は、異なる仕事関数がＰＭＯＳよりもＮＭＯＳに関して必要となるように、簡単ではない。このことは、現状、ｎＭＯＳＦＥＴ用に作用する（即ち、好ましくは約４．１ｅｖ（±０．３ｅｖ）の仕事関数）（ｎ型）金属（ポリシリコンを置き換える）、及び、ｐＭＯＳＦＥＴ用に作用する（即ち、好ましくは約５．２ｅｖ（±０．３ｅｖ）の仕事関数）（ｐ型）金属を必要とする。ポリシリコンゲート電極の仕事関数は、イオン注入により調整可能であるが、金属ゲート電極の仕事関数は、容易には変更できない材料的な特性である。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
金属ゲート電極と組み合わされる高ｋゲート誘電体のような新たなゲート材料の導入は、エッチング及び除去のような伝統的なゲート・ファースト製造プロセスにおいて問題が生じる可能性があることから、容易ではない。また、ゲート・ファースト集積方式における高サーマルバジェット（high-thermal budgets）は、しきい電圧の変化及びデバイス信頼性の低下のように、問題を生じる可能性がある。そのような高サーマルバジェットを克服するために、ゲート・ラストアプローチあるいは置換ゲート（ＲＰＧ）アプローチとして一般に知られる、低温プロセスが導入されている。ゲート・ラストアプローチでは、金属材料が高温に曝されないように、金属ゲート堆積は、ソース／ドレイン活性化アニールの後に起こる。
【０００７】
よって、相補性金属酸化膜半導体（ＣＭＯＳ）における高ｋゲート誘電体及び金属ゲート電極に関し、新しい代替物がプロセスフローに導入されねばならない。ＣＭＯＳデバイスにおける金属ゲート及び高ｋ誘電体に関する技術水準において、既に、幾つかの可能性が有効であるが、高ｋ／金属半導体デバイス用の簡易化された集積方式が必要であり、より詳しくは、簡易化された単一の金属、単一の誘電体（ＳＭＳＤ）集積方式、及び金属／高ｋＲＰＧ集積方式が必要である。
【課題を解決するための手段】
【０００８】
本発明は、半導体基板（２００）に第１領域（２０１）及び第２領域（２０２）を設けること、第１領域（２０１）に第１トランジスタ（２０７）を作製することを備え、第１トランジスタ（２０７）は、第１有効仕事関数（ＷＦ１eff）を有する第１ゲートスタック（２３１）を備え、第１ゲートスタック（２３１）は、第１ゲート誘電体キャッピング層（２１４ａ）と、第１ゲート誘電体キャッピング層（２１４ａ）上で該キャッピング層に接触する第１金属ゲート電極層（２１５ａ）とをさらに備え、第１ゲート誘電体キャッピング層（２１４ａ）は、第１有効仕事関数（ＷＦ１eff）を決定する、二重仕事関数半導体デバイスの製造方法に関する。本発明による方法は、さらに、第２領域（２０２）に第２トランジスタ（２０８）を作製することを備え、第２トランジスタ（２０８）は、第２有効仕事関数（ＷＦ２eff）を有する第２ゲートスタック（２３２）を備え、第２ゲートスタック（２３２）は、第２ゲート誘電体キャッピング層（２１４ｂ）と、第２ゲート誘電体キャッピング層（２１４ｂ）上で該キャッピング層に接触する第２金属ゲート電極層（２１５ｂ）とを備え、第２金属ゲート電極層（２１５ｂ）は、第１金属ゲート電極層（２１４ａ）と同じ金属組成からなる。第２ゲート誘電体キャッピング層（２１４ｂ）は、第１誘電体キャッピング層（２１４ａ）と同じ誘電材料を備え、第２ゲート誘電体キャッピング層（２１４ｂ）は、第２有効仕事関数（ＷＦ２eff）を決定し、第２有効仕事関数（ＷＦ２eff）は、第１有効仕事関数（ＷＦ１eff）と同じである。本発明による方法は、少なくとも第１ゲート誘電体キャッピング層（２１４ａ）に第１サーマルバジェットを加え、少なくとも第２ゲート誘電体キャッピング層（２１４ｂ）に第２サーマルバジェットを加えることを備え、第１サーマルバジェットは、第１有効仕事関数（ＷＦ１eff）が第１最終有効仕事関数（ＷＦ１eff-final）に変更されるように、及び、第２有効仕事関数（ＷＦ２eff）が第２最終有効仕事関数（ＷＦ１eff-final）に変更されるように、第２サーマルバジェットよりも小さいものであり、ここで、第１最終有効仕事関数（ＷＦ１eff-final）は、第２最終有効仕事関数（ＷＦ２eff-final）とは異なる。
【０００９】
二重仕事関数半導体デバイスは、一つで単一の金属ゲート電極材料、及び一つで単一の誘電体キャッピング層材料を使用して製造可能であるという、本発明による創作態様の利点がある。
【００１０】
第１ゲート誘電体キャッピング層は、第１サーマルバジェットを加えた後、第１ゲートスタックの第１有効仕事関数（ＷＦ１eff）に本質的に影響を与えないように選択される。
【００１１】
本発明の実施形態によれば、
【数１】
【００１２】
ここで、ＷＦ１effは、第１有効仕事関数であり、ＷＦ２effは、第２有効仕事関数であり、ＷＦ１eff-finalは、第１最終有効仕事関数であり、ＷＦ２eff-finalは、第２最終有効仕事関数である。第１最終有効仕事関数（ＷＦ１eff-final）は、第１有効仕事関数（ＷＦ１eff）に等しくても良い。
【００１３】
本発明の別の実施形態によれば、第１及び第２トランジスタの一方は、ＰＭＯＳトランジスタであり、第１及び第２トランジスタの他方は、ＮＭＯＳトランジスタである。第１トランジスタがＰＭＯＳトランジスタである場合、第２トランジスタはＮＭＯＳトランジスタが有利であり、あるいは逆もまた同じである。
【００１４】
本発明の別の実施形態によれば、第１トランジスタの製造は、ゲート・ラストアプローチを用いて行うことができる。第２トランジスタの製造は、ゲート・ラストアプローチ又はゲート・ファーストアプローチを用いて行うことができる。
【００１５】
本発明の別の実施形態によれば、第１サーマルバジェットは、８００℃よりも低い温度である。
【００１６】
本発明の別の実施形態によれば、第１トランジスタの製造は、さらに、第１領域に第１ダミーゲートスタックを形成すること；ここで第１ダミーゲートスタックは第１ゲート誘電体ホスト層上で該ホスト層に接触するポリシリコンゲート電極層を含む、
ソース／ドレイン領域を形成すること；
ポリシリコンゲート電極を除去し、それにより、下にある第１ゲート誘電体ホスト層を露出すること；
第１ゲート誘電体ホスト層上で該ホスト層に接触して第１ゲート誘電体キャッピング層を形成すること；
第１ゲート誘電体キャッピング層を覆う第１金属ゲート電極層を形成すること、を備える。
【００１７】
本発明の別の実施形態によれば、第２トランジスタの製造は、ゲート・ラストアプローチを用いて行われる。ゲート・ラストアプローチを使用するとき、第２トランジスタの製造は、さらに、第２領域に第２ダミーゲートスタックを形成すること；ここで第２ダミーゲートスタックは第２ゲート誘電体ホスト材料を覆うポリシリコンゲート電極層を含む、
ソース／ドレイン領域を形成すること；
ポリシリコンゲート電極を除去し、それにより、下にある第２ゲート誘電体ホスト層を露出すること；
第２ゲート誘電体ホスト層上で該ホスト層に接触して第２ゲート誘電体キャッピング層を形成すること；
第２ゲート誘電体キャッピング層上で該キャッピング層に接触して第２金属ゲート電極層を形成すること、を備える。
【００１８】
本発明の別の実施形態によれば、第１ゲート誘電体キャッピング層へ第１サーマルバジェットを、及び第２ゲート誘電体キャッピング層へ第２サーマルバジェットを加えるプロセスは、さらに、第２金属ゲート電極層を形成するプロセス後、第１領域上に感熱層を設けること；
第１領域及び第２領域の熱アニールプロセスを同時に実行すること；それにより感熱層が温度の少なくとも一部を遮り、結果的に第１サーマルバジェットが第２サーマルバジェットよりも小さい、
感熱層を除去すること、を備える。
【００１９】
感熱層は、熱反射層又は熱吸収層であってもよい。熱反射層に関し、感熱層は、アルミニウムを備えることができる。
【００２０】
本発明の実施形態によれば、熱アニールプロセスは、レーザーアニールを備える。
【００２１】
第１誘電体キャッピング層及び第２誘電体キャッピング層は、ランタニド系誘電材料又はアルミニウム系誘電材料を備えることができる。
【００２２】
第１及び第２トランジスタの一方は、ＰＭＯＳトランジスタであり、第１及び第２トランジスタの他方は、ＮＭＯＳトランジスタである。
【００２３】
二重仕事関数半導体デバイスが、ゲートスタック用に同じ材料を備えた、即ち同じ金属ゲート電極材料及び同じ誘電体キャッピング層材料を備えた、ＮＭＯＳ及びＰＭＯＳトランジスタを備えて形成可能であるというのが実施形態の有利な点である。
【図面の簡単な説明】
【００２４】
全ての図は、本発明の幾つかの態様及び実施形態を説明している。図は、単に模式的なものであり、限定するものではない。図において、構成部分の幾つかのサイズは、説明上の目的のため、拡大され、同縮尺で図示されているとは限らない。
【００２５】
例示的な実施形態が図を参照して示されている。ここに開示される実施形態及び図面は、限定のためより、むしろ説明のためのものと考えられるべきである。異なる図面において、同一の又は類似の部分には同一の符号を付している。
【００２６】
【図１Ａ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ラストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図１Ｂ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ラストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図１Ｃ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ラストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図１Ｄ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ラストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図１Ｅ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ラストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図１Ｆ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ラストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図１Ｇ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ラストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図１Ｈ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ラストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図２Ａ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ファーストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図２Ｂ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ファーストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図２Ｃ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ファーストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図２Ｄ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ファーストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図２Ｅ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ファーストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図２Ｆ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ファーストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図２Ｇ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ファーストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図２Ｈ】本発明の実施形態に記載されるようなゲート・ラスト／ゲート・ファーストアプローチにより二重仕事関数半導体デバイスを製造するための異なるプロセスステップを模式的に示した図である。
【図３】本発明の実施形態によるゲート・ラストアプローチを用いて、ＴｉＮ金属ゲートを有する異なるキャッピング誘電体材料に関するＶｔの変化の実験データを示す図である。
【発明を実施するための形態】
【００２７】
本発明の１つ以上の実施形態が、添付の図を参照して詳細に記述される。本発明はそれに制限されるものではない。記述された図面は、単に模式的であり、限定するものではない。図において、構成部分の幾つかのサイズは、説明上の目的のため、拡大され、同縮尺で図示されているとは限らない。面積及び相対的な面積は、発明の実施への実際の縮小に必ずしも対応しない。当業者は、この発明の範囲に含まれる本発明の多数の変化及び変更を認識可能である。従って、好適な実施の形態の記述は、本発明の範囲を制限するとは認められるべきでない。
【００２８】
更に、本書内の第１、第２、等の用語は、類似の構成部分を区別するために使用され、必ずしも連続の又は時系列の順番を記述するものではない。そのように使用される用語は、適切な状況の下で交換可能であり、及び、ここに記載される発明の実施形態は、ここに記述又は図示した以外の他の順序にて実施可能であるということが理解されるべきである。
【００２９】
さらに、本書内の頂部、底部、上方、下方、のような用語は、描写的な目的のために使用され、必ずしも相対的な位置を記述するために使用するものではない。そのように使用される用語は、適切な状況の下で交換可能であり、及び、ここに記載される発明の実施形態は、ここに記述又は図示した以外の他の配向にて実施可能である。例えば、ある構成部分の「真下」及び「上方」は、この構成部分の対向側に位置することを示すものである。
【００３０】
この明細書を通して「一つの実施形態」あるいは「ある実施形態」を参照することは、その実施形態に関して記述された特定の特徴、構造、又は特性が本発明の少なくとも１つの実施形態に含まれているということを意味する。創造性のある態様は、先に示された一つの実施形態の全ての特徴よりも少なくあるかもしれない。
【００３１】
ここに示される記述では、多くの特定の細部が述べられている。しかしながら、発明の実施形態は、これらの特定の細部なしで実施可能であるということが理解される。他の事例では、公知の方法、構造、及び技術は、この記述の理解を不明瞭にしないために、詳細に示していない。
【００３２】
本書に、特定の化学名あるいは式が示される場合、材料は、化学名によって結びつけられる化学量論的に正確な式の非化学量論の変化を含むことができる。式における要素の傍らの数の添字の欠乏は、化学量論的に数字の一（１）を示す。正確な化学量数のプラス／マイナス２０％の範囲における変化は、本目的のため、化学名又は式に含まれる。代数の添字が与えられる場合、プラス／マイナス約２０％の範囲の変化は、各添字の値に対して含まれる。そのような様々な値の合計は、必ずしも整数にならず、このずれが検討される。そのような変化は、プロセス条件の意図した選択及び制御、あるいは意図しないプロセス変動のいずれかにより、発生するかもしれない。
【００３３】
以下の用語は、発明の理解を助けるために単独で提供される。
【００３４】
発明の様々な実施形態は、しきい電圧（Ｖｔ）、有効仕事関数（ＷＦeff）のような半導体デバイスのパラメータを、あるいは、仕事関数（ＷＦ）、フェルミ準位等のような使用される材料の物理的特性を参照する。本書を通して使用されるような定義は、以下に要約されている。
【００３５】
ＭＯＳＦＥＴデバイスにおいて、ゲートは、チャネルを伝導性にするためしきい電圧（Ｖｔ）を必要とする。ＣＭＯＳプロセスは、ｎチャネル及びｐチャネル（それぞれＮＭＯＳ及びＰＭＯＳ）トランジスタの両方を作製する。しきい電圧Ｖｔは、いわゆる有効仕事関数差（ΔＷＦeff）によって影響を受ける。しきい電圧（Ｖｔ）値を確立するため、ＰＭＯＳ及びＮＭＯＳの各ゲート材料（ゲートスタック）の有効仕事関数差、及びそれらの対応するチャネル領域は、チャネル加工及びゲート加工により独立して確立される。
言い換えると、ゲート誘電体（つまり、ホスト誘電体及び可能な異なるキャッピング層からなる）、及びゲート電極（つまり、少なくとも１つの金属層からなる）の両方は、ゲートスタック（デバイス）の有効仕事関数（ＷＦeff）を決定する。さらに、ゲート加工（つまり、適用される異なるプロセス及び／又は熱処理の順序）は、それ自身、ゲートスタック（デバイス）の有効仕事関数（ＷＦeff）に影響があるかもしれない。
【００３６】
ゲートスタック（デバイス）の有効仕事関数（ＷＦeff）は、ゲート誘電体材料、ゲート電極材料の選択により、及び実行されるゲート加工により調整（調節した／修正した）可能なパラメータである。これに反して、ゲート電極（しばしば、金属ゲート電極、あるいは金属層、あるいは金属制御電極と呼ばれる）の仕事関数（ＷＦ）は、材料に固有の特性である。一般的に、ある材料（つまり金属層）の仕事関数は、材料内の電子が当初フェルミ準位にあった場合、物質原子の外側における物質の電子を真空中へ追い出すのに要求される、電子ボルト（ｅＶ）での、エネルギーの尺度である。ゲート電極の仕事関数は、また、材料の、成膜直後の状態の（as-deposited）仕事関数あるいは固有の仕事関数として呼ばれるかもしれない。
【００３７】
シリコン基板について、Ｎ型のＭＯＳＦＥＴ（つまりＮＭＯＳ）デバイスのゲート電極は、およそ４．１ｅＶ（＋／−０．３ｅＶ）の仕事関数を有するであろう。また、Ｐ型のＭＯＳＦＥＴ（つまりＰＭＯＳ）デバイスのゲート電極は、およそ５．２ｅＶ（＋／−０．３ｅＶ）の仕事関数を有するであろう。
【００３８】
高ｋ誘電体は、ＳｉＯ２の誘電率よりも高い誘電率（ｋ）、即ちｋ＞３．９を特色とする誘電体である。高ｋ絶縁体は、非常に薄いＳｉＯ２層で得ることができるものよりも、同じ実効キャパシタンスを得るため、より大きな物理的厚さ（ＳｉＯ２に比較して）を考慮に入れる。
【００３９】
以下の、本発明の実施形態は、シリコン（Ｓｉ）基板に関して記述されるが、これらの実施形態が他の半導体基板にも同じように良好に適用されることが理解されるべきである。実施形態において、「基板」は、例えばシリコン、ガリウムヒ素（ＧａＡｓ）、ガリウムヒ素リン（ＧａＡｓＰ）、インジウムリン（ＩｎＰ）、ゲルマニウム（Ｇｅ）、あるいはシリコンゲルマニウム（ＳｉＧｅ）基板等の半導体基板を含むことができる。「基板」は、半導体基板部分に加えて、例えばＳｉＯ２あるいはＳｉ３Ｎ４層等の絶縁層を含むことができる。よって、基板の用語は、また、シリコン・オン・ガラス、シリコン・オン・サファイアの基板をも含んでいる。このように用語「基板」は、対象となる層又は部分の下にある層用の要素を一般的に定義するために使用される。また、「基板」は、例えばガラス又は金属の層が形成される他のいずれのベースであってもよい。したがって、基板は、ブランケットウエハのようなウエハ、又は、例えば下層上に成長されたエピタキシャル層のような別のベース材に適用される層であってもよい。
【００４０】
本発明の第１態様では、二重仕事関数半導体デバイスの製造方法が開示され、上記方法は、基板に第１領域１０１及び第２領域１０２を設けること、第１領域１０１に第１半導体トランジスタ１０７を作製することを備え、第１半導体トランジスタ１０７は、第１有効仕事関数（ＷＦ１eff）を有する第１ゲートスタック１３１を備え、第１ゲートスタック１３１は、第１ゲート誘電体キャッピング材料１１４ａと、第１ゲート誘電体キャッピング材料１１４ａ上で該キャッピング材料に接触する第１金属ゲート電極材料１１５ａとを備え、第１ゲート誘電体キャッピング材料１１４ａは、第１有効仕事関数（ＷＦ１eff）を決定する。上記方法は、さらに、第２領域１０２に第２半導体トランジスタ１０８を作製することを備え、第２半導体トランジスタ１０８は、第２有効仕事関数（ＷＦ２eff）を有する第２ゲートスタック１３２を備え、第２ゲートスタック１３２は、第２ゲート誘電体キャッピング材料１１４ｂと、第２ゲート誘電体キャッピング材料１１４ｂ上で該キャッピング材料に接触する第２金属ゲート電極材料１１５ｂとを備え、第２金属ゲート電極層１１５ｂは、第１金属ゲート電極層１１５ａと同じ金属組成からなり、第２ゲート誘電体キャッピング材料１１４ｂは、第１ゲート誘電体キャッピング材料１１４ａと同一であり、第２ゲート誘電体キャッピング材料１１４ｂは、第２有効仕事関数（ＷＦ２eff）を決定する。第１サーマルバジェットは、第１ゲート誘電体キャッピング材料１１４ａに適用され、第２サーマルバジェットは、第２ゲート誘電体キャッピング材料１１４ｂに適用され、第１サーマルバジェット及び第１ゲート誘電体キャッピング層１１４ａが第１最終有効仕事関数（ＷＦ１eff-final）を決定し、第１最終有効仕事関数（ＷＦ１eff-final）は、第１有効仕事関数（ＷＦ１eff）とは異なり、並びに、第２サーマルバジェット及び第２ゲート誘電体キャッピング層１１４ｂが第２最終有効仕事関数（ＷＦ２eff-final）を決定し、第２最終有効仕事関数（ＷＦ２eff-final）は、第２有効仕事関数（ＷＦ２eff）とは異なるように、第１サーマルバジェットは、第２サーマルバジェットよりも低いものであり、それにより、第１最終有効仕事関数（ＷＦ１eff-final）は、第２最終有効仕事関数（ＷＦ２eff-final）とは異なる。
【００４１】
第１半導体トランジスタ及び第２半導体トランジスタを製造する過程は、本発明の異なった実施形態により行うことができる。第１半導体トランジスタを製造する過程は、ゲート・ラストのアプローチを用いて、好ましくは行われる。ゲート・ラストアプローチ、しばしば置換ゲート（ＲＰＧ）アプローチとして参照される、では、金属金属ゲート堆積が、活性化アニール（つまり、接合活性化、ソース／ドレイン活性化）及びシリサイド化の後に起こる。ゲート・ファーストアプローチでは、活性化アニールの前に、金属ゲートが高ｋゲート誘電体上に堆積され、よって、金属ゲートは、高温（１１００℃までの温度、あるいはそれよりも高い温度）に曝される。このことは、デバイスの適切な作動に関して有害になる可能性がある。ゲート・ラストアプローチでは、金属ゲートの金属は、そのような高温に曝されない。第２半導体トランジスタを製造するプロセスは、ゲート・ファーストアプローチを使用した、本発明の実施形態により実行することができる。あるいは、第２半導体トランジスタを製造するプロセスは、ゲート・ラストアプローチ（置換ゲートあるいはＲＰＧアプローチとしても知られている）を用いて、本発明の実施形態により実行することができる。
【００４２】
図１Ａから図１Ｈを参照して、本発明のある実施形態による二重仕事関数半導体デバイスの製造方法に関する異なるプロセスステップがより詳細に記述される。ここで、ゲート・ラストアプローチが第１半導体トランジスタを作製するために使用され、ゲート・ラストアプローチが第２半導体トランジスタを作製するために使用される。図１Ａから図１Ｈのいずれかに関する異なるプロセスステップの以下の記述では、ゲート・ラスト／ゲート・ラスト（ＧＬ／ＧＬ）アプローチのプロセスステップを参照したものもあるかもしれない。第１半導体トランジスタを製造するための、及びこのＧＬ／ＧＬアプローチにて第２半導体トランジスタを製造するためのいくつかのプロセスステップは、同時に行なわれるかもしれない。
【００４３】
図１Ａは、半導体基板１００、例えばシリコン基板を図示する。基板１００は、複数の別個の領域を備えることができる。最も好ましくは、図１Ａに示されるように、２つの別個の領域、つまり第１領域１０１及び第２領域１０２、が基板１００に形成可能である。第１領域１０１は、デバイスの第１活性領域として参照でき、また、第２領域１０２は、デバイスの第２活性領域として参照できる。第１領域１０１及び第２領域１０２は、絶縁領域１０３によって互いに電気的に分離可能である。第１領域１０１及び第２領域１０２を互いに分離可能な方法は、それらの間にシャロートレンチアイソレーション（ＳＴＩ）を用いることである。ＳＴＩは、深く狭いトレンチであり、酸化物で満たされ、集積回路における隣接デバイス間で電気的絶縁を設けるため、上記隣接デバイス間にて半導体基板にエッチングされる。あるいは、シリコンの局所的な酸化（ＬＯＣＯＳ）が用いられてもよい。
【００４４】
第１トランジスタは、第１領域１０１に形成されるであろうし、例えばＰＭＯＳトランジスタである（及びよってＰＭＯＳトランジスタを形成するためのＰＭＯＳ領域を表わす第１領域１０１）。第２トランジスタは、第２領域１０２に形成されるだろうし、例えばＮＭＯＳトランジスタである（及びよってＮＭＯＳトランジスタを形成するためのＮＭＯＳ領域を表わす第２領域１０２）。本発明は、これに限定されるものではなく、ＮＭＯＳ及びＰＭＯＳは交換、つまり第１（ＮＭＯＳ）領域に第１ＮＭＯＳトランジスタを、及び第２（ＰＭＯＳ）領域に第２ＰＭＯＳトランジスタを形成する、してもよい、ということは理解されるべきである。
【００４５】
第１領域１０１及び第２領域１０２を設けた後、ゲート誘電体ホスト層１０４が基板（図１Ｂ）上に設けられる。ゲート誘電体ホスト層１０４は、第１領域１０１及び第２領域１０２の両方に設けることができる。誘電体層１０４は、例えば二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、若しくはオキシ窒化シリコン（ＳｉｘＯｙＮ１−ｘ−ｙ）等の絶縁材料の層、又は、より好ましくは、例えばＨｆＯ２、ＴａＯｘ、Ａｌ２Ｏｙ、若しくはこれらから生成されるいずれの組み合わせ等の、いずれの高ｋ誘電体材料（つまりｋ＞３．９）であってもよい。ゲート誘電体ホスト層１０４は、熱酸化、原子層堆積（ＡＬＤ）、化学蒸着法（ＣＶＤ）、物理的蒸着法（ＰＶＤ）、あるいは当業者に知られている他の適当ないずれの方法によって形成可能である。ゲート誘電体ホスト層１０４は、例えば、基板１００と高ｋ材料との間の（任意の）界面の誘電体層（例えばＳｉＯ２−不図示）の頂部上に形成された高ｋ材料（例えばＨｆＯ２）等の誘電体材料のスタックを備えることができる。ゲート誘電体ホスト層１０４は、好ましくは０．５ｎｍから４ｎｍの範囲の厚みを有する。
【００４６】
ＧＬ／ＧＬアプローチ（図１Ｂ）において、ゲート誘電体ホスト層１０４を設けた後、ダミーゲート電極層１０５がゲート誘電体ホスト層１０４上に設けられる。ダミーゲート電極層１０５は、好ましくはポリシリコンを備える。さらにプロセスでは、パターン化されたダミーゲート電極層１０５は、除去されるだろう（図１Ｅ）。パターン化されたダミーのポリシリコンゲート電極の除去は、例えば湿式のエッチングプロセス、あるいは当業者に知られた他のエッチングプロセスを用いることにより行うことができる。
【００４７】
従来のプロセスステップ、材料、及び装置は、図１Ｃに図示されるようなデバイスを生成するために使用可能である。即ち、プロセスは、第１領域１０１に第１ダミーゲートスタック１３１を、及び第２領域１０２に第２ダミーゲートスタック１３２を形成するために、ゲートホスト誘電体層１０４及びダミーゲート電極層１０５をパターニング（例えば、従来のリソグラフィーを用いて）すること、並びに、第１と第２のダミーゲートスタック１３１,１３２の片側にスペース１０６を、第１領域１０１及び第２領域１０２におけるソース／ドレイン領域（拡張 領域／接合 領域）１０９の活性化、及び追加のシリサイド１１０を設けることを備える。ソース／ドレイン領域１０９の活性化のため、及びソース／ドレイン領域１０９におけるシリサイド領域１１０の形成のため、アニーリングプロセスが必要である。このアニーリングプロセスは、高温プロセスを備える。これは高サーマルバジェットプロセスである。アニーリングプロセスの温度は、一般的に５００℃よりも高く、好ましくは８００℃よりも高く、より好ましくは８００℃から１２００℃の範囲である。スパイクアニーリング、あるいは急速熱アニーリング（ＲＴＡ）が使用可能である。
【００４８】
スペーサー１０６は、好ましくは、例えば二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）あるいはオキシ窒化シリコン（ＳｉＯＮ）等の絶縁材料を備える。スペーサーは、ＡＬＤ又はＣＶＤにより堆積され、異方性エッチング又は当業者に知られた他の適当ないずれかの方法によってパターン化可能である。
【００４９】
以下のプロセスにおいて、第１ゲートスタック１３１及び第２ゲートスタック１３２におけるダミーゲート電極材料１０５は、除去される（図１Ｄ）。例えばポリシリコンゲート電極材料のダミーゲート電極材料１０５を除去した後、下にあるゲート誘電体ホスト層１０４は、第１領域１０１及び第２領域１０２において露出される。ダミーゲート電極材料１０５の除去は、下にあるゲート誘電体ホスト材料１０４の方へ選択的であるエッチングプロセスを用いて行うことができる。より具体的には、最初に誘電体層１１１が形成可能である。誘電体層１１１の形成は、例えば、ＣＶＤを用いて誘電体層１１１を堆積することにより行うことができ、続いて、第１領域１０１及び第２領域１０２の両方において、ダミーゲート電極材料１０５を露出するため、誘電体層１１１を研磨（例えばＣＭＰを用いて）することにより形成される。誘電体層１１１は、ダミーゲート電極材料１０５を除去するためのその後のエッチングプロセスの間に、下にあるソース／ドレイン領域１０９、シリサイド領域１１０、及びスペーサー１０６を保護する保護層を形成する。あるいは（図示せず）、保護誘電体ライナーが、ソース／ドレイン領域１０９、シリサイド領域１１０、及びスペーサー１０６のそばに形成されるかもしれない。ＣＭＰの少ないハードマスク開口プロセスを用いて、ダミーゲート電極材料１０５は、除去されるかもしれない。ダミーゲート電極材料１０５を除去した後、第１領域１０１に第１トレンチ１１２が、及び第２領域１０２に第２トレンチ１１３が、サイドウォールスペーサ１０６間に形成される。ダミーゲート電極材料１０５の除去後、ゲート誘電体ホスト層１０４は、第１ゲートスタック１３１及び第２ゲートスタック１３２に未だ存在する。しかしながら、ダミーゲート電極材料１０５は、第１ゲートスタック１３１及び第２ゲートスタック１３２には、もはや存在しない。
【００５０】
ソース／ドレイン活性化後のダミーゲート電極材料を除去するプロセス、ソース／ドレインシリサイド化は、いわゆるゲート・ラストアプローチにおいて良く知られており、あるいはまた、しばしば置換ゲートアプローチ（ＲＰＧ）に関連する。従来のゲート・ファーストアプローチに反対の、ゲート・ラストアプローチは、金属ゲート蒸着が活性化アニール（つまりソース／ドレイン活性化）及びシリサイド化の後に起こることから、低温プロセスを考慮している。ゲート・ファーストアプローチにおいて、金属ゲートは、活性化アニールの前に高ｋゲート誘電体上に堆積され、その結果、金属ゲートは高温（１１００℃までの温度、あるいはそれより高い温度）に曝される。これは、デバイスの適切な作動に不利になり得る。ゲート・ラストアプローチでは、金属ゲートの金属（これはダミーゲート電極材料を除去した後のさらなるプロセスで設けられるだろう）は、そのような高温に曝されない。このことは、例えば、Schaeffer等による、J.Vac.Sci.Technol.のＢ、２１（１）（２００３）、「Physical and electrical properties of metal gate electrodes on HfO2 gate dielectrics」の１１〜１７頁において、ゲート・ファーストアプローチにおいて一般的に行われるように、ゲートスタック（高ｋゲート誘電体及び金属ゲート）が高サーマルバジェット（例えば接合活性化、ソース／ドレイン活性化、シリサイドのような）に曝されるとき、しきい電圧（Ｖｔ）の変化が発生可能である、と公表されるように、現在の技術状況から知られている。
【００５１】
ダミーゲート電極層１０５の除去後、誘電体キャッピング層１１４が形成される（図１Ｅ）。誘電体キャッピング層１１４は、第１ゲートスタック１３１及び第２ゲートスタック１３２において、ゲート誘電体ホスト層１０４上に存在する（上で接触して）。
【００５２】
誘電体キャッピング層１１４は、ゲートスタックの有効仕事関数を調整する、つまり第１ゲートスタック１３１の有効仕事関数を決定する、及び第２ゲートスタック１３２の有効仕事関数を決定するのに適切ないずれの誘電体材料を備えることができる。誘電体キャッピング層１１４は、アルミニウム系の誘電体あるいはランタニド系の誘電体を備えることができる。誘電体キャッピング層１１４は、ＬａＯ（Ｎ）、ＡｌＯ（Ｎ）、ＡｌＮ、ＤｙＯ（Ｎ）、ＳｃＯ（Ｎ）、ＧｄＯ（Ｎ）、ＣｅＯ（Ｎ）、ＴｂＯ（Ｎ）、ＥｒＯ（Ｎ）、ＹｂＯ（Ｎ）、あるいはこれらのいずれの組合わせを備えることができる。誘電体キャッピング層１１４の材料に依存して、この誘電体キャッピング層１１４は、ＮＭＯＳデバイスへのあるいはＰＭＯＳデバイスへの第１トランジスタの第１ゲートスタックの第１有効仕事関数を調整するのに、及び、ＰＭＯＳデバイスへのあるいはＮＭＯＳデバイスへの第２トランジスタの第２ゲートスタックの第２有効仕事関数を調整するのに、それぞれ適切であるかもしれない。ゲート誘電体における内蔵双極子場（つまり、ゲート誘電体ホスト層１０４のスタック及び誘電体キャッピング層１１４−例えばＨｆＳｉＯＮ、ＤｙＯスタック）が金属ゲート（例えばＴｉＮ）の仕事関数と無関係にＮＭＯＳデバイスのしきい電圧に適合可能なように、誘電体キャッピング層１１４は、より陽性の原子（ゲート誘電体ホスト層に比べて）を有する材料を備える。ＤｙＯ層は、このように有効仕事関数を決定するであろう。これは、ＮＭＯＳトランジスタに適している。誘電体における内蔵双極子場（つまり、ＨｆＳｉＯＮ−ＡｌＯスタック）が金属ゲート（例えばＴｉＮ）の仕事関数と無関係にＰＭＯＳデバイスのしきい電圧に適合可能なように、誘電体キャッピング層１１４は、より陰性の原子（ゲート誘電体ホスト層に比べて）を有する材料を備える。ＡｌＯ層は、このように有効仕事関数を決定するであろう。これは、ＰＭＯＳトランジスタに適している。
【００５３】
誘電性のキャッピング層１１４は、好ましくは０．２ｎｍから２ｎｍの範囲の、より好ましくは０．２ｎｍから１ｎｍの範囲の、さらにより好ましくは０．２ｎｍから０．５ｎｍの範囲の等価酸化物厚（ＥＯＴ）を有する。
【００５４】
誘電体キャッピング層１１４は、ＡＬＤ、ＰＶＤ、ＣＶＤのような、いかなる適当な蒸着技術を用いることにより形成される。好ましくは、等角の誘電体キャッピング層１１４が形成される。誘電体キャッピング層が誘電体層１０４上でスペーサー１０６のわきのトレンチ１１２,１１３の側壁にのみ存在するように、誘電体キャッピング層の一部は除去可能である。誘電体層１１１の一部上に存在する誘電体キャッピング層は、当業者に一般に知られているようなエッチングプロセス（図１Ｇ）によって除去可能である。第１ゲートスタック１３１における誘電体キャッピング層１１４は、第１誘電体キャッピング層１１４ａとしてさらに呼ばれ、第２ゲートスタック１３２における誘電体キャッピング層は、第２誘電体キャッピング層１１４ｂとしてさらに呼ばれる。
【００５５】
第１及び第２の誘電体キャッピング層１１４ａ,１１４ｂの形成後、金属ゲート電極１１５が第１トレンチ１１２及び第２トレンチ１１３（図１Ｆ）に形成される。金属ゲート電極材料１１５は、例えばＡＬＤ、ＣＶＤ、ＰＶＤのような従来の金属蒸着技術を用いて、デバイスの全体にわたり（つまり、誘電体層１１１及び誘電体キャッピング層１１４にわたり）に堆積可能である。金属ゲート電極材料１１５は、トレンチ１１２及び１１３内に完全に存在するのが好ましい。第１トレンチ１１２及び第２トレンチ１１３は、金属ゲート電極材料１１５で完全に満たされるのが好ましい。第１ゲートスタック１３１における金属ゲート電極材料は、第１金属ゲート電極材料１１５ａとして呼ばれ、第２ゲートスタック１３２における金属ゲート電極材料は、第１金属ゲート電極材料１１５ｂとして呼ばれる（図１Ｇ）。よって第１金属ゲート電極１１５ａ及び第２金属ゲート電極１１５ｂは、同じ金属（金属材料組成）を備える。
【００５６】
第１及び第２の金属ゲート電極１１５ａ,１１５ｂは、金属ゲートを形成するための材料を備えた金属を備え、該金属は、（堆積されたままの）仕事関数を有する。金属を備える状態で、材料は、知られた金属、金属合金、金属シリサイド、導電性金属窒化物、導電性金属酸化物、…である。金属に依存して、金属ゲート電極の仕事関数ＷＦは、従来のｐ型ドープ半導体の仕事関数に、あるいは従来のｎ型ドープ半導体の仕事関数に類似してもよい。例えば、ニッケル（Ｎｉ）、酸化ルテニウム（ＲｕＯ）、及びモリブデン窒化物（ＭｏＮ）は、ｐ型ドープ半導体材料に類似した仕事関数を有する。例えば、ルテニウム（Ｒｕ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタニウムシリサイド（ＴｉＳｉ２）は、ｎ型ドープ半導体材料に類似した仕事関数を有する。例えば、ＴｉＮは、中間ギャップ（midgap）の仕事関数、即ちｎ型ドープ半導体材料の仕事関数とｐ型ドープ半導体材料の仕事関数との間における仕事関数を有する（ＳｉＯ２上のＴｉＮに関して、約４．６５ｅＶから４．８ｅＶ）。
【００５７】
例えば、金属ゲート電極材料１１５は、第１領域１０１（第１トランジスタ）においてＮＭＯＳゲート電極を形成するのに適しているが、第２領域１０２（第２トランジスタ）においてＰＭＯＳゲート電極を形成するのに適していない（堆積されたままの）仕事関数を有して形成可能である。あるいは逆に、金属ゲート電極材料１１５は、第１領域１０１においてＰＭＯＳゲート電極を形成するのに適しているが、第２領域１０２においてＮＭＯＳゲート電極を形成するのに適していない（堆積されたままの）仕事関数を有して形成可能である。両方の領域（ＮＭＯＳ及びＰＭＯＳトランジスタ）に関して一つの金属ゲート電極材料を用いた二重仕事関数半導体デバイスの形成に関し、金属ゲート電極材料１１５の仕事関数は、選択的に調整する必要がある。つまり、金属ゲート電極材料１１５の仕事関数は、その（堆積されたままの）仕事関数が適切ではないところの領域において調整される必要がある。
【００５８】
ＮＭＯＳゲート電極を形成するのに適した状態では、仕事関数は約４．１ｅＶ（＋／−０．３ｅＶ）であってもよいことを意味する。あるいは逆に、金属ゲート電極材料１１５は、第１領域１０１においてＰＭＯＳゲート電極を形成するのに適しているが、第２領域１０２においてＮＭＯＳゲート電極を形成するのに適していない（堆積されたままの）仕事関数を有して形成可能である。ＰＭＯＳゲート電極を形成するのに適した状態では、仕事関数は約５．２ｅＶ（＋／−０．３ｅＶ）であってもよいことを意味する。両方の領域（ＮＭＯＳ及びＰＭＯＳ）に関して一つの金属ゲート電極材料を用いた二重仕事関数半導体デバイスの形成に関し、金属ゲート電極材料１１５の仕事関数は、選択的に調整する必要がある。つまり、金属ゲート電極材料１１５の仕事関数は、その（堆積されたままの）仕事関数が適切ではないところの領域において調整される必要がある。
【００５９】
誘電体キャッピング層１１４ａ、１１４ｂは、さらに、第１及び第２のゲートスタック１３１,１３２の有効仕事関数を決定するであろう。そうでなければ、第１ゲートスタック１３１における金属ゲート電極材料１１５ａの下に位置する誘電体キャッピング層１１４ａは、第１ゲートスタック１３１の第１有効仕事関数ＷＦ１effを決定し、第２ゲートスタック１３２における金属ゲート電極材料１１５ｂの下に位置する誘電体キャッピング層１１４ｂは、第２ゲートスタック１３２の第２有効仕事関数ＷＦ２effを決定する。
【００６０】
第１半導体トランジスタ及び第２半導体トランジスタの形成のプロセスフローにおけるこの点では、第１ゲートスタック１３１及び第２ゲートスタック１３２の両方は、いずれの高サーマルバジェットプロセス（つまりいずれの高温プロセス）、即ち８００℃よりも高い温度プロセスに曝されていない。このプロセスフローでのこの時点（つまり第１及び第２の誘電体キャッピング層１１４ａ,１１４ｂの形成後で、第１及び第２のサーマルバジェットが加えられる次のプロセスの前）では、第１ゲートスタック１３１の第１有効仕事関数ＷＦ１effと、第２ゲートスタック１３２の第２有効仕事関数ＷＦ２effとは同じである、つまり同じ値を有する。よって、第１ゲートスタック１３１及び第２ゲートスタック１３２は、同じプロセスを受けた。そうでなければ、上記プロセスフローでの上記時点では、第１有効仕事関数ＷＦ１effと、第２有効仕事関数ＷＦ２effとの間に差はない。この時点で、第１ゲートスタック１３１の第１有効仕事関数ＷＦ１effは、例えばＮＭＯＳ（あるいはＰＭＯＳ）に適することができ、一方、第２ゲートスタック１３２の第２有効仕事関数ＷＦ２effは、ＰＭＯＳ（あるいはＮＭＯＳのそれぞれ）に適していない。よって、上記２つのゲートスタックの一つの有効仕事関数をさらに調整するために、より詳しくは、金属ゲート形成後の有効仕事関数が適切ではないゲートスタックの有効仕事関数を調整するために、別のプロセスを適用することが必要である。
【００６１】
ゲート誘電体ホスト層１０４は、例えばＨｆＳｉＯＮを備えることができる。例えば、第１及び第２誘電体キャッピング層１１４ａ、１１４ｂは、例えばＤｙＯのような、（ゲート誘電体ホスト層よりも）より多くの陽性原子を備える誘電体を備えることができる。第１及び第２ゲート電極材料１１５ａ、１１５ｂは、例えばＴｉＮのような、中間ギャップ（mid-gap）の金属材料を備えることができる。誘電体（つまりＨｆＳｉＯＮ−ＤｙＯスタック）に内蔵の双極子場が金属ゲート（ＴｉＮ）の仕事関数と無関係にＮＭＯＳデバイスのしきい電圧に適合可能なように、ＤｙＯは、より多くの陽性原子を有する誘電体になることが知られている。よってＤｙＯ層は、有効仕事関数を決定するであろう。これは、ＮＭＯＳトランジスタに適している。驚いたことに、これは、ＤｙＯが価電子帯に近い値の方の有効仕事関数、つまりＰＭＯＳトランジスタに適している有効仕事関数（図３）の方への有効仕事関数をも調整可能であるという実験から判った。ゲート・ラストアプローチにおいて（つまり、接合活性化、ソース／ドレイン活性化、及び／又はシリサイド化用の高サーマルバジェットの後に、金属ゲート電極の形成）、１ｎｍのＤｙＯキャッピング層は、Ｐ型の方へ約１３０ｍＶのしきい電圧Ｖｔの（負の）変化に帰着し、これは、従来のゲート・ファーストアプローチ（つまり、接合活性化、ソース／ドレイン活性化、及び／又はシリサイド化用の高サーマルバジェットの前に、金属ゲート電極の形成）においてＤｙＯキャッピング層を用いたときの、しきい電圧の反対の変化となる、ということが判った。ゲート・ファーストアプローチにおいて、１ｎｍのＤｙＯキャッピング層は、Ｎ型のしきい電圧仕事関数の方へ約１５０ｍＶのしきい電圧の変化を一般的に引き起こすであろう。比較として、異なる厚みを有するＡｌＯキャッピング層を用いることにより引き起こされるしきい電圧の異なる変化が図３に示される。０．５ｎｍあるいは１．５ｎｍのＡｌＯキャッピング層について、約−６０ｍＶのＰ型へのしきい電圧変化が測定される。１ｎｍのＡｌＯキャッピング層について、しきい電圧変化は、幾分小さく、約−５０ｍＶである。ＡｌＯ（（例えばＨｆを含むゲート・ホスト誘電体層と比べて）より多くの陽性電子を有する誘電体）は、一般的に、Ｐ型しきい電圧仕事関数の方へしきい電圧を変化させる。誘電体キャッピング層としてＤｙＯを用いたとき、しきい電圧の変化は、ＡｌＯ誘電体キャッピング層によって引き起こされる変化と比較して、より大きいことが理解可能である。
【００６２】
金属ゲート電極材料（つまり第１ゲート電極材料１１５ａ及び第２ゲート電極材料１１５ｂ）の形成後、一つのドーパント・タイプ（つまりＰＭＯＳ）に適している第１有効仕事関数を有する第１半導体トランジスタ、及び、反対のドーパント・タイプ（つまりＮＭＯＳ）に適している第２有効仕事関数を有する第２半導体トランジスタを製造するために、仕事関数の一つのさらなる調整が必要である。第１ゲート電極材料１１５ａは、第２ゲート電極材料１１５ｂと同じである。
【００６３】
以下の工程において、感熱層１１６は、第１領域１０１（図１Ｇ）つまり有効仕事関数が適している領域において、第１金属ゲート電極材料１１５ａ上に設けられる。感熱層１１６は、熱反射層あるいは熱吸収層であってもよい。熱反射層の場合、（熱源１１９から来る）熱反射層でターゲットとされる熱は、下にある金属ゲート電極材料まで熱反射層を通して熱が入り込むことができないように、少なくとも部分的に、より好ましくは完全に反射され戻るであろう。熱吸収層の場合、熱吸収層でターゲットとされる熱は、この熱吸収層内に／熱吸収層により、少なくとも部分的に、より好ましくは完全に吸収されるであろう。よって、熱は、下にある金属ゲート電極材料まで熱吸収層を通して入り込まないであろう。このことは、感熱層１１６により覆われる第１ゲートスタック１３１、つまり第１金属ゲート電極材料１１５ａ及び第１領域１０１における第１誘電体キャッピング層１１４ａが露出されず、よって熱の影響を受けないであろうことを意味する。第２ゲートスタック１３２、つまり第２領域１０２における第２金属ゲート電極材料１１５ｂ及び第２誘電体キャッピング層１１４ｂは、バリヤー層が存在しないように露出され、熱源１１９により影響を受ける可能性がある。熱源によりとは、熱が生じる源を意味する。熱の発生により、ターゲットとされた領域は、サーマルバジェットを受けるだろう。熱（サーマルバジェット）は、次工程で提供される。さもなければ、サーマルバジェットが半導体デバイスに作用したならば、第１サーマルバジェット１１８ｂ及び第２サーマルバジェット１１８ｂが規定可能である。第１サーマルバジェット１１８ａ及び第２サーマルバジェット１１８ｂは、同時に提供される。第１サーマルバジェット１１８ａは、全部（一部）のサーマルバジェットであり、この全部（一部）のサーマルバジェットは、第１トランジスタ１０７に影響を及ぼすであろうし、そうでなければそれは、第１ゲートスタック１３１の有効仕事関数に影響を及ぼすであろうし、そうでなければそれは、第１誘電体キャッピング層１１４ａ、それにより第１金属ゲート電極１１５ａに影響を及ぼすであろう。第２サーマルバジェットは、全部（一部）のサーマルバジェットであり、この全部（一部）のサーマルバジェットは、第２トランジスタ１０８に影響を及ぼすであろうし、そうでなければそれは、第２ゲートスタック１３２の有効仕事関数に影響を及ぼすであろうし、そうでなければそれは、第２誘電体キャッピング層１１４ｂ、それにより第２金属ゲート電極１１５ｂに影響を及ぼすであろう。第１トランジスタ１０７上の、より詳しくは第１ゲートスタック１３１上の、より詳しくは第１誘電体キャッピング層１１４ａ及び第１金属ゲート電極１１５ａ上の感熱層１１６の存在により、第１サーマルバジェット１１８ａは、第２サーマルバジェット１１８ｂよりも低くなるであろう。
【００６４】
感熱層１１６は、熱源１１９からの放射を伝達する部分（例えば第２領域１０２で）を設け、及び熱源１１９からの放射を遮断（つまり吸収又は反射）する部分（例えば第１領域１０１で）を設けるようにパターン化される。
【００６５】
感熱層１１６は、レーザー・エネルギーへの高い反射率又は吸収を有するいずれの材料も含むことができる。（反射の）感熱層１１６は、アルミニウムを備えることができる。
【００６６】
感熱層１１６の形成後、熱アニールプロセスが実行され（そうでなければ上記サーマルバジェットが作用される）、それにより第２領域１０２における第２ゲートスタック１３２の第２有効仕事関数ＷＦ２effの変化、及び、第１領域１０１における第１ゲートスタック１３１の有効仕事関数ＷＦ１effの変化を引き起こす。熱アニールプロセス（第１サーマルバジェット１１８ａ及び第２サーマルバジェット１１８ｂ）を適用する前、ＷＦ１effとＷＦ２effとは等しいが、第１領域１０１において感熱層１１６を用いて熱アニールプロセス（第１サーマルバジェット１１８ａ及び第２サーマルバジェット１１８ｂ）を適用した後に、ＷＦ１effとＷＦ２effとは、異なるようになる。第１ゲートスタック１３１の第１有効仕事関数ＷＦ１effは、第１ゲートスタック１３１の第１最終仕事関数ＷＦ１eff−finalに調整され、第２ゲートスタック１３２の第２有効仕事関数ＷＦ２effは、第２ゲートスタック１３２の第２最終仕事関数ＷＦ２eff−finalに調整され、それにより、第１ゲートスタック１３１の第１有効仕事関数ＷＦ１effは、第２ゲートスタック１３２の第２有効仕事関数ＷＦ２effに等しく（第１及び第２のサーマルバジェットを作用する前に）、及び第１ゲートスタック１３１の第１最終仕事関数ＷＦ１eff−finalは、第２ゲートスタック１３２の第２最終仕事関数ＷＦ２eff−finalから異なる（第１及び第２のサーマルバジェットの作用後）。
【００６７】
本発明の実施形態によれば、第２最終仕事関数ＷＦ２eff−finalと第２有効仕事関数ＷＦ２effとの差で割られた第１最終仕事関数ＷＦ１eff−finalと第１有効仕事関数ＷＦ１effとの差は、好ましくは０．１以下である：
【００６８】
【数２】
【００６９】
第１有効仕事関数ＷＦ１effが負の値（つまりＰＭＯＳ用）の方へ変化し、第２有効仕事関数ＷＦ２effが正の値（つまりＮＭＯＳ用）の方へ変化する場合、上記（１）式は常に満足し、そうでなければ、上記第２最終仕事関数ＷＦ２eff−finalと第２有効仕事関数ＷＦ２effとの差により割られた第１最終仕事関数ＷＦ１eff−finalと第１有効仕事関数ＷＦ１effとの差は、負の値であり、よって、０．１以下である。第１有効仕事関数ＷＦ１eff及び第２有効仕事関数ＷＦ２effの両方が正又は負の値側へ変化したならば、第１有効仕事関数ＷＦ１effの変化は、第２有効仕事関数ＷＦ２effの変化の０．１であるだけかもしれない。
【００７０】
例えば、ＨｆＳｉＯＮ−ＤｙＯ−ＴｉＮゲートスタックは、第１及び第２領域の両方に用いることができる。半導体デバイスにサーマルバジェットプロセスを適用する前に、第１領域上に感熱層を設けることによって、第１ゲートスタック（ＨｆＳｉＯＮ−ＤｙＯ−ＴｉＮを備える）にて受ける第１サーマルバジェットは、第２ゲートスタック（ＨｆＳｉＯＮ−ＤｙＯ−ＴｉＮを備える）により受ける第２サーマルバジェットよりも低くなるであろう。なぜなら、感熱層が第１領域において熱の少なくとも一部を遮るからである。ＤｙＯは、ゲートスタックの有効仕事関数に影響を及ぼすであろう。第１ゲートスタックに関して、低いサーマルバジェットのため、しきい電圧Ｖｔは、Ｐ型の方へ変化（つまり価電子帯の方への有効仕事関数の変化）するであろう。これに対し、第２ゲートスタックに関して、高いサーマルバジェットのため、しきい電圧Ｖｔは、Ｎ型の方へ変化（つまり伝導帯の方への有効仕事関数の変化）するであろう。ＰＭＯＳ及びＮＭＯＳトランジスタの両方のため単一の金属、単一の誘電体を使用するが、サーマルバジェットを適用した後、第１最終仕事関数Ｗ１eff−finalがＰＭＯＳに向くように、第２最終仕事関数Ｗ２eff−finalがＮＭＯＳに向くように、第１有効仕事関数Ｗ１eff及び第２有効仕事関数Ｗ２effは、調整可能である。二重の仕事関数半導体デバイスがＮＭＯＳ及びＰＭＯＳの両方のため単一金属ゲート電極及び単一金属誘電体を用いて形成可能であることは、ある実施形態の利点である。
【００７１】
サーマルバジェットを適用した後、つまり第１ゲートスタックに第１サーマルバジェット１１８ａを作用し第２ゲートスタックに第２サーマルバジェット１１８ｂを作用した後、第１有効仕事関数Ｗ１effは、第１最終有効仕事関数Ｗ１eff-finalに調整され、第２有効仕事関数Ｗ２effは、第２最終有効仕事関数Ｗ２eff-finalに調整される。第１領域において感熱層を使用することで、第１サーマルバジェット１１８ａは、第２サーマルバジェット１１８ｂよりも低い。よって第１領域において、まるでゲート・ラストアプローチが使用されるかのように（金属ゲート及び誘電体キャッピング層が高いサーマルバジェットにさらされない）、有効仕事関数が調整され、第２領域において、まるでゲート・ファーストアプローチが使用されるかのように（ゲート・ラストアプローチを用いて金属ゲート及び誘電体キャッピング層が設けられ、しかしながら金属ゲート及び誘電体キャッピング層は、ゲート・ファーストアプローチで一般的に使用される高いサーマルバジェット、あるいは好ましくは第１領域にて作用されるサーマルバジェットよりも高いサーマルバジェットにさらされる）、有効仕事関数が調整される。第１ゲートスタック１３１に作用される第１サーマルバジェット１１８ａは、第２ゲートスタック１３２に作用される第２サーマルバジェット１１８ｂよりも小さい。
【００７２】
サーマルバジェット１１８ａ、１１８ｂは、好ましくはレーザーの熱プロセスによって加えられる。レーザーの熱プロセスを用いる利点は、急速熱プロセスよりも約８桁短いほんの数ナノ秒の短いレーザパルスが使用されることである。レーザアニーリングによる熱拡散は、ほとんど無視できる。レーザアニーリングは、また、既存の埋没物にサーマルバジェットを加えることなく特定領域へ選択的な局部加熱を提供することができる。レーザアニーリング・プロセスにて用いられる温度は、好ましくは８００℃を超える。加えられるサーマルバジェットの一部、より好ましくは全てを感熱層が少なくとも部分的に遮断するとき、第１領域に加えられるサーマルバジェットは、第２領域に加えられるサーマルバジェットよりも小さいであろう。
【００７３】
図１Ｈは、本発明の実施形態により記述されたプロセスを用いて製造された二重仕事関数半導体デバイスの模式図である。感熱層及び熱源を除去した後、二重仕事関数半導体デバイスは、第１トランジスタ１０７及び第２トランジスタを備え、第１トランジスタ１０７及び第２トランジスタは、第１金属ゲートスタック１３１及び第２金属ゲートスタック１３２を備え、第１及び第２の金属ゲートスタックは、同一の誘電体層及び金属ゲート電極層を備え、第１トランジスタ１０７は第１最終有効仕事関数Ｗ１eff-finalを有し、第２トランジスタ１０８は第２最終有効仕事関数Ｗ２eff-final、これは第１最終有効仕事関数Ｗ１eff-finalとは異なる、を有する。
【００７４】
図２Ａから図２Ｈを参照して、本発明のある実施形態による二重仕事関数半導体デバイスを製造するための異なるプロセスステップについてより詳しく述べる。ここで、ゲート・ラストアプローチが第１半導体トランジスタを製造するために使用され、ゲート・ファーストアプローチが第２半導体トランジスタを製造するために使用される。さらに、本文において、図２Ａから図２Ｈに関するプロセスは、また、ゲート・ラスト／ゲート・ファースト（ＧＬ／ＧＦ）アプローチのプロセスに参照されるであろう。
【００７５】
図２Ａは、半導体基板２００、例えばシリコン基板を図示する。基板２００は、複数の別個の領域を備えることができる。最も好ましくは、２つの別個の領域つまり第１領域２０１及び第２領域２０２は、図２Ａに図示されるように、基板２００に形成可能である。第１領域２０１は、デバイスの第１活性化領域としても参照可能であり、第２領域２０２は、デバイスの第２活性化領域としても参照可能である。第１領域２０１及び第２領域２０２は、絶縁領域２０３によって互いから電気的に分離可能である。第１領域２０１及び第２領域２０２を互いに分離可能な方法は、その間に、シャロートレンチアイソレーション（ＳＴＩ）を用いることである。ＳＴＩは、間に電気的分離を設けるため、集積回路にて隣接するデバイス間で半導体基板にエッチングされ、酸化物で満たされた、深く狭いトレンチである。あるいは、ロコス（ＬＯＣＯＳ）が使用可能である。
【００７６】
第１トランジスタは、第１領域２０１に形成されるであろう。第１トランジスタは、例えばＰＭＯＳトランジスタ（このように第１領域２０１は、ＰＭＯＳトランジスタを形成するためのＰＭＯＳ領域を表わす）である。第２トランジスタは、第２領域２０２に形成されるであろう。第２トランジスタは、例えばＮＭＯＳトランジスタ（このように第２領域２０２は、ＮＭＯＳトランジスタを形成するためのＮＭＯＳ領域を表わす）である。本発明は、これらに限定されるものではなく、ＮＭＯＳ及びＰＭＯＳは交換されてもよい、つまり第１（ＮＭＯＳ）領域に第１ＮＭＯＳトランジスタを形成し、第２（ＰＭＯＳ）領域に第２ＰＭＯＳトランジスタを形成してもよい、ことは、理解されるべきである。
【００７７】
第１領域２０１及び第２領域２０２を設けた後、ゲート誘電体ホスト層２０４は、基板２００（図２Ｂ）上に設けられる。ゲート誘電体ホスト層２０４は、第１領域２０１及び第２領域２０２の両方にて当業者にとって従来のプロセスステップ、材料、及び装置を用いて設けることができる。誘電体層２０４は、例えば二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、あるいは窒化酸化ケイ素（ＳｉｘＯｙＮ１−ｘ−ｙ）のような絶縁体層、又はより好ましくは、例えばＨｆＯ２、ＴａＯｘ、Ａｌ２Ｏｙのような任意の高ｋ誘電体材料（つまりｋ＞３．９）、あるいはそれらの任意の組合せで作製されるものであってもよい。ゲート誘電体ホスト層２０４は、熱酸化、原子層堆積法（ＡＬＤ）、あるいは化学蒸着法（ＣＶＤ）か物理気相成長法（ＰＶＤ）、又は当業者に知られる他のいずれの適当な方法によって形成可能である。ゲート誘電体ホスト層２０４は、基板２００と高ｋ材料との間で（任意の）界面誘電体層（例えばＳｉＯ２ 不図示）の頂部に形成された例えば高ｋ材料（例えばＨｆＯ２）のような、誘電体材料のスタックを備えることができる。ゲート誘電体ホスト層２０４は、好ましくは０．５ｎｍから４ｎｍからの範囲の厚さを有する。
【００７８】
ゲート誘電体ホスト層２０４を設けた後、ゲート誘電体キャッピング層２１４が第１領域２０１及び第２領域２０２におけるゲート誘電体ホスト層２０４（図２Ｂ）に接して（上に横たわり）設けられることができる。第１半導体トランジスタにおいてゲート誘電体キャッピング層２１４の一部は、第１ゲート誘電体キャッピング層２１４ａとしてさらに参照されるであろう。第２半導体トランジスタにおいてゲート誘電体キャッピング層の一部は、第２ゲート誘電体キャッピング層２１４ｂとしてさらに参照されるであろう。第１ゲート誘電体キャッピング層２１４ａ及び第２ゲート誘電体キャッピング層２１４ｂは、同じ誘電体材料を備える。
【００７９】
誘電体キャッピング材料２１４は、ゲートスタックの有効仕事関数を調整する、つまり第１領域２０１において第１ゲートスタックの有効仕事関数を決定（調整）する、及び第２領域２０２において第２ゲートスタックの有効仕事関数を決定（調整）する、のに適しているいずれの誘電体材料を備えることができる。誘電体キャッピング層２１４は、アルミニウム系の誘電体あるいはランタニド元素系の誘電体を備えることができる。誘電体キャッピング層２１４は、ＬａＯ（Ｎ）、ＡｌＯ（Ｎ）、ＡｌＮ、ＤｙＯ（Ｎ）、ＳｃＯ（Ｎ）、ＧｄＯ（Ｎ）、ＣｅＯ（Ｎ）、ＴｂＯ（Ｎ）、ＥｒＯ（Ｎ）、ＹｂＯ（Ｎ）あるいはそれらのいずれかの組合せを備えることができる。誘電体キャッピング層２１４の材料によって、誘電体キャッピング層２１４は、第１トランジスタの第１ゲートスタックの第１有効仕事関数をＮＭＯＳデバイスあるいはＰＭＯＳの方へ調整するのに適した、及び第２トランジスタの第２ゲートスタックの第２有効仕事関数をＮＭＯＳデバイスあるいはＰＭＯＳの方へそれぞれ調整するのに適したものであることができる。誘電体キャッピング層２１４がより多くの陽性原子を有する材料を備えるならば、ゲート誘電体（つまりゲート誘電体ホスト層２０４及び誘電体キャッピング層２１４のスタック −例えばＨｆＳｉＯＮ−ＤｙＯスタック）における内蔵ダイポールフィールドは、ＮＭＯＳデバイスのしきい電圧を金属ゲート（例えばＴｉＮ）の仕事関数とは無関係に適合させることができる。よってＤｙＯ層は、有効仕事関数を決定するであろう。これは、ＮＭＯＳトランジスタに適している。誘電体キャッピング層２１４がより多くの陰性原子を有する材料を備えるならば、誘電体（例えばＨｆＳｉＯＮ−ＡｌＯスタック）における内蔵ダイポールフィールドは、ＰＭＯＳデバイスのしきい電圧を金属ゲート（例えばＴｉＮ）の仕事関数とは無関係に適合させることができる。よってＡｌＯ層が有効仕事関数を決定するであろう。これは、ＰＭＯＳトランジスタに適している。
【００８０】
誘電体キャッピング層１１４は、０．２ｎｍから２ｎｍの範囲、より好ましくは０．２ｎｍから１ｎｍの範囲、さらに好ましくは０．２ｎｍから０．５ｎｍの範囲における等価酸化物厚（ＥＯＴ）を好ましくは有する。
【００８１】
誘電体キャッピング層２１４は、ＡＬＤ、ＰＶＤ、ＣＶＤのようないかなる適当な蒸着技術を用いることにより形成される。
【００８２】
ＧＬ／ＧＦアプローチのため、誘電体キャッピング層２１４の一部は、誘電体キャッピング層２１４が第２領域２０２におけるゲート誘電体ホスト層２０４上にのみ存在するそのように除去可能である。よって、第２ゲート誘電体キャッピング層２１４ｂだけが存在したままである。第１ゲート誘電体キャッピング層２１４ａは除去される。第１領域において、ゲート誘電体ホスト層２０４の一部に重なる誘電体キャッピング層は、当業者に一般に知られているように、下にあるゲート誘電体ホスト層２０４に選択的な適当なエッチングプロセスによって除去可能である。ゲート誘電体キャッピング層２１４の除去部分は、第１ゲート電極材料２０５を設けるプロセスの前に行うのが好ましい。
【００８３】
ゲート誘電体ホスト層２０４を設けた後、あるいはゲート誘電体キャッピング層２１４ａ、２１４ｂを設けたならばゲート誘電体キャッピング層２１４を設けた後、第１ゲート電極材料２０５及び第２金属ゲート電極材料２１５が設けられる（図２Ｂ）。これは、ＣＶＤ、ＡＬＤ、ＰＶＤのような当業者に知られた技術を用いて行うことができる。
【００８４】
第１領域２０１に関し、好ましくは、ダミーゲート電極材料２０５（例えばポリシリコン材料）を設けることができる（第１領域２０１において、第１トランジスタは、ゲート・ラストアプローチを用いて製造されるので）。第２領域２０２に関し、好ましくは、金属ゲート電極材料２１５（またさらに第２金属ゲート電極材料２１５ｂと参照される）を設けることができる（第２領域２０２において、第２トランジスタは、ゲート・ファーストアプローチを用いて製造されるので）。
【００８５】
当業者に良く知られたパターニング技術を用いて、ダミーゲート電極材料２０５は、第１領域２０１及び第２領域２０２において、下にある誘電体キャッピング層２１４及び／又はゲート誘電体ホスト層２０４の上でこれに接して形成可能であり、第２領域２０２においてダミーゲート電極材料２０５の一部を除去（エッチング）することにより、それにより、ダミーゲート電極材料２０５は、第１領域２０１にのみ存在する。さらにプロセスにおいて、第２金属ゲート電極材料２１５ｂを、第２領域２０２において下にある誘電体キャッピング層２１４ｂ上でこれに接して設けることができる（図２Ｂ）。
【００８６】
さらなるプロセスステップにおいて、当業者に良く知られたパターニング技術を用いて、第１領域２０１において第１（ダミー）ゲートスタック２３１が設けられ、第２領域２０２において第２ゲートスタック２３２が設けられる。第２ゲートスタック２３２は、第２ゲート誘電体キャッピング層２１４ｂ及び第２金属ゲート電極層２１５ｂを備える。第２ゲートスタック２３２は、第２有効仕事関数ＷＦ２effを有し、これは第２ゲート誘電体キャッピング層２１４ｂによって決定される。第１ゲートスタック２３１は、第２誘電体キャッピング層２１４ｂと同じ誘電材料を備えた第１ゲート誘電体キャッピング層２１４ａ、及びダミーゲート電極２０５を備えることができる。ダミーゲート電極材料は、ゲート・ラストアプローチを用いて容易に除去することができる材料を備える。ダミーゲート電極２０５は、好ましくはポリシリコンを備える。
【００８７】
第２金属ゲート電極２１５ｂは、金属ゲートを形成する材料を含む金属を備える。材料を含む金属は、金属、金属合金、金属ケイ素化合物、導電性金属窒化物、導電性金属酸化物、等と理解される。金属に依存して、金属ゲート電極の仕事関数ＷＦは、従来のｐ型にドープされた半導体の仕事関数に、あるいは従来のｎ型にドープされた半導体の仕事関数に類似してもよい。例えば、ニッケル（Ｎｉ）、酸化ルテニウム（ＲｕＯ）、及びモリブデン窒化物（ＭｏＮ）は、ｐ型にドープされた半導体に類似した仕事関数を有する。例えばルテニウム（Ｒｕ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタニウムシリサイド（ＴｉＳｉ２）は、ｎ型にドープされた半導体材料に類似した仕事関数を有する。
【００８８】
例えば、第２金属ゲート電極材料２１５ｂは、第２領域２０２にＮＭＯＳゲート電極を形成するのに適した（適するとして堆積された）仕事関数で、第２領域２０２にＰＭＯＳゲート電極を形成するのに適していない仕事関数を有して形成可能である。ＮＭＯＳゲート電極を形成するのに適した状態とは、仕事関数がおよそ４．１ｅＶ（＋／−０．３ｅＶ）であってもよいことを意味する。あるいはこれとは逆に、金属ゲート電極材料２１５ｂは、第２領域２０２にＰＭＯＳゲート電極を形成するのに適した（適するとして堆積された）仕事関数で、第２領域２０２にＮＭＯＳゲート電極を形成するのに適していない仕事関数を有して形成可能である。ＰＭＯＳゲート電極を形成するのに適した状態とは、仕事関数がおよそ５．２ｅＶ（＋／−０．３ｅＶ）であってもよいことを意味する。
【００８９】
従来のプロセスステップ、材料、及び装置は、図２Ｄに模式図で示されるようなデバイスを生成するために使用可能である。即ち、プロセスステップは、第１及び第２のゲートスタック２３１，２３２のわきにスペーサ２０６、並びに第１領域２０１及び第２領域２０２にソース／ドレイン領域（拡張領域／接合領域）、及び追加のシリサイド形成２１０を設け、第１領域２０１に第１（ダミー）ゲートスタック２３１を、及び第２領域２０２に第２金属ゲートスタック２３２を形成するためゲート・ホスト誘電体層２０４及びダミーゲート電極層２０５をパターニング（例えば、従来のリソグラフィーを用いて）することを備える。ソース／ドレイン領域２０９におけるシリサイド化領域２１０の構成とともにソース／ドレイン領域２０９の活性化のため、アニーリングプロセスが必要である。このアニーリングプロセスは、高温プロセスを備える。これは高いサーマルバジェットプロセスである。アニーリングプロセスの温度は、一般的には８００℃を超え、好ましくは８００℃から１２００℃の範囲である。スパイクアニーリング又は迅速な熱アニール（ＲＴＡ）を用いることができる。
【００９０】
スペーサー２０６は、好ましくは、例えば二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）あるいは酸窒化ケイ素（ＳｉＯＮ）のような絶縁材料を備える。スペーサーは、ＡＬＤまたはＣＶＤによって堆積され、異方性エッチング、あるいは当業者に知られた他の適当ないずれの方法によってパターン化されてもよい。
【００９１】
次のプロセス（図２Ｅ）において、第１ゲートスタック２３１においてダミーゲート電極材料２０５は除去される。例えばポリシリコンゲート電極材料のダミーゲート電極材料２０５を除去した後、下にあるゲート誘電体ホスト層２０４は、第１領域２０１において露出される。ダミーゲート電極材料２０５の除去は、下にあるゲート誘電体ホスト材料２０４の方へ選択的なエッチングプロセスを用いて行うことができる。より詳しくは、第１誘電体層２１１が形成されてもよい。誘電体層２１１の形成は、例えばＣＶＤを用いて誘電体層２１１を堆積することにより行うことができ、続いて、第１領域２０１においてダミーゲート電極材料２０５を露出するために誘電体層２１１が研磨（例えばＣＭＰを用いて）される。誘電体層２１１は、ダミーゲート電極材料２０５を除去するための次のエッチングプロセスの間に、下にあるソース／ドレイン領域２０９及びシリサイド領域２１０、並びにスペーサ２０６を保護するための保護層を形成する。あるいは（図示せず）、保護誘電体ライナーは、ソース／ドレイン領域２０９及びシリサイド領域２１０、並びにスペーサー２０６を保護して形成可能である。ＣＭＰレス・ハードマスク・オープニング・プロセスを用いて、ダミーゲート電極材料２０５は、除去されてもよい。ダミーゲート電極材料２０５を除去した後、第１領域２０１において第１トレンチ２１２がサイドウォールスペーサ２０６間に形成される。ダミーゲート電極材料２０５の除去の後、ゲート誘電体ホスト層２０４は、第１ゲートスタック２３１内に依然として存在する。しかしながら、ダミーゲート電極材料２０５は、第１ゲートスタック２３１にもはや存在しない。第１誘電体キャッピング層２１４ａが前のプロセスステップのどれでも除去されなかった場合、誘電体キャッピング層２１４ａは、ダミーゲート電極材料２０５の除去と一緒に除去されてもよい。第１誘電体キャッピング層２１４ａの方への選択エッチング除去を行なうことは簡単ではないが、ダミーゲート電極材料２０５のみを除去することもでき、それにより、下にある第１誘電体キャッピング層２１４ａが露出される（図示せず）。第２ゲートスタック２３２は、第１領域におけるゲート電極材料２０５の除去工程の後、変化せずにとどまる。
【００９２】
接合活性化、ソース／ドレイン活性化、ソース／ドレインシリサイド化の後、ダミーゲート電極材料を除去するプロセスは、いわゆるゲート・ラストアプローチにおいて良く知られており、又は交換ゲートアプローチ（ＲＰＧ）としてしばしば参照される。従来のゲート・ファーストアプローチとは反対に、ゲート・ラストアプローチは、活性化アニール（つまり接合活性化、ソース／ドレイン活性化、シリサイド化）後、金属ゲート堆積が発生するので、低温プロセスと考えられている。ゲート・ファーストアプローチにおいて、金属ゲートは、活性化アニールの前に高ｋゲート誘電体上に堆積され、それにより金属ゲートは、高温（１１００℃まで、又はこれを超える温度）に曝される。これは、デバイスの適切な動作に関して有害になり得る。ゲート・ラストアプローチにおいて、金属ゲートの金属（それはダミーゲート電極材料を除去した後、さらなるプロセスで設けられるであろう）は、これらの高温に曝されない。例えば、Schaeffer等による、J.Vac.Sci.Technol．Ｂ、２１（１）、ｐ１１−１７（２００３）、「Physical and electrical properties of metal gate electrodes on HfO2 gate dielectrics」に公表されたように、ゲート・ファーストアプローチにて一般的に行われるように、ゲートスタック（高ｋゲート誘電体及び金属ゲート）が高サーマルバジェット（例えば接合活性化、ソース／ドレイン活性化、シリサイド化のような）にさらされるとき、しきい電圧（Ｖｔ）の変化が起こる可能性があることは、最先端技術から知られている。
【００９３】
ダミーゲート電極層２０５の除去後に、第１誘電体キャッピング層２１４ａがまだ存在しない場合、第１誘電体キャッピング層２１４ａは、第１ゲートスタック２３１において（下にある）ゲート誘電体ホスト層２０４上でこれに接して形成されてもよい（図２Ｆ）。第１誘電体キャッピング層２１４ａは、第２誘電体キャッピング層２１４ｂと同じ誘電材料を備える。第１及び第２の誘電体キャッピング層２１４ａ、２１４ｂは、同じ材料組成を有する。
【００９４】
第１誘電体キャッピング層２１４ａは、ゲートスタックの有効仕事関数を調整する、つまり第１ゲートスタック２３１の有効仕事関数を決定（調整）するのに適切ないずれの誘電体材料をも備えることができる。
【００９５】
第１誘電体キャッピング層２１４ａは、０．２ｎｍから２ｎｍの範囲、より好ましくは０．２ｎｍから１ｎｍの範囲、さらに好ましくは０．２ｎｍから０．５ｎｍの範囲における等価酸化物厚（ＥＯＴ）を有する。
【００９６】
第１誘電体キャッピング層２１４ａは、ＡＬＤ、ＰＶＤ、ＣＶＤのようないかなる適当な堆積技術も用いることにより形成される。好ましくは、等角の誘電体キャッピング層２１４ａが形成される。第１誘電体キャッピング層２１４ａの一部は、誘電体キャッピング層が誘電体層２０４上で、スペーサー２０６のわきのトレンチ２１２の側壁にのみ存在するように除去されてもよい。誘電体層２１１の一部に重なる第１誘電体キャッピング層は、当業者に一般に知られているようなエッチング工程によって除去されてもよい（図２Ｇ）。
【００９７】
第１誘電体キャッピング層２１４ａの形成後、第１金属ゲート電極２１５ａが第１トレンチ２１２に形成される（図２Ｇ）。第１金属ゲート電極材料２１５ａは、０．５ｎｍから１０ｎｍの範囲、より好ましくは５ｎｍから１０ｎｍの範囲における厚みを有し、例えばＡＬＤ、ＣＶＤ、ＰＶＤのような一般に知られている堆積技術を用いて堆積される。第１金属ゲート電極材料２１５ａは、完全なトレンチ２１２内に好ましくは存在する。第１トレンチ２１２は、好ましくは金属ゲート電極材料２１５ａで完全に満たされる。第１金属ゲート電極材料／層２１５ａは、第２及び第２金属ゲート電極材料／層２１５ｂと同じ金属組成を備える。
【００９８】
誘電体層２１１に重なる第１金属ゲート電極２１５ａの一部は、除去可能である。また、誘電体層２１１は、除去可能である（図２Ｈ）。
【００９９】
プロセスフローにおけるこの時点では、半導体デバイスは、第１トランジスタ１０７及び第２トランジスタ１０８を備えて形成されており、これらの両方は、ゲートスタック用の同じ材料を、つまり誘電体キャッピング層（第１誘電体キャッピング層２１４ａ及び第２誘電体キャッピング層２１４ｂ）用の、及び金属ゲート電極（第１金属ゲート電極２１５ａ及び第２金属ゲート電極２１５ｂ）用の同じ材料を備える。
【０１００】
（第２）金属ゲート電極２１５は、金属ゲートを形成するための材料を含む金属を備える。材料を含む金属とは、金属、金属合金、金属シリサイド、導電性金属窒化物、導電性金属酸化物、等と理解される。金属に依存して、金属ゲート電極の仕事関数ＷＦは、従来のｐ型ドープ半導体の仕事関数に、あるいは従来のｎ型ドープ半導体の仕事関数に類似することができる。例えば、ニッケル（Ｎｉ）、酸化ルテニウム（ＲｕＯ）、及びモリブデン窒化物（ＭｏＮ）は、ｐ型ドープ半導体に類似する仕事関数を有する。例えば、ルテニウム（Ｒｕ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタニウムシリサイド（ＴｉＳｉ２）は、ｎ型ドープ半導体に類似する仕事関数を有する。
【０１０１】
例えば、第１金属ゲート電極材料２１５ａは、第１領域２０１においてＮＭＯＳゲート電極を形成するのに適しているが、第２領域２０２においてＰＭＯＳゲート電極を形成するのに適していない、第１（として堆積された）仕事関数を有して形成することができる。ＮＭＯＳゲート電極を形成するのに適しているとは、仕事関数がおよそ４．１ｅＶ（＋／−０．３ｅＶ）であってもよいことを意味する。あるいは逆に、第１金属ゲート電極材料２１５ａは、第１領域２０１においてＰＭＯＳゲート電極を形成するのに適しているが、第２領域２０２においてＮＭＯＳゲート電極を形成するのに適していない、第１（として堆積された）仕事関数を有して形成することができる。ＰＭＯＳゲート電極を形成するのに適しているとは、仕事関数がおよそ５．２ｅＶ（＋／−０．３ｅＶ）であってもよいことを意味する。両方の領域（ＮＭＯＳ及びＰＭＯＳ）用に一つの金属ゲート電極材料を用いた二重仕事関数半導体デバイスの形成のため、第１及び／又は第２の金属ゲート電極材料２１５ａ及び／又は２１５ｂの仕事関数は、選択的に調整され／調節され／修正される必要がある。即ち、第１及び／又は第２の金属ゲート電極材料２１５ａ及び／又は２１５ｂの仕事関数は、その（として堆積された）仕事関数が適切でない領域において調整され／調節され／修正される必要がある。
【０１０２】
誘電体キャッピング層２１４ａ、２１４ｂは、さらにゲートスタックの有効仕事関数を決定するであろう。そうでなければ上記の、第１ゲートスタック２３１において第１金属ゲート電極材料２１５ａの下に位置する第１誘電体キャッピング層２１４ａは、第１ゲートスタック２３１の第１有効仕事関数ＷＦ１effを決定し、第２ゲートスタック２３２において第２金属ゲート電極材料２１５ｂの下に位置する誘電体キャッピング層２１４ｂは、第２ゲートスタック２３２の第２有効仕事関数ＷＦ２effを決定する。
【０１０３】
第１半導体トランジスタ２０７及び第２半導体トランジスタ２０８を形成するプロセスフローにおけるこの時点で、第１ゲートスタック１３１及び第２ゲートスタック１３２の両方は、サーマルバジェットプロセスを受けている。しかしながら、第１ゲートスタック２３１に作用するサーマルバジェットは、第２ゲートスタック２３２に作用するサーマルバジェットよりも低い。第２ゲートスタック２３２は、ゲート・ファーストアプローチを用いて第２ゲートスタック２３２が形成されているように、高いサーマルバジェットプロセス（つまりいずれかの高温プロセス）、つまり８００℃を超える温度プロセスを受けている。ゲート・ラストアプローチを用いて形成される第１ゲートスタック２３１は、そのような高いサーマルバジェットプロセス（つまりいずれかの高温プロセス）、つまり第２ゲートスタック２３２の形成のために使用されるサーマルバジェットに比較して８００℃を超える温度プロセスを受けていない。第１ゲートスタック２３１に供給される第１サーマルバジェットは、第２ゲートスタック２３２に供給される第２サーマルバジェットよりも低い。従って、第１ゲートスタック２３１及び第２ゲートスタック２３２は、異なるサーマルバジェット、より詳しくは第１サーマルバジェットと第２サーマルバジェットとをそれぞれ受けることから、第１ゲートスタック２３１の第１有効仕事関数ＷＦ１eff、及び第のゲートスタック２３２の第２有効仕事関数ＷＦ２effは、異なる。
【０１０４】
ゲートスタックに関して同じ材料、つまり同じ金属ゲート電極材料及び同じ誘電体キャッピング層材料を備えたＮＭＯＳ及びＰＭＯＳトランジスタを備えた二重仕事関数半導体デバイスが形成可能であるということが、ある実施形態の利点である。
【０１０５】
例えば、ＨｆＳｉＯＮ−ＤｙＯ−ＴｉＮゲートスタックは、第１及び第２の領域の両方に用いることができる。第１ゲートスタックに関し、低いサーマルバジェット（ゲート・ラストアプローチからの）のため、しきい電圧Ｖｔは、Ｐ型の方へ変化（つまり価電子帯の方への有効仕事関数の変化）するであろう。一方、第２ゲートスタックに関し、高いサーマルバジェット（ゲート・ファーストアプローチからの）のため、しきい電圧Ｖｔは、Ｎ型の方へ変化（つまり伝導帯の方への有効仕事関数の変化）するであろう。ＰＭＯＳ及びＮＭＯＳトランジスタの両方に関して、単一の金属、単一の誘電体を使用するけれども、第１有効仕事関数Ｗ１eff及び第２有効仕事関数Ｗ２effは、サーマルバジェットの作用後、第１最終有効仕事関数Ｗ１eff-finalがＰＭＯＳに適するように、第２最終有効仕事関数Ｗ２eff-finalがＮＭＯＳに適するように、調整可能である。
【０１０６】
サーマルバジェットを作用した後、つまり第１サーマルバジェットを第１ゲートスタックに、第２サーマルバジェットを第２ゲートスタックに作用した後、第１有効仕事関数Ｗ１effは、第１最終有効仕事関数Ｗ１eff-finalに調整され、第２有効仕事関数Ｗ２effは、第２最終有効仕事関数Ｗ２eff-finalに調整される。第１サーマルバジェットは、第２トランジスタの作製のためのゲート・ファーストアプローチの使用、及び第１トランジスタの作製のためのゲート・ラストアプローチの使用のため、第２サーマルバジェットよりも低い。第１ゲートスタックに適用されるサーマルバジェットは、第２ゲートスタックに適用されるサーマルバジェットよりも小さい。
【０１０７】
上述の説明は、発明のある実施形態の詳細である。しかしながら、いかに詳細な説明が明細書内で行われたとしても、発明は多くの方法で実施可能なことが理解されるであろう。発明のある特徴あるいは態様を記述するときの特定の用語の使用は、その用語が関連する発明の特徴あるいは態様のいかなる特定の特徴も含むために限定されるように、用語が本願明細書で再度定義されているということをほのめかすように取られるべきではないことに注目されるべきである。
【０１０８】
上述の詳細な説明は、種々の実施形態に適用されるように、発明の新規な特徴を示し、記述し、指摘しているが、図示した装置又はプロセスの形態及び詳細において、種々の省略、置換、及び変更は、発明の精神から逸脱することなく当業者によりなすことができることは理解されるであろう。
【特許請求の範囲】
【請求項１】
二重仕事関数半導体デバイスを製造する方法であって、
−第１領域（２０１）及び第２領域（２０２）を有する半導体基板（２００）を設け、
−第１領域（２０１）に第１トランジスタ（２０７）を作製し、
第１トランジスタ（２０７）は、第１有効仕事関数（ＷＦ１eff）を有する第１ゲートスタック（２３１）を備え、
第１ゲートスタック（２３１）は、第１ゲート誘電体キャッピング層（２１４ａ）と、第１ゲート誘電体キャッピング層（２１４ａ）上でこれに接する第１金属ゲート電極層（２１５ａ）とを備え、
第１ゲート誘電体キャッピング層（２１４ａ）は、第１有効仕事関数（ＷＦ１eff）を決定し、
−第２領域（２０２）に第２トランジスタ（２０８）を作製し、
第２トランジスタ（２０８）は、第２有効仕事関数（ＷＦ２eff）を有する第２ゲートスタック（２３２）を備え、
第２ゲートスタック（２３２）は、第２ゲート誘電体キャッピング層（２１４ｂ）と、第２ゲート誘電体キャッピング層（２１４ｂ）上でこれに接する第２金属ゲート電極層（２１５ｂ）とを備え、
第２金属ゲート電極層（２１５ｂ）は、第１金属ゲート電極層（２１５ａ）と同じ金属組成からなり、
第２ゲート誘電体キャッピング層（２１４ｂ）は、第１ゲート誘電体キャッピング層（２１４ａ）と同じ誘電体材料からなり、第２ゲート誘電体キャッピング層（２１４ｂ）は、第２有効仕事関数（ＷＦ２eff）を決定し、第２有効仕事関数（ＷＦ２eff）は、第１有効仕事関数（ＷＦ１eff）と同じであり、
−第１サーマルバジェットを少なくとも第１ゲート誘電体キャッピング層（２１４ａ）に、第２サーマルバジェットを少なくとも第２ゲート誘電体キャッピング層（２１４ｂ）に作用し、第１有効仕事関数（ＷＦ１eff）が第１最終有効仕事関数（ＷＦ１eff-final）へ変更されるように、第２有効仕事関数（ＷＦ２eff）が第２最終有効仕事関数（ＷＦ２eff-final）へ変更されるように、第１サーマルバジェットは、第２サーマルバジェットよりも小さく、第１最終有効仕事関数（ＷＦ１eff-final）は、第２最終有効仕事関数（ＷＦ２eff-final）とは異なる、
ことを特徴とする二重仕事関数半導体デバイスの製造方法。
【請求項２】
｛（ＷＦ１eff-final）−（ＷＦ１eff）｝／｛（ＷＦ２eff-final）−（ＷＦ２eff）｝≦ ０．１ であり、
ここで、ＷＦ１effは第１有効仕事関数、ＷＦ２effは第２有効仕事関数、ＷＦ１eff-finalは第１最終有効仕事関数、ＷＦ２eff-finalは第２最終有効仕事関数である、
請求項１記載の製造方法。
【請求項３】
第１最終有効仕事関数（ＷＦ１eff-final）は、第１有効仕事関数（ＷＦ１eff）に等しい、請求項２記載の二重仕事関数半導体デバイスの製造方法。
【請求項４】
第１及び第２のトランジスタの一方はＰＭＯＳトランジスタであり、他方はＮＭＯＳトランジスタである、請求項１から３のいずれかに記載の二重仕事関数半導体デバイスの製造方法。
【請求項５】
第１トランジスタの作製は、ゲート・ラストアプローチを用いて行われる、請求項１から４のいずれかに記載の二重仕事関数半導体デバイスの製造方法。
【請求項６】
第１サーマルバジェットは、８００℃よりも低い温度である、請求項１から５のいずれかに記載の二重仕事関数半導体デバイスの製造方法。
【請求項７】
第１トランジスタの作製は、さらに、
第１領域に第１ダミーゲートスタックを形成し、ここで第１ダミーゲートスタックは第１ゲート誘電体ホスト層上でこれに接するポリシリコンゲート電極層を備え、
ソース／ドレイン領域を形成し、
ポリシリコンゲート電極を除去して下にある第１ゲート誘電体ホスト層を露出し、
第１ゲート誘電体ホスト層上でこれに接する第１ゲート誘電体キャッピング層を形成し、
第１ゲート誘電体キャッピング層に重なる第１金属ゲート電極層を形成する、
ことを備える、請求項１から６のいずれかに記載の二重仕事関数半導体デバイスの製造方法。
【請求項８】
第２トランジスタの作製は、ゲート・ラストアプローチを用いて行われる、請求項１から７のいずれかに記載の二重仕事関数半導体デバイスの製造方法。
【請求項９】
第２トランジスタの作製は、さらに、
第２領域に第２ダミーゲートスタックを形成し、ここで第２ダミーゲートスタックは第２ゲート誘電体ホスト材料に重なるポリシリコンゲート電極層を備え、
ソース／ドレイン領域を形成し、
ポリシリコンゲート電極を除去して下にある第２ゲート誘電体ホスト層を露出し、
第２ゲート誘電体ホスト層上でこれに接する第２ゲート誘電体キャッピング層を形成し、
第２ゲート誘電体キャッピング層上でこれに接する第２金属ゲート電極層を形成する、
ことを備える、請求項８記載の二重仕事関数半導体デバイスの製造方法。
【請求項１０】
第１サーマルバジェットを第１ゲート誘電体キャッピング層に作用し第２サーマルバジェットを第２ゲート誘電体キャッピング層に作用するプロセスは、さらに、
第２金属ゲート電極層を形成するプロセスの後、第１領域に感熱層を設け、
感熱層が温度の少なくとも一部を遮りこれにより第１サーマルバジェットが第２サーマルバジェットよりも小さくなるように、第１領域及び第２領域の熱アニーリングプロセスを同時に行い、
感熱層を除去する、
ことを備える、請求項８又は９に記載の二重仕事関数半導体デバイスの製造方法。
【請求項１１】
感熱層は熱反射層である、請求項１０記載の二重仕事関数半導体デバイスの製造方法。
【請求項１２】
感熱層はアルミニウムを備える、請求項１１記載の二重仕事関数半導体デバイスの製造方法。
【請求項１３】
感熱層は熱吸収層である、請求項１０記載の二重仕事関数半導体デバイスの製造方法。
【請求項１４】
熱アニーリングプロセスは、レーザーアニールを備える、請求項１０から１３のいずれかに記載の二重仕事関数半導体デバイスの製造方法。
【請求項１５】
第１誘電体キャッピング層及び第２誘電体キャッピング層は、ランタニド系誘電体材料を備える、請求項１から１４のいずれかに記載の二重仕事関数半導体デバイスの製造方法。
【請求項１６】
第１誘電体キャッピング層及び第２誘電体キャッピング層は、アルミニウム系誘電体材料を備える、請求項１から１４のいずれかに記載の二重仕事関数半導体デバイスの製造方法。
【請求項１】
二重仕事関数半導体デバイスを製造する方法であって、
−第１領域（２０１）及び第２領域（２０２）を有する半導体基板（２００）を設け、
−第１領域（２０１）に第１トランジスタ（２０７）を作製し、
第１トランジスタ（２０７）は、第１有効仕事関数（ＷＦ１eff）を有する第１ゲートスタック（２３１）を備え、
第１ゲートスタック（２３１）は、第１ゲート誘電体キャッピング層（２１４ａ）と、第１ゲート誘電体キャッピング層（２１４ａ）上でこれに接する第１金属ゲート電極層（２１５ａ）とを備え、
第１ゲート誘電体キャッピング層（２１４ａ）は、第１有効仕事関数（ＷＦ１eff）を決定し、
−第２領域（２０２）に第２トランジスタ（２０８）を作製し、
第２トランジスタ（２０８）は、第２有効仕事関数（ＷＦ２eff）を有する第２ゲートスタック（２３２）を備え、
第２ゲートスタック（２３２）は、第２ゲート誘電体キャッピング層（２１４ｂ）と、第２ゲート誘電体キャッピング層（２１４ｂ）上でこれに接する第２金属ゲート電極層（２１５ｂ）とを備え、
第２金属ゲート電極層（２１５ｂ）は、第１金属ゲート電極層（２１５ａ）と同じ金属組成からなり、
第２ゲート誘電体キャッピング層（２１４ｂ）は、第１ゲート誘電体キャッピング層（２１４ａ）と同じ誘電体材料からなり、第２ゲート誘電体キャッピング層（２１４ｂ）は、第２有効仕事関数（ＷＦ２eff）を決定し、第２有効仕事関数（ＷＦ２eff）は、第１有効仕事関数（ＷＦ１eff）と同じであり、
−第１サーマルバジェットを少なくとも第１ゲート誘電体キャッピング層（２１４ａ）に、第２サーマルバジェットを少なくとも第２ゲート誘電体キャッピング層（２１４ｂ）に作用し、第１有効仕事関数（ＷＦ１eff）が第１最終有効仕事関数（ＷＦ１eff-final）へ変更されるように、第２有効仕事関数（ＷＦ２eff）が第２最終有効仕事関数（ＷＦ２eff-final）へ変更されるように、第１サーマルバジェットは、第２サーマルバジェットよりも小さく、第１最終有効仕事関数（ＷＦ１eff-final）は、第２最終有効仕事関数（ＷＦ２eff-final）とは異なる、
ことを特徴とする二重仕事関数半導体デバイスの製造方法。
【請求項２】
｛（ＷＦ１eff-final）−（ＷＦ１eff）｝／｛（ＷＦ２eff-final）−（ＷＦ２eff）｝≦ ０．１ であり、
ここで、ＷＦ１effは第１有効仕事関数、ＷＦ２effは第２有効仕事関数、ＷＦ１eff-finalは第１最終有効仕事関数、ＷＦ２eff-finalは第２最終有効仕事関数である、
請求項１記載の製造方法。
【請求項３】
第１最終有効仕事関数（ＷＦ１eff-final）は、第１有効仕事関数（ＷＦ１eff）に等しい、請求項２記載の二重仕事関数半導体デバイスの製造方法。
【請求項４】
第１及び第２のトランジスタの一方はＰＭＯＳトランジスタであり、他方はＮＭＯＳトランジスタである、請求項１から３のいずれかに記載の二重仕事関数半導体デバイスの製造方法。
【請求項５】
第１トランジスタの作製は、ゲート・ラストアプローチを用いて行われる、請求項１から４のいずれかに記載の二重仕事関数半導体デバイスの製造方法。
【請求項６】
第１サーマルバジェットは、８００℃よりも低い温度である、請求項１から５のいずれかに記載の二重仕事関数半導体デバイスの製造方法。
【請求項７】
第１トランジスタの作製は、さらに、
第１領域に第１ダミーゲートスタックを形成し、ここで第１ダミーゲートスタックは第１ゲート誘電体ホスト層上でこれに接するポリシリコンゲート電極層を備え、
ソース／ドレイン領域を形成し、
ポリシリコンゲート電極を除去して下にある第１ゲート誘電体ホスト層を露出し、
第１ゲート誘電体ホスト層上でこれに接する第１ゲート誘電体キャッピング層を形成し、
第１ゲート誘電体キャッピング層に重なる第１金属ゲート電極層を形成する、
ことを備える、請求項１から６のいずれかに記載の二重仕事関数半導体デバイスの製造方法。
【請求項８】
第２トランジスタの作製は、ゲート・ラストアプローチを用いて行われる、請求項１から７のいずれかに記載の二重仕事関数半導体デバイスの製造方法。
【請求項９】
第２トランジスタの作製は、さらに、
第２領域に第２ダミーゲートスタックを形成し、ここで第２ダミーゲートスタックは第２ゲート誘電体ホスト材料に重なるポリシリコンゲート電極層を備え、
ソース／ドレイン領域を形成し、
ポリシリコンゲート電極を除去して下にある第２ゲート誘電体ホスト層を露出し、
第２ゲート誘電体ホスト層上でこれに接する第２ゲート誘電体キャッピング層を形成し、
第２ゲート誘電体キャッピング層上でこれに接する第２金属ゲート電極層を形成する、
ことを備える、請求項８記載の二重仕事関数半導体デバイスの製造方法。
【請求項１０】
第１サーマルバジェットを第１ゲート誘電体キャッピング層に作用し第２サーマルバジェットを第２ゲート誘電体キャッピング層に作用するプロセスは、さらに、
第２金属ゲート電極層を形成するプロセスの後、第１領域に感熱層を設け、
感熱層が温度の少なくとも一部を遮りこれにより第１サーマルバジェットが第２サーマルバジェットよりも小さくなるように、第１領域及び第２領域の熱アニーリングプロセスを同時に行い、
感熱層を除去する、
ことを備える、請求項８又は９に記載の二重仕事関数半導体デバイスの製造方法。
【請求項１１】
感熱層は熱反射層である、請求項１０記載の二重仕事関数半導体デバイスの製造方法。
【請求項１２】
感熱層はアルミニウムを備える、請求項１１記載の二重仕事関数半導体デバイスの製造方法。
【請求項１３】
感熱層は熱吸収層である、請求項１０記載の二重仕事関数半導体デバイスの製造方法。
【請求項１４】
熱アニーリングプロセスは、レーザーアニールを備える、請求項１０から１３のいずれかに記載の二重仕事関数半導体デバイスの製造方法。
【請求項１５】
第１誘電体キャッピング層及び第２誘電体キャッピング層は、ランタニド系誘電体材料を備える、請求項１から１４のいずれかに記載の二重仕事関数半導体デバイスの製造方法。
【請求項１６】
第１誘電体キャッピング層及び第２誘電体キャッピング層は、アルミニウム系誘電体材料を備える、請求項１から１４のいずれかに記載の二重仕事関数半導体デバイスの製造方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図１Ｈ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図３】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図１Ｈ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図３】
【公開番号】特開２００９−２７８０８３（Ｐ２００９−２７８０８３Ａ）
【公開日】平成２１年１１月２６日（２００９．１１．２６）
【国際特許分類】
【外国語出願】
【出願番号】特願２００９−１０４３１５（Ｐ２００９−１０４３１５）
【出願日】平成２１年４月２２日（２００９．４．２２）
【出願人】（５９１０６０８９８）アイメック (302)
【氏名又は名称原語表記】ＩＭＥＣ
【出願人】（５０７３５０９１２）タイワン・セミコンダクター・マニュファクチャリング・カンパニー・リミテッド (15)
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ Ｌｔｄ．
【Ｆターム（参考）】
【公開日】平成２１年１１月２６日（２００９．１１．２６）
【国際特許分類】
【出願番号】特願２００９−１０４３１５（Ｐ２００９−１０４３１５）
【出願日】平成２１年４月２２日（２００９．４．２２）
【出願人】（５９１０６０８９８）アイメック (302)
【氏名又は名称原語表記】ＩＭＥＣ
【出願人】（５０７３５０９１２）タイワン・セミコンダクター・マニュファクチャリング・カンパニー・リミテッド (15)
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ Ｌｔｄ．
【Ｆターム（参考）】
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