半導体装置およびその製造方法
【課題】微細化された構造においても効果を発揮する歪みシリコン技術を適用した半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板中の前記ゲート絶縁膜下に形成されたチャネル領域と、前記チャネル領域の両側に形成された第１の層、および前記第１の層の下層に位置し、ゲート電極中央側の端部の位置が前記第１の層よりも前記ゲート電極中央に近い第２の層を含み、前記チャネル領域に歪みを発生させる歪み付与層と、前記チャネル領域の両側に、少なくとも一部が前記歪み付与層と重なるように形成されたソース・ドレイン領域と、を有する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板中の前記ゲート絶縁膜下に形成されたチャネル領域と、前記チャネル領域の両側に形成された第１の層、および前記第１の層の下層に位置し、ゲート電極中央側の端部の位置が前記第１の層よりも前記ゲート電極中央に近い第２の層を含み、前記チャネル領域に歪みを発生させる歪み付与層と、前記チャネル領域の両側に、少なくとも一部が前記歪み付与層と重なるように形成されたソース・ドレイン領域と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置として、ｎ型トランジスタのチャネル領域を挟む位置に、Ｓｉ結晶よりも格子定数の小さいＳｉ：Ｃ結晶をエピタキシャル成長させることにより、チャネル領域に引張応力を加えて歪みを生じさせた半導体装置がある（例えば、特許文献１参照）。この特許文献１に記載の半導体装置によれば、チャネル領域を構成するＳｉ結晶に引張歪みを生じさせることにより、チャネル領域中の電子の移動度を向上させ、ｎ型トランジスタの動作速度を向上させることができる。なお、このようなチャネル領域に歪みを発生させてチャネル領域中の電荷移動度を向上させる技術は、歪みシリコン技術と呼ばれる。
【０００３】
しかし、特許文献１等に記載の半導体装置によれば、半導体装置が微細化すると、Ｓｉ：Ｃ結晶の体積も小さくなり、チャネル領域に発生する歪みが不十分になるおそれがある。
【特許文献１】米国特許第６６２１１３１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、微細化された構造においても効果を発揮する歪みシリコン技術を適用した半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板中の前記ゲート絶縁膜下に形成されたチャネル領域と、前記チャネル領域の両側に形成された第１の層、および前記第１の層の下層に位置し、ゲート電極中央側の端部の位置が前記第１の層よりも前記ゲート電極中央に近い第２の層を含み、前記チャネル領域に歪みを発生させる歪み付与層と、前記チャネル領域の両側に、少なくとも一部が前記歪み付与層と重なるように形成されたソース・ドレイン領域と、を提供する。
【０００６】
本発明の他の態様は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、異方性エッチングにより、前記半導体基板の前記ゲート電極の両側の前記ゲート電極から離間した領域に、第１のトレンチを形成する工程と、前記第１のトレンチの内側面を側壁マスクにより覆った後、等方性エッチングにより、前記半導体基板の前記第１のトレンチの下の領域に、ゲート電極中央側の端部の位置が前記第１のトレンチよりも前記ゲート電極中央に近い第２のトレンチを形成する工程と、前記側壁マスクを除去した後、エピタキシャル結晶成長法により、前記第１および第２のトレンチ内に、前記半導体基板を構成する結晶と異なる格子定数を有する結晶を成長させる工程と、を含む半導体装置の製造方法を提供する。
【発明の効果】
【０００７】
本発明によれば、微細化された構造においても効果を発揮する歪みシリコン技術を適用した半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
〔第１の実施の形態〕
（半導体装置の構成）
図１（ａ）は、本発明の第１の実施の形態に係る半導体装置の断面図である。半導体装置は、半導体基板１と、半導体基板１上にゲート絶縁膜６を介して形成されたゲート電極６と、半導体基板１中のゲート絶縁膜６下に形成されたチャネル領域４と、チャネル領域４の両側に形成され、チャネル領域４に歪みを発生させる歪み付与層２と、チャネル領域４の両側に、少なくとも一部が歪み付与層２と重なるように形成されたソース・ドレイン領域３と、を有する。
【０００９】
また、ゲート電極６の側面にはオフセットスペーサ６が形成され、オフセットスペーサ６の側面にはゲート側壁８が形成される。また、歪み付与層２およびゲート電極６の上面には、それぞれシリサイド層９およびシリサイド層１０が形成される。
【００１０】
半導体基板１は、例えば、主面の面方位が｛１００｝、｛１１０｝のＳｉ基板を用いることができる。なお、｛１００｝は、（１００）および（１００）と等価な面方位を表す。｛１１０｝についても同様である。
【００１１】
ゲート絶縁膜５は、例えばＳｉＯ２、ＳｉＯＮや、高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００１２】
ゲート電極６は、例えば、導電型不純物を含む多結晶Ｓｉや多結晶ＳｉＧｅ等のＳｉ系多結晶からなる。ｐ型の導電型不純物としては、Ｂ、ＢＦ２等が用いられ、ｎ型の導電型不純物としてはＡｓ、Ｐ等が用いられる。また、ゲート電極６は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物等からなるメタルゲート電極であってもよく、この場合には上面にシリサイド層１０が形成されない。また、メタルゲート電極と多結晶Ｓｉ系電極を積層した構造であってもよい。
【００１３】
チャネル領域４は、例えば、半導体基板１の主面の面方位が｛１００｝である場合、チャネル方向が＜１００＞または＜１１０＞となるように形成される。また、半導体基板１の主面の面方位が｛１１０｝である場合、チャネル方向が＜１１０＞または＜１１１’＞となるように形成される。なお、＜１１１’＞は、＜１１０＞を｛１１０｝面内で４５°回転させた方向を指す。このような場合、チャネル方向に伸張歪みが生じると、チャネル領域４内の電子の移動度が向上し、チャネル方向に圧縮歪みが生じると、チャネル領域４内の正孔の移動度が向上する。なお、＜１００＞は、［１００］および［１００］と等価な方向を表す。＜１１０＞、＜１１１’＞についても同様である。
【００１４】
歪み付与層２は、第１の層２ａと、第１の層２ａの下層に位置し、ゲート電極中央（ゲート電極のゲート長方向の中心位置）側の端部の位置が第１の層２ａよりもゲート電極中央に近い第２の層２ｂを含む。
【００１５】
第１および第２の層２ａ、２ｂは、半導体基板を構成する結晶と異なる格子定数を有する結晶からなる。例えば、半導体基板１がＳｉ結晶からなる場合は、第１および第２の層２ａ、２ｂの材料として、ＳｉＧｅ結晶、Ｓｉ：Ｃ結晶等を用いることができる。ＳｉＧｅ結晶を用いた場合、ＳｉＧｅ結晶はＳｉ結晶よりも格子定数が大きいため、Ｓｉ結晶からなるチャネル領域４に圧縮歪みを発生させ、チャネル領域４中の正孔の移動度が向上させることができる。また、Ｓｉ：Ｃ結晶を用いた場合、Ｓｉ：Ｃ結晶はＳｉ結晶よりも格子定数が小さいため、Ｓｉ結晶からなるチャネル領域４に伸張歪みを発生させ、チャネル領域４中の電子の移動度が向上させることができる。
【００１６】
なお、第１および第２の層２ａ、２ｂとしてＳｉＧｅ結晶またはＳｉ：Ｃ結晶を用いる場合、ＳｉＧｅ結晶のＧｅ濃度は１０〜３０原子％、Ｓｉ：Ｃ結晶のＣ濃度は１〜３原子％であることが好ましい。ＳｉＧｅ結晶のＧｅ濃度が１０原子％未満の場合は、チャネル領域に与える歪みが不十分となり、３０原子％を超える場合は、基板等において結晶欠陥を招き、リーク電流の原因となるおそれがある。また、Ｓｉ：Ｃ結晶のＣ濃度が１原子％未満の場合は、チャネル領域に与える歪みが不十分となり、３原子％を超える場合は、基板等において結晶欠陥を招き、リーク電流の原因となるおそれがある。
【００１７】
ソース・ドレイン領域３は、例えば、イオン注入法を用いて半導体基板１表面に導電型不純物を注入することにより形成される。ｐ型の導電型不純物としては、Ｂ、ＢＦ２等が用いられ、ｎ型の導電型不純物としてはＡｓ、Ｐ等が用いられる。
【００１８】
オフセットスペーサ７は、例えば、ＳｉＯ２、ＳｉＮ等の絶縁材料からなる。また、ゲート側壁８は、例えばＳｉＮ等の絶縁材料からなる。また、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
【００１９】
シリサイド層９、１０は、例えば、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｙｂ、Ｔｉ、Ｐｄ、ＮｉＰｔ、ＣｏＮｉ等の金属とＳｉとの化合物からなる。
【００２０】
図１（ｂ）は、歪み付与層２の各部の寸法を表す断面図である。図１（ｂ）に示すように、歪み付与層２の第１および第２の層２ａ、２ｂの厚さをそれぞれＹ１、Ｙ２とする。また、第１および第２の層２ａ、２ｂのゲート電極中央側の端部の位置をそれぞれＥ１、Ｅ２とし、Ｅ１とＥ２のゲート長方向の距離をＸとする。また、ゲート電極中央のゲート長方向の位置をＥ０とする。なお、図１（ｂ）においては、ソース・ドレイン領域３およびシリサイド層９の図示は省略する。
【００２１】
図２（ａ）、（ｂ）は、それぞれシミュレーションにより求めたチャネル領域４に発生するチャネル方向の圧縮応力と歪み付与層２の第１および第２の層２ａ、２ｂの厚さとの関係、およびチャネル領域４に発生するチャネル方向の圧縮応力と第１および第２の層２ａ、２ｂのゲート電極中央側の端部の位置の差との関係を表すグラフである。チャネル領域４に発生する応力が大きいほど歪みが大きく、電荷移動度が大きくなる。ここで、シミュレーションの条件として、ゲート長を２８ｎｍ、Ｅ０とＥ１の距離を３９ｎｍ、Ｙ１とＹ２の合計を１００ｎｍ、第１の層２ａのゲート長方向の幅を４２ｎｍ、第２の層２ｂのゲート長方向の幅を４２＋２Ｘｎｍとし、ゲート電極中央の半導体基板１とゲート絶縁膜５の境界から２ｎｍの深さにある位置における圧縮応力の大きさを計算した。なお、半導体基板１はＳｉ結晶、第１および第２の層２ａ、２ｂはＧｅ濃度が約２０原子％のＳｉＧｅ結晶からなるものとした。
【００２２】
図２（ａ）のグラフは、横軸が歪み付与層２の第１の層２ａの厚さＹ１、縦軸がチャネル領域４に発生するチャネル方向の圧縮応力の大きさである。ここで、Ｘは３０ｎｍに固定した。図２（ａ）は、Ｙ１が約２０ｎｍよりも大きい範囲では圧縮応力の大きさにほとんど変化がないが、Ｙ１が約２０ｎｍ以下の範囲では、１０ｎｍに近づくほど圧縮応力の大きさが急激に増すことを示している。なお、Ｙ１を１０ｎｍよりも小さくすることは、製造工程上困難である。
【００２３】
この結果から、Ｙ１は、１０ｎｍ≦Ｙ１≦２０ｎｍの範囲にあることが好ましい。すなわち、Ｙ１は、Ｙ１とＹ２の合計の１０％以上、２０％以下であることが好ましい。
【００２４】
図２（ｂ）のグラフは、横軸がＥ１とＥ２の距離Ｘ、縦軸がチャネル領域４に発生するチャネル方向の圧縮応力の大きさである。ここで、Ｙ１は１０ｎｍに固定した。図２（ｂ）は、Ｘの極大値が約２０ｎｍであり、Ｘが０である場合よりも大きい圧縮応力が発生する範囲がおよそ０＜Ｘ＜３３ｎｍであることを示している。なお、Ｘが０である場合とは、Ｅ０とＥ１が等しい場合であり、従来のチャネル領域に歪みを発生させることにより電荷移動度を向上させる半導体装置の構造に相当する。
【００２５】
この結果から、Ｘは、０＜Ｘ＜３３ｎｍの範囲にあることが好ましい。すなわち、Ｘは、Ｙ１との比（Ｘ／Ｙ１）が０より大きく、３．３よりも小さい範囲にあることが好ましい。
【００２６】
また、上記のＳｉＧｅ結晶をＣ濃度が約２原子％のＳｉ：Ｃ結晶で置き換えて、同様の条件下でチャネル領域４に発生する伸張応力を計算した結果、ＳｉＧｅ結晶の場合と同様に、Ｙ１は、Ｙ１とＹ２の合計の１０％以上、２０％以下であることが好ましく、Ｘは、Ｙ１との比（Ｘ／Ｙ１）が０より大きく、３．３よりも小さい範囲にあることが好ましいことがわかった。
【００２７】
（半導体装置の製造）
図３Ａ（ａ）〜（ｄ）、図３Ｂ（ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００２８】
まず、図３Ａ（ａ）に示すように、半導体基板１上にゲート絶縁膜５、ゲート電極６、キャップ層１１、オフセットスペーサ７、およびダミー側壁１２を形成し、半導体基板１内にソース・ドレイン領域４のエクステンション領域３ａを形成する。
【００２９】
ここで、これら各部材は、例えば、以下のような方法により形成される。まず、ゲート絶縁膜５、ゲート電極６、およびキャップ層１１のそれぞれの材料膜をＣＶＤ法等により半導体基板１上に積層した後、リソグラフィ法とＲＩＥ（Reactive Ion Etching）法等によりこれらの材料膜をパターニングして、ゲート絶縁膜５、ゲート電極６、およびキャップ層１１を形成する。
【００３０】
次に、ＣＶＤ法等を用いて、半導体基板１上の全面にオフセットスペーサ７の材料膜を形成した後、これにＲＩＥ法等によるエッチングを施すことにより、ゲート絶縁膜５、ゲート電極６、およびキャップ層１１の側面を覆うオフセットスペーサ７を形成する。
【００３１】
次に、キャップ層１１およびオフセットスペーサ７をマスクとして、イオン注入法等により半導体基板１の表面に導電型不純物を注入し、エクステンション領域３ａを形成する。
【００３２】
次に、ＣＶＤ法等を用いて、半導体基板１上の全面にダミー側壁１２の材料膜を形成した後、これにＲＩＥ法等によるエッチングを施すことにより、オフセットスペーサ７の側面を覆うダミー側壁１２を形成する。ここで、ダミー側壁１２の材料として、ゲート側壁８と同様の材料を用いることができる。
【００３３】
次に、図３Ａ（ｂ）に示すように、キャップ層１１、オフセットスペーサ７およびダミー側壁１２をマスクとして、半導体基板１にＲＩＥ法等によるエッチングを施すことにより、トレンチ１３ａを形成する。なお、後の工程において、このトレンチ１３ａ中に歪み付与層２の第１の層２ａが形成される。
【００３４】
次に、図３Ａ（ｃ）に示すように、半導体基板１上の全面にＳｉＯ２等からなる膜を形成した後、これにＲＩＥ法等によるエッチングを施すことにより、トレンチ１３の内側面を覆う側壁マスク１４を形成する。
【００３５】
次に、図３Ａ（ｄ）に示すように、キャップ層１１、オフセットスペーサ７、ダミー側壁１２、および側壁マスク１４をマスクとして、半導体基板１にＲＩＥ法等の等方性エッチングを施すことにより、トレンチ１３ａ下に、ゲート電極中央側の端部の位置がトレンチ１３ａよりもゲート電極中央に近いトレンチ１３ｂを形成する。なお、後の工程において、このトレンチ１３ｂ中に歪み付与層２の第２の層２ｂが形成される。
【００３６】
次に、図３Ｂ（ｅ）に示すように、半導体基板１のトレンチ１３ａ、１３ｂの内面上の自然酸化膜（図示しない）および側壁マスク１４をそれぞれウェットエッチングにより除去した後、エピタキシャル結晶成長法により、トレンチ１３ａ、１３ｂの内面を下地として、ＳｉＧｅ結晶等の結晶を成長させ、歪み付与層２を形成する。このとき、トレンチ１３ａ、１３ｂ中に、それぞれ歪み付与層２の第１および第２の層２ａ、２ｂが形成される。
【００３７】
次に、図３Ｂ（ｆ）に示すように、キャップ層１１、オフセットスペーサ７およびダミー側壁１２をマスクとして、イオン注入法等により半導体基板１および歪み付与層２の表面に導電型不純物を注入し、ソース・ドレイン領域３のディープ領域３ｂを形成する。
【００３８】
次に、図３Ｂ（ｇ）に示すように、キャップ層１１およびダミー側壁１２をウェットエッチングにより除去する。
【００３９】
次に、図３Ｂ（ｈ）に示すように、ゲート側壁８、およびシリサイド層９、１０を形成する。ここで、ゲート側壁８は、半導体基板１上の全面にゲート側壁８の材料膜を形成した後、これにＲＩＥ法等によるエッチングを施すことにより、オフセットスペーサ７の側面に形成される。また、シリサイド層９、１０は、ゲート側壁８を形成した後、半導体基板１上の全面にＮｉ等からなる金属膜を形成し、熱処理を施してこの金属膜と歪み付与層２およびゲート電極６の上面との間にシリサイド反応を発生させることにより形成される。
【００４０】
なお、シリサイド層９が半導体基板１上に形成されないように、ゲート側壁８をその底面が半導体基板１のみならず歪み付与層２に接するような厚さに形成する。シリサイド層９が半導体基板１を含む領域に形成されると、半導体基板がＳｉ結晶からなる場合、シリサイド反応はＳｉ結晶中で異常成長する傾向があるため、リークを発生させるおそれがある。
【００４１】
その後、図示しないが、半導体基板１上の全面にコンタクトホールを形成する際にストッパとなるエッチングストッパ膜を形成し、その上に層間絶縁膜を形成し、層間絶縁膜中にシリサイド層９、１０に接続されるコンタクトプラグ、およびコンタクトプラグに接続される配線を形成する。
【００４２】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、第１および第２の層２ａ、２ｂを有する歪み付与層２を形成することにより、微細化された構造においてもチャネル領域４に効果的に歪みを効果的に発生させ、電荷移動度を向上させることができる。
【００４３】
また、図４（ａ）〜（ｄ）に、トレンチ１３ａおよびトレンチ１３ｂをそれぞれ異方性エッチングおよび等方性エッチングにより形成することによる効果を示す。図４（ａ）〜（ｄ）は、それぞれ図３Ａ（ｂ）〜（ｄ）、３Ｂ（ｅ）に対応した図であり、トランジスタ周辺の素子分離領域１５のトランジスタ側の側面を含めて示す図である。
【００４４】
まず、図４（ａ）に示すように、異方性エッチングによりトレンチ１３ａを形成すると、素子分離領域１５の傾斜した側面に半導体基板１の一部が除去されずに残る。
【００４５】
次に、図４（ｂ）に示すように、トレンチ１３ａの内側面に側壁マスク１４を形成すると、素子分離領域１５の側面に残った半導体基板１の一部の側面にも側壁マスク１４が形成される。
【００４６】
次に、図４（ｃ）に示すように、等方性エッチングによりトレンチ１３ｂを形成すると、素子分離領域１５側の側壁マスク１４のために、素子分離領域１５の傾斜した側面に半導体基板１の一部が除去されずに残る。
【００４７】
次に、図４（ｄ）に示すように、結晶をエピタキシャル成長させて歪み付与層２を形成すると、素子分離領域１５の側面に残った半導体基板１の一部からも結晶が成長するため、素子分離領域１５の側面にも隙間をほとんど作ることなく歪み付与層２を埋めることができる。
【００４８】
一方、歪み付与層２を形成するためのトレンチ１６を等方性エッチングのみを用いて一度に形成した場合、図５（ａ）に示すように、素子分離領域１５とトレンチ１６の間には半導体基板１がほとんど残らない。このため、トレンチの１６内側面には素子分離領域１５の側面が露出し、素子分離領域１５の側面からは結晶がエピタキシャル成長しないため、図５（ｂ）に示すように、結晶のファセット１７と素子分離領域の間に大きな隙間が形成されてしまう。
【００４９】
また、歪み付与層２を形成するためのトレンチ１６を等方性エッチングのみを用いて一度に形成した場合、等方性エッチングによる水平方向のエッチング量が限界に達した時点のトレンチ１６の深さが最大深さとなるため、本実施の形態に係る半導体装置１と比較して、歪み付与層２の深さが浅くなり、チャネル領域４に発生する歪みが小さくなってしまう。
【００５０】
〔第２の実施の形態〕
第２の実施の形態は、歪み付与層２の上面の高さにおいて、第１の実施の形態と異なる。なお、第１の実施の形態と同様の部分については、説明を省略または簡略化する。
【００５１】
（半導体装置の構成）
図６（ａ）、（ｂ）は、本発明の第２の実施の形態に係る半導体装置の断面図である。
【００５２】
図６（ａ）に示す半導体装置は、歪み付与層２の上面の高さがゲート絶縁膜５と半導体基板１との界面の高さよりも高い、レイズド・ソース・ドレイン構造を有する。
【００５３】
レイズド・ソース・ドレイン構造を形成するためには、第１の実施の形態の図３Ｂ（ｅ）で示した歪み付与層２を形成する工程において、結晶をゲート絶縁膜５と半導体基板１との界面の高さよりも高い位置まで成長させる。その後の工程は第１の実施の形態と同様である。
【００５４】
図６（ｂ）に示す半導体装置は、歪み付与層２の上面の高さがゲート絶縁膜５と半導体基板１との界面の高さよりも低い構造を有する。
【００５５】
このような構造を形成するためには、第１の実施の形態の図３Ｂ（ｅ）で示した歪み付与層２を形成する工程において、結晶をゲート絶縁膜５と半導体基板１との界面の高さよりも低い位置まで成長させる。その後の工程は第１の実施の形態と同様である。
【００５６】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、半導体装置がレイズド・ソース・ドレイン構造を有する場合には、歪み付与層２の体積をより大きくなるため、歪み付与層２がチャネル領域４に発生させる歪みが大きくなり、チャネル領域４中の電荷移動度がより大きくなる。また、シリサイド層９と半導体基板１との距離が大きくなるため、シリサイド層９に起因するリークの発生を効果的に抑えることができる。
【００５７】
また、半導体装置が、歪み付与層２の上面の高さがゲート絶縁膜５と半導体基板１との界面の高さよりも低い構造を有する場合には、次のような効果が生まれる。歪み付与層２の上面を含む半導体基板１の全面上に、チャネル領域４に歪みを発生させる機能を有するＳｉＮ等からなるストレスライナー膜を形成した場合、第１の実施の形態に係る半導体装置１の構造と比較して、ストレスライナー膜とチャネル領域４の距離が近くなるため、チャネル領域４に発生する歪みが大きくなり、チャネル領域４中の電荷移動度がより大きくなる。
【００５８】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、歪み付与層２の第１の層２ａと第２の層２ｂを、ＳｉＧｅ結晶とＳｉ：Ｃ結晶のように、異なる結晶を成長させて形成してもよい。
【００５９】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【００６０】
【図１】（ａ）は、本発明の第１の実施の形態に係る半導体装置の断面図、（ｂ）は、歪み付与層２の各部の寸法を示す模式図。
【図２】（ａ）、（ｂ）は、シミュレーションにより求めたチャネル領域４に発生する圧縮応力と歪み付与層２の形状との関係を表すグラフ。
【図３Ａ】（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図３Ｂ】（ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４】（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置のトレンチ１３ａおよびトレンチ１３ｂをそれぞれ異方性エッチングおよび等方性エッチングにより形成することによる効果を示す断面図。
【図５】（ａ）、（ｂ）は、比較例に係る半導体装置の断面図である。
【図６】（ａ）、（ｂ）は、本発明の第２の実施の形態に係る半導体装置の断面図。
【符号の説明】
【００６１】
１ 半導体基板。 ２ 歪み付与層。 ２ａ 第１の層。 ２ｂ 第２の層。 ３ ソース・ドレイン領域。 ４ チャネル領域。 ５ ゲート絶縁膜。 ６ ゲート電極。 １３ａ、１３ｂ トレンチ。 １４ 側壁マスク。
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置として、ｎ型トランジスタのチャネル領域を挟む位置に、Ｓｉ結晶よりも格子定数の小さいＳｉ：Ｃ結晶をエピタキシャル成長させることにより、チャネル領域に引張応力を加えて歪みを生じさせた半導体装置がある（例えば、特許文献１参照）。この特許文献１に記載の半導体装置によれば、チャネル領域を構成するＳｉ結晶に引張歪みを生じさせることにより、チャネル領域中の電子の移動度を向上させ、ｎ型トランジスタの動作速度を向上させることができる。なお、このようなチャネル領域に歪みを発生させてチャネル領域中の電荷移動度を向上させる技術は、歪みシリコン技術と呼ばれる。
【０００３】
しかし、特許文献１等に記載の半導体装置によれば、半導体装置が微細化すると、Ｓｉ：Ｃ結晶の体積も小さくなり、チャネル領域に発生する歪みが不十分になるおそれがある。
【特許文献１】米国特許第６６２１１３１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、微細化された構造においても効果を発揮する歪みシリコン技術を適用した半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板中の前記ゲート絶縁膜下に形成されたチャネル領域と、前記チャネル領域の両側に形成された第１の層、および前記第１の層の下層に位置し、ゲート電極中央側の端部の位置が前記第１の層よりも前記ゲート電極中央に近い第２の層を含み、前記チャネル領域に歪みを発生させる歪み付与層と、前記チャネル領域の両側に、少なくとも一部が前記歪み付与層と重なるように形成されたソース・ドレイン領域と、を提供する。
【０００６】
本発明の他の態様は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、異方性エッチングにより、前記半導体基板の前記ゲート電極の両側の前記ゲート電極から離間した領域に、第１のトレンチを形成する工程と、前記第１のトレンチの内側面を側壁マスクにより覆った後、等方性エッチングにより、前記半導体基板の前記第１のトレンチの下の領域に、ゲート電極中央側の端部の位置が前記第１のトレンチよりも前記ゲート電極中央に近い第２のトレンチを形成する工程と、前記側壁マスクを除去した後、エピタキシャル結晶成長法により、前記第１および第２のトレンチ内に、前記半導体基板を構成する結晶と異なる格子定数を有する結晶を成長させる工程と、を含む半導体装置の製造方法を提供する。
【発明の効果】
【０００７】
本発明によれば、微細化された構造においても効果を発揮する歪みシリコン技術を適用した半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
〔第１の実施の形態〕
（半導体装置の構成）
図１（ａ）は、本発明の第１の実施の形態に係る半導体装置の断面図である。半導体装置は、半導体基板１と、半導体基板１上にゲート絶縁膜６を介して形成されたゲート電極６と、半導体基板１中のゲート絶縁膜６下に形成されたチャネル領域４と、チャネル領域４の両側に形成され、チャネル領域４に歪みを発生させる歪み付与層２と、チャネル領域４の両側に、少なくとも一部が歪み付与層２と重なるように形成されたソース・ドレイン領域３と、を有する。
【０００９】
また、ゲート電極６の側面にはオフセットスペーサ６が形成され、オフセットスペーサ６の側面にはゲート側壁８が形成される。また、歪み付与層２およびゲート電極６の上面には、それぞれシリサイド層９およびシリサイド層１０が形成される。
【００１０】
半導体基板１は、例えば、主面の面方位が｛１００｝、｛１１０｝のＳｉ基板を用いることができる。なお、｛１００｝は、（１００）および（１００）と等価な面方位を表す。｛１１０｝についても同様である。
【００１１】
ゲート絶縁膜５は、例えばＳｉＯ２、ＳｉＯＮや、高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００１２】
ゲート電極６は、例えば、導電型不純物を含む多結晶Ｓｉや多結晶ＳｉＧｅ等のＳｉ系多結晶からなる。ｐ型の導電型不純物としては、Ｂ、ＢＦ２等が用いられ、ｎ型の導電型不純物としてはＡｓ、Ｐ等が用いられる。また、ゲート電極６は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物等からなるメタルゲート電極であってもよく、この場合には上面にシリサイド層１０が形成されない。また、メタルゲート電極と多結晶Ｓｉ系電極を積層した構造であってもよい。
【００１３】
チャネル領域４は、例えば、半導体基板１の主面の面方位が｛１００｝である場合、チャネル方向が＜１００＞または＜１１０＞となるように形成される。また、半導体基板１の主面の面方位が｛１１０｝である場合、チャネル方向が＜１１０＞または＜１１１’＞となるように形成される。なお、＜１１１’＞は、＜１１０＞を｛１１０｝面内で４５°回転させた方向を指す。このような場合、チャネル方向に伸張歪みが生じると、チャネル領域４内の電子の移動度が向上し、チャネル方向に圧縮歪みが生じると、チャネル領域４内の正孔の移動度が向上する。なお、＜１００＞は、［１００］および［１００］と等価な方向を表す。＜１１０＞、＜１１１’＞についても同様である。
【００１４】
歪み付与層２は、第１の層２ａと、第１の層２ａの下層に位置し、ゲート電極中央（ゲート電極のゲート長方向の中心位置）側の端部の位置が第１の層２ａよりもゲート電極中央に近い第２の層２ｂを含む。
【００１５】
第１および第２の層２ａ、２ｂは、半導体基板を構成する結晶と異なる格子定数を有する結晶からなる。例えば、半導体基板１がＳｉ結晶からなる場合は、第１および第２の層２ａ、２ｂの材料として、ＳｉＧｅ結晶、Ｓｉ：Ｃ結晶等を用いることができる。ＳｉＧｅ結晶を用いた場合、ＳｉＧｅ結晶はＳｉ結晶よりも格子定数が大きいため、Ｓｉ結晶からなるチャネル領域４に圧縮歪みを発生させ、チャネル領域４中の正孔の移動度が向上させることができる。また、Ｓｉ：Ｃ結晶を用いた場合、Ｓｉ：Ｃ結晶はＳｉ結晶よりも格子定数が小さいため、Ｓｉ結晶からなるチャネル領域４に伸張歪みを発生させ、チャネル領域４中の電子の移動度が向上させることができる。
【００１６】
なお、第１および第２の層２ａ、２ｂとしてＳｉＧｅ結晶またはＳｉ：Ｃ結晶を用いる場合、ＳｉＧｅ結晶のＧｅ濃度は１０〜３０原子％、Ｓｉ：Ｃ結晶のＣ濃度は１〜３原子％であることが好ましい。ＳｉＧｅ結晶のＧｅ濃度が１０原子％未満の場合は、チャネル領域に与える歪みが不十分となり、３０原子％を超える場合は、基板等において結晶欠陥を招き、リーク電流の原因となるおそれがある。また、Ｓｉ：Ｃ結晶のＣ濃度が１原子％未満の場合は、チャネル領域に与える歪みが不十分となり、３原子％を超える場合は、基板等において結晶欠陥を招き、リーク電流の原因となるおそれがある。
【００１７】
ソース・ドレイン領域３は、例えば、イオン注入法を用いて半導体基板１表面に導電型不純物を注入することにより形成される。ｐ型の導電型不純物としては、Ｂ、ＢＦ２等が用いられ、ｎ型の導電型不純物としてはＡｓ、Ｐ等が用いられる。
【００１８】
オフセットスペーサ７は、例えば、ＳｉＯ２、ＳｉＮ等の絶縁材料からなる。また、ゲート側壁８は、例えばＳｉＮ等の絶縁材料からなる。また、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
【００１９】
シリサイド層９、１０は、例えば、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｙｂ、Ｔｉ、Ｐｄ、ＮｉＰｔ、ＣｏＮｉ等の金属とＳｉとの化合物からなる。
【００２０】
図１（ｂ）は、歪み付与層２の各部の寸法を表す断面図である。図１（ｂ）に示すように、歪み付与層２の第１および第２の層２ａ、２ｂの厚さをそれぞれＹ１、Ｙ２とする。また、第１および第２の層２ａ、２ｂのゲート電極中央側の端部の位置をそれぞれＥ１、Ｅ２とし、Ｅ１とＥ２のゲート長方向の距離をＸとする。また、ゲート電極中央のゲート長方向の位置をＥ０とする。なお、図１（ｂ）においては、ソース・ドレイン領域３およびシリサイド層９の図示は省略する。
【００２１】
図２（ａ）、（ｂ）は、それぞれシミュレーションにより求めたチャネル領域４に発生するチャネル方向の圧縮応力と歪み付与層２の第１および第２の層２ａ、２ｂの厚さとの関係、およびチャネル領域４に発生するチャネル方向の圧縮応力と第１および第２の層２ａ、２ｂのゲート電極中央側の端部の位置の差との関係を表すグラフである。チャネル領域４に発生する応力が大きいほど歪みが大きく、電荷移動度が大きくなる。ここで、シミュレーションの条件として、ゲート長を２８ｎｍ、Ｅ０とＥ１の距離を３９ｎｍ、Ｙ１とＹ２の合計を１００ｎｍ、第１の層２ａのゲート長方向の幅を４２ｎｍ、第２の層２ｂのゲート長方向の幅を４２＋２Ｘｎｍとし、ゲート電極中央の半導体基板１とゲート絶縁膜５の境界から２ｎｍの深さにある位置における圧縮応力の大きさを計算した。なお、半導体基板１はＳｉ結晶、第１および第２の層２ａ、２ｂはＧｅ濃度が約２０原子％のＳｉＧｅ結晶からなるものとした。
【００２２】
図２（ａ）のグラフは、横軸が歪み付与層２の第１の層２ａの厚さＹ１、縦軸がチャネル領域４に発生するチャネル方向の圧縮応力の大きさである。ここで、Ｘは３０ｎｍに固定した。図２（ａ）は、Ｙ１が約２０ｎｍよりも大きい範囲では圧縮応力の大きさにほとんど変化がないが、Ｙ１が約２０ｎｍ以下の範囲では、１０ｎｍに近づくほど圧縮応力の大きさが急激に増すことを示している。なお、Ｙ１を１０ｎｍよりも小さくすることは、製造工程上困難である。
【００２３】
この結果から、Ｙ１は、１０ｎｍ≦Ｙ１≦２０ｎｍの範囲にあることが好ましい。すなわち、Ｙ１は、Ｙ１とＹ２の合計の１０％以上、２０％以下であることが好ましい。
【００２４】
図２（ｂ）のグラフは、横軸がＥ１とＥ２の距離Ｘ、縦軸がチャネル領域４に発生するチャネル方向の圧縮応力の大きさである。ここで、Ｙ１は１０ｎｍに固定した。図２（ｂ）は、Ｘの極大値が約２０ｎｍであり、Ｘが０である場合よりも大きい圧縮応力が発生する範囲がおよそ０＜Ｘ＜３３ｎｍであることを示している。なお、Ｘが０である場合とは、Ｅ０とＥ１が等しい場合であり、従来のチャネル領域に歪みを発生させることにより電荷移動度を向上させる半導体装置の構造に相当する。
【００２５】
この結果から、Ｘは、０＜Ｘ＜３３ｎｍの範囲にあることが好ましい。すなわち、Ｘは、Ｙ１との比（Ｘ／Ｙ１）が０より大きく、３．３よりも小さい範囲にあることが好ましい。
【００２６】
また、上記のＳｉＧｅ結晶をＣ濃度が約２原子％のＳｉ：Ｃ結晶で置き換えて、同様の条件下でチャネル領域４に発生する伸張応力を計算した結果、ＳｉＧｅ結晶の場合と同様に、Ｙ１は、Ｙ１とＹ２の合計の１０％以上、２０％以下であることが好ましく、Ｘは、Ｙ１との比（Ｘ／Ｙ１）が０より大きく、３．３よりも小さい範囲にあることが好ましいことがわかった。
【００２７】
（半導体装置の製造）
図３Ａ（ａ）〜（ｄ）、図３Ｂ（ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００２８】
まず、図３Ａ（ａ）に示すように、半導体基板１上にゲート絶縁膜５、ゲート電極６、キャップ層１１、オフセットスペーサ７、およびダミー側壁１２を形成し、半導体基板１内にソース・ドレイン領域４のエクステンション領域３ａを形成する。
【００２９】
ここで、これら各部材は、例えば、以下のような方法により形成される。まず、ゲート絶縁膜５、ゲート電極６、およびキャップ層１１のそれぞれの材料膜をＣＶＤ法等により半導体基板１上に積層した後、リソグラフィ法とＲＩＥ（Reactive Ion Etching）法等によりこれらの材料膜をパターニングして、ゲート絶縁膜５、ゲート電極６、およびキャップ層１１を形成する。
【００３０】
次に、ＣＶＤ法等を用いて、半導体基板１上の全面にオフセットスペーサ７の材料膜を形成した後、これにＲＩＥ法等によるエッチングを施すことにより、ゲート絶縁膜５、ゲート電極６、およびキャップ層１１の側面を覆うオフセットスペーサ７を形成する。
【００３１】
次に、キャップ層１１およびオフセットスペーサ７をマスクとして、イオン注入法等により半導体基板１の表面に導電型不純物を注入し、エクステンション領域３ａを形成する。
【００３２】
次に、ＣＶＤ法等を用いて、半導体基板１上の全面にダミー側壁１２の材料膜を形成した後、これにＲＩＥ法等によるエッチングを施すことにより、オフセットスペーサ７の側面を覆うダミー側壁１２を形成する。ここで、ダミー側壁１２の材料として、ゲート側壁８と同様の材料を用いることができる。
【００３３】
次に、図３Ａ（ｂ）に示すように、キャップ層１１、オフセットスペーサ７およびダミー側壁１２をマスクとして、半導体基板１にＲＩＥ法等によるエッチングを施すことにより、トレンチ１３ａを形成する。なお、後の工程において、このトレンチ１３ａ中に歪み付与層２の第１の層２ａが形成される。
【００３４】
次に、図３Ａ（ｃ）に示すように、半導体基板１上の全面にＳｉＯ２等からなる膜を形成した後、これにＲＩＥ法等によるエッチングを施すことにより、トレンチ１３の内側面を覆う側壁マスク１４を形成する。
【００３５】
次に、図３Ａ（ｄ）に示すように、キャップ層１１、オフセットスペーサ７、ダミー側壁１２、および側壁マスク１４をマスクとして、半導体基板１にＲＩＥ法等の等方性エッチングを施すことにより、トレンチ１３ａ下に、ゲート電極中央側の端部の位置がトレンチ１３ａよりもゲート電極中央に近いトレンチ１３ｂを形成する。なお、後の工程において、このトレンチ１３ｂ中に歪み付与層２の第２の層２ｂが形成される。
【００３６】
次に、図３Ｂ（ｅ）に示すように、半導体基板１のトレンチ１３ａ、１３ｂの内面上の自然酸化膜（図示しない）および側壁マスク１４をそれぞれウェットエッチングにより除去した後、エピタキシャル結晶成長法により、トレンチ１３ａ、１３ｂの内面を下地として、ＳｉＧｅ結晶等の結晶を成長させ、歪み付与層２を形成する。このとき、トレンチ１３ａ、１３ｂ中に、それぞれ歪み付与層２の第１および第２の層２ａ、２ｂが形成される。
【００３７】
次に、図３Ｂ（ｆ）に示すように、キャップ層１１、オフセットスペーサ７およびダミー側壁１２をマスクとして、イオン注入法等により半導体基板１および歪み付与層２の表面に導電型不純物を注入し、ソース・ドレイン領域３のディープ領域３ｂを形成する。
【００３８】
次に、図３Ｂ（ｇ）に示すように、キャップ層１１およびダミー側壁１２をウェットエッチングにより除去する。
【００３９】
次に、図３Ｂ（ｈ）に示すように、ゲート側壁８、およびシリサイド層９、１０を形成する。ここで、ゲート側壁８は、半導体基板１上の全面にゲート側壁８の材料膜を形成した後、これにＲＩＥ法等によるエッチングを施すことにより、オフセットスペーサ７の側面に形成される。また、シリサイド層９、１０は、ゲート側壁８を形成した後、半導体基板１上の全面にＮｉ等からなる金属膜を形成し、熱処理を施してこの金属膜と歪み付与層２およびゲート電極６の上面との間にシリサイド反応を発生させることにより形成される。
【００４０】
なお、シリサイド層９が半導体基板１上に形成されないように、ゲート側壁８をその底面が半導体基板１のみならず歪み付与層２に接するような厚さに形成する。シリサイド層９が半導体基板１を含む領域に形成されると、半導体基板がＳｉ結晶からなる場合、シリサイド反応はＳｉ結晶中で異常成長する傾向があるため、リークを発生させるおそれがある。
【００４１】
その後、図示しないが、半導体基板１上の全面にコンタクトホールを形成する際にストッパとなるエッチングストッパ膜を形成し、その上に層間絶縁膜を形成し、層間絶縁膜中にシリサイド層９、１０に接続されるコンタクトプラグ、およびコンタクトプラグに接続される配線を形成する。
【００４２】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、第１および第２の層２ａ、２ｂを有する歪み付与層２を形成することにより、微細化された構造においてもチャネル領域４に効果的に歪みを効果的に発生させ、電荷移動度を向上させることができる。
【００４３】
また、図４（ａ）〜（ｄ）に、トレンチ１３ａおよびトレンチ１３ｂをそれぞれ異方性エッチングおよび等方性エッチングにより形成することによる効果を示す。図４（ａ）〜（ｄ）は、それぞれ図３Ａ（ｂ）〜（ｄ）、３Ｂ（ｅ）に対応した図であり、トランジスタ周辺の素子分離領域１５のトランジスタ側の側面を含めて示す図である。
【００４４】
まず、図４（ａ）に示すように、異方性エッチングによりトレンチ１３ａを形成すると、素子分離領域１５の傾斜した側面に半導体基板１の一部が除去されずに残る。
【００４５】
次に、図４（ｂ）に示すように、トレンチ１３ａの内側面に側壁マスク１４を形成すると、素子分離領域１５の側面に残った半導体基板１の一部の側面にも側壁マスク１４が形成される。
【００４６】
次に、図４（ｃ）に示すように、等方性エッチングによりトレンチ１３ｂを形成すると、素子分離領域１５側の側壁マスク１４のために、素子分離領域１５の傾斜した側面に半導体基板１の一部が除去されずに残る。
【００４７】
次に、図４（ｄ）に示すように、結晶をエピタキシャル成長させて歪み付与層２を形成すると、素子分離領域１５の側面に残った半導体基板１の一部からも結晶が成長するため、素子分離領域１５の側面にも隙間をほとんど作ることなく歪み付与層２を埋めることができる。
【００４８】
一方、歪み付与層２を形成するためのトレンチ１６を等方性エッチングのみを用いて一度に形成した場合、図５（ａ）に示すように、素子分離領域１５とトレンチ１６の間には半導体基板１がほとんど残らない。このため、トレンチの１６内側面には素子分離領域１５の側面が露出し、素子分離領域１５の側面からは結晶がエピタキシャル成長しないため、図５（ｂ）に示すように、結晶のファセット１７と素子分離領域の間に大きな隙間が形成されてしまう。
【００４９】
また、歪み付与層２を形成するためのトレンチ１６を等方性エッチングのみを用いて一度に形成した場合、等方性エッチングによる水平方向のエッチング量が限界に達した時点のトレンチ１６の深さが最大深さとなるため、本実施の形態に係る半導体装置１と比較して、歪み付与層２の深さが浅くなり、チャネル領域４に発生する歪みが小さくなってしまう。
【００５０】
〔第２の実施の形態〕
第２の実施の形態は、歪み付与層２の上面の高さにおいて、第１の実施の形態と異なる。なお、第１の実施の形態と同様の部分については、説明を省略または簡略化する。
【００５１】
（半導体装置の構成）
図６（ａ）、（ｂ）は、本発明の第２の実施の形態に係る半導体装置の断面図である。
【００５２】
図６（ａ）に示す半導体装置は、歪み付与層２の上面の高さがゲート絶縁膜５と半導体基板１との界面の高さよりも高い、レイズド・ソース・ドレイン構造を有する。
【００５３】
レイズド・ソース・ドレイン構造を形成するためには、第１の実施の形態の図３Ｂ（ｅ）で示した歪み付与層２を形成する工程において、結晶をゲート絶縁膜５と半導体基板１との界面の高さよりも高い位置まで成長させる。その後の工程は第１の実施の形態と同様である。
【００５４】
図６（ｂ）に示す半導体装置は、歪み付与層２の上面の高さがゲート絶縁膜５と半導体基板１との界面の高さよりも低い構造を有する。
【００５５】
このような構造を形成するためには、第１の実施の形態の図３Ｂ（ｅ）で示した歪み付与層２を形成する工程において、結晶をゲート絶縁膜５と半導体基板１との界面の高さよりも低い位置まで成長させる。その後の工程は第１の実施の形態と同様である。
【００５６】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、半導体装置がレイズド・ソース・ドレイン構造を有する場合には、歪み付与層２の体積をより大きくなるため、歪み付与層２がチャネル領域４に発生させる歪みが大きくなり、チャネル領域４中の電荷移動度がより大きくなる。また、シリサイド層９と半導体基板１との距離が大きくなるため、シリサイド層９に起因するリークの発生を効果的に抑えることができる。
【００５７】
また、半導体装置が、歪み付与層２の上面の高さがゲート絶縁膜５と半導体基板１との界面の高さよりも低い構造を有する場合には、次のような効果が生まれる。歪み付与層２の上面を含む半導体基板１の全面上に、チャネル領域４に歪みを発生させる機能を有するＳｉＮ等からなるストレスライナー膜を形成した場合、第１の実施の形態に係る半導体装置１の構造と比較して、ストレスライナー膜とチャネル領域４の距離が近くなるため、チャネル領域４に発生する歪みが大きくなり、チャネル領域４中の電荷移動度がより大きくなる。
【００５８】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、歪み付与層２の第１の層２ａと第２の層２ｂを、ＳｉＧｅ結晶とＳｉ：Ｃ結晶のように、異なる結晶を成長させて形成してもよい。
【００５９】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【００６０】
【図１】（ａ）は、本発明の第１の実施の形態に係る半導体装置の断面図、（ｂ）は、歪み付与層２の各部の寸法を示す模式図。
【図２】（ａ）、（ｂ）は、シミュレーションにより求めたチャネル領域４に発生する圧縮応力と歪み付与層２の形状との関係を表すグラフ。
【図３Ａ】（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図３Ｂ】（ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４】（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置のトレンチ１３ａおよびトレンチ１３ｂをそれぞれ異方性エッチングおよび等方性エッチングにより形成することによる効果を示す断面図。
【図５】（ａ）、（ｂ）は、比較例に係る半導体装置の断面図である。
【図６】（ａ）、（ｂ）は、本発明の第２の実施の形態に係る半導体装置の断面図。
【符号の説明】
【００６１】
１ 半導体基板。 ２ 歪み付与層。 ２ａ 第１の層。 ２ｂ 第２の層。 ３ ソース・ドレイン領域。 ４ チャネル領域。 ５ ゲート絶縁膜。 ６ ゲート電極。 １３ａ、１３ｂ トレンチ。 １４ 側壁マスク。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板中の前記ゲート絶縁膜下に形成されたチャネル領域と、
前記チャネル領域の両側に形成された第１の層、および前記第１の層の下層に位置し、ゲート電極中央側の端部の位置が前記第１の層よりも前記ゲート電極中央に近い第２の層を含み、前記チャネル領域に歪みを発生させる歪み付与層と、
前記チャネル領域の両側に、少なくとも一部が前記歪み付与層と重なるように形成されたソース・ドレイン領域と、
を有する半導体装置。
【請求項２】
前記第１の層の厚さは、前記第１の層の厚さと前記第２の層の厚さの合計の１０％以上、２０％以下である、請求項１に記載の半導体装置。
【請求項３】
前記第１の層のゲート電極中央側の端部の位置と前記第２の層のゲート電極中央側の端部の位置のゲート長方向の距離と、前記第１の層の厚さとの比は、０より大きく、３．３よりも小さい、請求項１または２に記載の半導体装置。
【請求項４】
前記前記歪み付与層は、ＳｉＧｅ結晶またはＳｉ：Ｃ結晶を含む、請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
異方性エッチングにより、前記半導体基板の前記ゲート電極の両側の前記ゲート電極から離間した領域に、第１のトレンチを形成する工程と、
前記第１のトレンチの内側面を側壁マスクにより覆った後、等方性エッチングにより、前記半導体基板の前記第１のトレンチの下の領域に、ゲート電極中央側の端部の位置が前記第１のトレンチよりも前記ゲート電極中央に近い第２のトレンチを形成する工程と、
前記側壁マスクを除去した後、エピタキシャル結晶成長法により、前記第１および第２のトレンチ内に、前記半導体基板を構成する結晶と異なる格子定数を有する結晶を成長させる工程と、
を含む半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板中の前記ゲート絶縁膜下に形成されたチャネル領域と、
前記チャネル領域の両側に形成された第１の層、および前記第１の層の下層に位置し、ゲート電極中央側の端部の位置が前記第１の層よりも前記ゲート電極中央に近い第２の層を含み、前記チャネル領域に歪みを発生させる歪み付与層と、
前記チャネル領域の両側に、少なくとも一部が前記歪み付与層と重なるように形成されたソース・ドレイン領域と、
を有する半導体装置。
【請求項２】
前記第１の層の厚さは、前記第１の層の厚さと前記第２の層の厚さの合計の１０％以上、２０％以下である、請求項１に記載の半導体装置。
【請求項３】
前記第１の層のゲート電極中央側の端部の位置と前記第２の層のゲート電極中央側の端部の位置のゲート長方向の距離と、前記第１の層の厚さとの比は、０より大きく、３．３よりも小さい、請求項１または２に記載の半導体装置。
【請求項４】
前記前記歪み付与層は、ＳｉＧｅ結晶またはＳｉ：Ｃ結晶を含む、請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
異方性エッチングにより、前記半導体基板の前記ゲート電極の両側の前記ゲート電極から離間した領域に、第１のトレンチを形成する工程と、
前記第１のトレンチの内側面を側壁マスクにより覆った後、等方性エッチングにより、前記半導体基板の前記第１のトレンチの下の領域に、ゲート電極中央側の端部の位置が前記第１のトレンチよりも前記ゲート電極中央に近い第２のトレンチを形成する工程と、
前記側壁マスクを除去した後、エピタキシャル結晶成長法により、前記第１および第２のトレンチ内に、前記半導体基板を構成する結晶と異なる格子定数を有する結晶を成長させる工程と、
を含む半導体装置の製造方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−１０３８２（Ｐ２０１０−１０３８２Ａ）
【公開日】平成２２年１月１４日（２０１０．１．１４）
【国際特許分類】
【出願番号】特願２００８−１６７７２１（Ｐ２００８−１６７７２１）
【出願日】平成２０年６月２６日（２００８．６．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年１月１４日（２０１０．１．１４）
【国際特許分類】
【出願日】平成２０年６月２６日（２００８．６．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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