半導体装置
【課題】ゲート絶縁膜の信頼性の低下を抑制することが可能であるとともに、トレンチパターンの微細化に対応することが可能な半導体装置を提供する。
【解決手段】このMOSFET(半導体装置)は、P-型不純物領域2bを貫通する複数のトレンチ3と、トレンチ3の内面上にシリコン酸化膜(ゲート絶縁膜)4を介して形成されるゲート電極5とを備えている。ゲート電極5は、P-型不純物領域2bよりも上方に上面が位置するようにトレンチ3内に埋め込まれ、シリコン酸化膜4を挟んでP-型不純物領域2bと対向するポリシリコン層5aと、このポリシリコン層5aの上面上に形成され、ポリシリコン層5aよりも電気抵抗率が小さい低抵抗層5bとを含んでいる。また、P-型不純物領域2bの上方におけるシリコン酸化膜4と低抵抗層5bの側面との間には、SiN膜6が形成されている。
【解決手段】このMOSFET(半導体装置)は、P-型不純物領域2bを貫通する複数のトレンチ3と、トレンチ3の内面上にシリコン酸化膜(ゲート絶縁膜)4を介して形成されるゲート電極5とを備えている。ゲート電極5は、P-型不純物領域2bよりも上方に上面が位置するようにトレンチ3内に埋め込まれ、シリコン酸化膜4を挟んでP-型不純物領域2bと対向するポリシリコン層5aと、このポリシリコン層5aの上面上に形成され、ポリシリコン層5aよりも電気抵抗率が小さい低抵抗層5bとを含んでいる。また、P-型不純物領域2bの上方におけるシリコン酸化膜4と低抵抗層5bの側面との間には、SiN膜6が形成されている。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、半導体装置に関し、特に、トレンチ構造を有する半導体装置に関する。
【背景技術】
【0002】
従来、半導体層に形成されたトレンチにゲート電極が埋め込まれたトレンチゲート型(トレンチ構造)のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)が知られている。このようなトレンチゲート型のMOSFET(半導体装置)では、ゲート電極を構成する材料として、一般的に、不純物の導入により導電化されたポリシリコンが用いられている。
【0003】
また、近年、ゲート電極の抵抗を低減することにより、MOSFETのスイッチング動作を高速化することが試みられている。上記したポリシリコンからなるゲート電極を備えたMOSFETでは、ポリシリコンに導入する不純物量(ドーピング濃度)を増加することにより、ゲート電極の抵抗を低減することが可能である。しかしながら、ポリシリコンに対する不純物の固溶度には限界があるため、ゲート電極のさらなる低抵抗化のためには、ポリシリコンよりも比抵抗(電気抵抗率)の小さい金属材料からゲート電極を構成する必要があった。
【0004】
このため、従来、金属材料からなるゲート電極を備えたトレンチゲート型のMOSFETが知られている(たとえば、特許文献1参照)。上記特許文献1には、タングステンからなるゲート電極がトレンチ内部に形成されたMOSFET(半導体装置)が開示されている。
【0005】
図22は、上記特許文献1に開示された従来のMOSFET(半導体装置)の構造を簡略化して示した断面図である。図22を参照して、従来のMOSFET(半導体装置)では、N+型の半導体基板101の上面上に、エピタキシャル層(半導体層)102が形成されている。このエピタキシャル層102には、半導体基板101側から順に、N-型不純物領域(ドレイン領域)102a、P型不純物領域102bおよびN+型不純物領域(ソース領域)102cが形成されている。
【0006】
また、エピタキシャル層102には、N+型不純物領域(ソース領域)102cおよびP型不純物領域102bを貫通してN-型不純物領域(ドレイン領域)102aの途中の深さにまで達するトレンチ103が形成されている。このトレンチ103の底面および内側面には、SiO2からなるゲート絶縁膜104が形成されている。そして、トレンチ103内のゲート絶縁膜104上には、SiN膜105を介して、タングステンからなるゲート電極106が形成されている。上記SiN膜105は、ゲート絶縁膜104を介して、トレンチ103内の全面(トレンチ103の底面および内側面)に形成されている。また、エピタキシャル層102の上面上には、ゲート電極106の上面および側面を覆うUDO(UnDoped Oxid)膜107が形成されているとともに、このUDO膜107上にはソース電極108が形成されている。また、半導体基板101の裏面(下面)上には、ドレイン電極109が形成されている。なお、ソース電極108とN+型不純物領域(ソース領域)102cとは、図示しないコンタクト電極を介して電気的に接続されている。
【0007】
上記のように構成された従来のMOSFETでは、ソース電極108とドレイン電極109との間に所定の電圧を印加するとともに、ゲート電極106を所定の電位にすることにより、P型不純物領域102bとゲート絶縁膜104との界面近傍領域(P型不純物領域102bのトレンチ103側壁に沿った領域)にチャネル領域110が形成される。これにより、N+型不純物領域(ソース領域)102cとN-型不純物領域(ドレイン領域)102aとの間に電流が流れる。なお、ゲート電極106およびSiN膜105は、チャネル領域110と対向した状態となっている。
【0008】
また、上記した従来のMOSFETでは、SiN膜105を介してタングステンからなるゲート電極106が形成されているので、このSiN膜105により、ゲート絶縁膜104への金属原子(タングステン原子)の拡散が抑制される。
【0009】
【特許文献1】特開2001−284587号公報
【発明の開示】
【発明が解決しようとする課題】
【0010】
しかしながら、図22に示した従来のMOSFETでは、SiN膜105をトレンチ103内の全面に形成する必要があるため、SiN膜105の形成が困難であるという不都合がある。また、近年、トレンチパターンの微細化が進んでおり、深さが1μm〜3μm程度で、幅が0.3μm〜0.5μm程度のトレンチが形成されることがある。このようなアスペクト比の大きいトレンチを、上記した従来のMOSFETに形成した場合には、SiN膜105の形成が非常に困難となる。このため、トレンチ103内にSiN膜105で覆われていない部分が形成されるおそれがあり、この場合には、この部分を介して、ゲート電極106の金属原子がゲート絶縁膜104に拡散するという不都合が生じる。これにより、ゲート絶縁膜104の信頼性が低下するという問題点がある。
【0011】
また、アスペクト比の大きいトレンチ内にタングステン(金属材料:ゲート電極106)を良好に埋め込むのも困難である。したがって、図22に示した従来のMOSFETでは、トレンチパターンの微細化に対応するのが困難であるという問題点がある。
【0012】
さらに、図22に示した従来の構造では、ゲート電極106がタングステンから構成されているため、ゲート電極がポリシリコンから構成されている場合に比べて、MOSFETの駆動電圧が大幅に変化するという不都合がある。
【0013】
ここで、MOSFETの駆動電圧は、
閾値電圧VT=VFB+2ψB+(2εSqNA(2ψB))1/2/CO
=(φ−Qf/CO)+2ψB+(4εSqNAψB)1/2/CO
で決定される。なお、上記式中、VFBはフラットバンド電圧であり、ψBは半導体(P型不純物領域102b)内部の静電ポテンシャルであり、εSは半導体(P型不純物領域102b)の誘電率であり、qは素電荷量であり、NAはアクセプタ不純物濃度であり、COはゲート絶縁膜104の単位面積あたりの容量であり、φは仕事関数差(ゲート絶縁膜104を挟んで対向するゲート電極106の仕事関数と半導体(P型不純物領域102b)の仕事関数との差)であり、Qfはゲート絶縁膜104中の固定電荷である。
【0014】
ゲート電極106がタングステンから構成されている場合には、ゲート電極がポリシリコンから構成されている場合に比べて、仕事関数差φが大きく異なるため、上記の式より、図22に示した従来のMOSFETでは、ゲート電極がポリシリコンからなる一般的なMOSFETに比べて、閾値電圧VTが大幅に変化する。したがって、上記したように、駆動電圧が大幅に変化するという不都合が生じる。
【0015】
また、上記した従来の構造では、タングステンからなるゲート電極106が、ゲート絶縁膜104およびSiN膜105を介して、チャネル領域110と対向するように形成されているため、SiN膜105の厚みやゲート絶縁膜104とSiN膜105との誘電率の違いなどによって、駆動電圧等の素子特性が変化してしまうという不都合もある。
【0016】
このように、図22に示した従来のMOSFETでは、ゲート電極106の抵抗を低減することが可能であるものの、駆動電圧等の素子特性が大幅に変化するという不都合がある。そして、駆動電圧等の素子特性が変化しないようにしようとすると、MOSFETの大幅な設計変更を強いられる。すなわち、図22に示した従来のMOSFETでは、駆動電圧等の素子特性の変化を抑制しつつ、スイッチング動作の高速化を図ることが困難であるという問題点がある。
【0017】
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、ゲート絶縁膜の信頼性の低下を抑制することが可能であるとともに、トレンチパターンの微細化に対応することが可能な半導体装置を提供することである。
【0018】
この発明の他の目的は、駆動電圧等の素子特性の変化を容易に抑制することができ、かつ、スイッチング動作の高速化を図ることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【0019】
上記目的を達成するために、この発明の一の局面による半導体装置は、一導電型の半導体領域を含む半導体層と、半導体領域を貫通するように半導体層に形成され、開口端が半導体層の上面側に位置しているトレンチと、トレンチの側壁に沿うように半導体領域に形成されるチャネル領域と、トレンチの内面上にゲート絶縁膜を介して形成されるゲート電極とを備えている。そして、ゲート電極は、半導体領域よりも上方に上面が位置するようにトレンチ内に埋め込まれ、ゲート絶縁膜を挟んでチャネル領域と対向するポリシリコン層と、ポリシリコン層の上面上に形成され、ポリシリコン層よりも電気抵抗率が小さい低抵抗層とを含み、半導体領域の上方におけるゲート絶縁膜とゲート電極との間には、保護膜が形成されている。なお、本発明の半導体層は、半導体基板を含む。
【0020】
この一の局面による半導体装置では、上記のように、ゲート電極をポリシリコン層と低抵抗層とを含むように構成し、そのポリシリコン層を、半導体領域よりも上方に上面が位置するようにトレンチ内に埋め込むとともに、ゲート絶縁膜を挟んでチャネル領域と対向するように形成することによって、仕事関数差φを、ゲート電極がポリシリコン層のみで構成されている場合と同等とすることができる。このため、閾値電圧VTも、ゲート電極がポリシリコン層のみで構成されている場合と同等とすることができるので、駆動電圧の大幅な変化を抑制することができる。また、ポリシリコン層よりも電気抵抗率が小さい低抵抗層を、ポリシリコン層の上面上に形成することによって、ゲート電極全体での抵抗を低減することができるので、駆動電圧の大幅な変化を容易に抑制しながら、スイッチング動作の高速化を図ることができる。
【0021】
また、一の局面による半導体装置では、上記のように、半導体領域の上方におけるゲート絶縁膜とゲート電極との間に保護膜を形成することによって、低抵抗層をポリシリコン層の上面上に形成したとしても、この保護膜により、低抵抗層の構成原子がゲート絶縁膜に拡散するのを抑制することができるので、低抵抗層の構成原子がゲート絶縁膜に拡散することに起因して、ゲート絶縁膜の信頼性が低下するという不都合が生じるのを抑制することができる。また、保護膜を、半導体領域の上方におけるゲート絶縁膜とゲート電極との間に形成することによって、アスペクト比を小さくすることができるので、保護膜をトレンチ内の全面に形成する場合と異なり、容易にトレンチ内に保護膜を形成することができる。このため、トレンチパターンを微細化した場合でも、良好な保護膜を形成することが可能となるので、トレンチパターンの微細化に対応することができる。
【0022】
なお、上記した構成では、チャネル領域と対向する部分には保護膜が形成されていないので、駆動電圧等の素子特性に対する保護膜の影響を抑制することができる。また、ポリシリコン層と低抵抗層との間にも保護膜が形成されていないので、低抵抗層を、ポリシリコン層の上面上に、ポリシリコン層と電気的に接続された状態で形成することができる。
【0023】
上記一の局面による半導体装置において、好ましくは、保護膜は、低抵抗層の側面を覆うように形成されている。このように構成すれば、低抵抗層の構成原子がゲート絶縁膜に拡散するのを効果的に抑制することができるので、ゲート絶縁膜の信頼性の低下を効果的に抑制することができる。
【0024】
上記一の局面による半導体装置において、好ましくは、保護膜は、SiN膜から構成されている。このように構成すれば、容易に、低抵抗層の構成原子がゲート絶縁膜に拡散するのを抑制することができるので、容易に、ゲート絶縁膜の信頼性の低下を抑制することができる。
【0025】
上記一の局面による半導体装置において、好ましくは、低抵抗層は、金属層から構成されている。このように構成すれば、容易に、ゲート電極の抵抗を低減することができるので、容易に、スイッチング動作の高速化を図ることができる。
【0026】
この場合において、好ましくは、低抵抗層は、Al、Cu、W、Ti、Mo、Co、Ag、Pt、および、Pbの群から選択される少なくとも1つの元素を含む。このように構成すれば、より容易に、ゲート電極の抵抗を低減することができるので、より容易に、スイッチング動作の高速化を図ることができる。
【0027】
上記金属層からなる低抵抗層を備えた構成において、低抵抗層は、金属珪化物を含んでいてもよい。
【0028】
上記金属層からなる低抵抗層を備えた構成において、好ましくは、ポリシリコン層と低抵抗層との間に介装され、低抵抗層の金属原子がポリシリコン層に拡散するのを抑制するバリアメタル層をさらに備える。このように構成すれば、バリアメタル層により、低抵抗層を構成する金属原子がポリシリコン層に拡散するのを抑制することができるので、金属原子がポリシリコン層に拡散することに起因して、閾値電圧が変化するという不都合が生じるのを抑制することができる。
【0029】
なお、上記バリアメタル層は、たとえば、窒化チタン(TiN)や窒化タングステン(WNX)などの金属窒化物から構成することができる。また、バリアメタル層は、チタン(Ti)などの金属材料から構成することもできる。
【0030】
上記一の局面による半導体装置において、好ましくは、低抵抗層の上面上に形成される絶縁体層をさらに備え、絶縁体層は、上面がトレンチの内部に位置するように構成されている。このように構成すれば、隣り合うトレンチ間の間隔を小さくすることができるので、容易に、トレンチパターンの微細化に対応することができる。
【発明の効果】
【0031】
以上のように、本発明によれば、ゲート絶縁膜の信頼性の低下を抑制することが可能であるとともに、トレンチパターンの微細化に対応することが可能な半導体装置を容易に得ることができる。
【0032】
また、本発明によれば、駆動電圧等の素子特性の変化を容易に抑制することができ、かつ、スイッチング動作の高速化を図ることが可能な半導体装置を容易に得ることができる。
【発明を実施するための最良の形態】
【0033】
以下、本発明を具体化した実施形態を、図面を参照して詳細に説明する。なお、以下の実施形態では、半導体装置の一例であるMOSFET(電界効果型トランジスタ)に本発明を適用した例について説明する。
【0034】
(第1実施形態)
図1は、本発明の第1実施形態によるMOSFETの構造を示した断面図である。図2は、第1実施形態によるMOSFETの一部を拡大して示した断面図である。図3は、第1実施形態によるMOSFETの全体斜視図である。まず、図1〜図3を参照して、本発明の第1実施形態によるMOSFETの構造について説明する。
【0035】
第1実施形態によるMOSFETでは、図1に示すように、N+型シリコン基板1の上面上に、所定の厚みを有するシリコンからなるエピタキシャル層2が形成されている。このエピタキシャル層2には、N+型シリコン基板1側から、N-型不純物領域2a、P-型不純物領域2b、および、N+型ソース領域2cが順次形成されている。そして、N+型ソース領域2cおよびP-型不純物領域2bを貫通するように、複数のトレンチ3がエピタキシャル層2に形成されている。このトレンチ3は、エピタキシャル層2の所定領域がその上面(主表面)側からエッチングされることによって形成されている。すなわち、複数のトレンチ3の各々の開口端は、エピタキシャル層2の上面側に位置している。また、複数のトレンチ3は、その各々がエピタキシャル層2の上面に対して並行な所定方法(図3の矢印Y方向)に沿って延びるように細長状(ストライプ状)に形成されている。なお、エピタキシャル層2は、本発明の「半導体層」の一例であり、P-型不純物領域2bは、本発明の「一導電型の半導体領域」の一例である。
【0036】
また、複数のトレンチ3は、エピタキシャル層2の上面に対して並行で、かつ、トレンチ3が延びる方向(図3の矢印Y方向)と直交する方向(矢印X方向)に所定の間隔を隔てて配列されている。さらに、複数のトレンチ3の各々の溝深さは、エピタキシャル層2の厚みよりも小さくなるように設定されている。具体的には、複数のトレンチ3の各々の溝深さは、約1μm〜約3μmに設定されている。また、複数のトレンチ3の各々のX方向の幅は、約0.3μm〜約0.5μmに設定されている。
【0037】
また、上記したN+型ソース領域2cは、複数のトレンチ3の各々がN+型ソース領域2cを貫通するように形成されることによって、複数のトレンチ3の各々の縁部に形成されている。そして、互いに隣り合う2つのトレンチ3の縁部に形成されたN+型ソース領域2cの間には、N+型ソース領域2cを貫通してP-型不純物領域2bと接するP+型ベース領域2dが形成されている。
【0038】
また、複数のトレンチ3の各々の内面には、エピタキシャル層2を構成するシリコンを熱酸化処理することによって得られるSiO2からなるシリコン酸化膜4が形成されている。このシリコン酸化膜4は、N+型ソース領域2cの上面上に延設されている。また、複数のトレンチ3の各々の内部には、シリコン酸化膜4を介して、ゲート電極5が形成されている。
【0039】
ここで、第1実施形態では、図1および図2に示すように、上記したゲート電極5は、トレンチ3内の底部側に配置されるポリシリコン層5a、このポリシリコン層5aの上面上に形成される低抵抗層5b、および、ポリシリコン層5aと低抵抗層5bとの間に介装されるバリアメタル層5cを含むように構成されている。また、ポリシリコン層5aは、その上面がP-型不純物領域2bの上方に位置するとともに、シリコン酸化膜4を介してP-型不純物領域2bと対向するようにトレンチ3内に埋め込まれている。なお、ポリシリコン層5aは、不純物の導入により導電化されている。
【0040】
また、第1実施形態では、低抵抗層5bは、上記ポリシリコン層5aよりも電気抵抗率(比抵抗)が小さい材料から構成されている。具体的には、低抵抗層5bは、たとえば、アルミニウム(Al)、銅(Cu)、タングステン(W)、チタン(Ti)、ニッケル(Ni)、モリブデン(Mo)、コバルト(Co)、銀(Ag)、白金(Pt)、鉛(Pb)、もしくはこれらの合金、または金属珪化物(シリサイド)から構成されている。また、バリアメタル層5cは、低抵抗層5bの金属原子がポリシリコン層5aに拡散するのを抑制可能な導電性材料から構成されている。具体的には、バリアメタル層5cは、たとえば、チタン(Ti)などの金属材料や、窒化チタン(TiN)、窒化タングステン(WNX)などの金属窒化物から構成されている。
【0041】
なお、上記したように、低抵抗層5bはバリアメタル層5cを介してポリシリコン層5a上に形成されているため、低抵抗層5bおよびバリアメタル層5cのいずれの部分も、シリコン酸化膜4を介してP-型不純物領域2bとは対向していない。すなわち、トレンチ3内において、P-型不純物領域2bには、ゲート電極5のうちポリシリコン層5aのみが対向配置されている。
【0042】
また、第1実施形態では、図2に示すように、低抵抗層5bの側面とシリコン酸化膜4との間に、約10nm〜約100nmの厚みtを有するSiN膜6が形成されている。このSiN膜6は、ポリシリコン層5aの上面上に、バリアメタル層5cを介して低抵抗層5bの側面を覆うように(低抵抗層5bの側面に対応するように)形成されている。また、SiN膜6は、ポリシリコン層5aの上面上に形成されているため、P-型不純物領域2bの上方に配置されることになる。すなわち、SiN膜6は、P-型不純物領域2bとは対向しないように形成されている。なお、SiN膜6は、本発明の「保護膜」の一例である。
【0043】
また、図1および図2に示すように、ゲート電極5の上面上、および、エピタキシャル層2の上面上には、SiO2からなる層間絶縁膜7が形成されている。この層間絶縁膜7の所定領域には、N+型ソース領域2cの一部およびP+型ベース領域2dを露出させるコンタクトホール7aが形成されている。
【0044】
また、エピタキシャル層2の上面上には、図1および図3に示すように、層間絶縁膜7を覆うとともに、コンタクトホール7aを埋めるように、Al、または、AlとSiとの合金からなるソース電極8が形成されている。このソース電極8は、N+型ソース領域2cおよびP+型ベース領域2dに対してオーミック接触されている一方、ゲート電極5とは、層間絶縁膜7によって電気的に絶縁されている。
【0045】
一方、N+型シリコン基板1の裏面上(エピタキシャル層2とは反対側の面上)には、Au、Ti、Ni、Agなどを含む多層構造体からなるドレイン電極9が形成されている。このドレイン電極9は、N+型シリコン基板1に対してオーミック接触している。また、図3に示すように、エピタキシャル層2の上面上の所定領域には、ゲート電極5と電気的に接続されたパッド電極10が形成されている。
【0046】
上記のように構成された第1実施形態によるMOSFETでは、ソース電極8とドレイン電極9との間に所定の電圧を印加するとともに、ゲート電極5を所定の電位にすることにより、P-型不純物領域2bにおいて、シリコン酸化膜4との界面近傍にチャネル(チャネル領域)11が形成される。これにより、形成されたチャネル11を介して、ソース電極8とドレイン電極9との間に電流を流すことが可能となる。なお、シリコン酸化膜4のうち、P-型不純物領域2bとゲート電極5(ポリシリコン層5a)とに挟まれた部分およびその近傍は、ゲート絶縁膜として機能する。
【0047】
第1実施形態では、上記のように、ゲート電極5をポリシリコン層5aと低抵抗層5bとを含むように構成し、そのポリシリコン層5aを、P-型不純物領域2bよりも上方に上面が位置するようにトレンチ3内に埋め込むとともに、シリコン酸化膜4を挟んでP-型不純物領域2b(チャネル11)と対向するように形成することによって、仕事関数差φを、ゲート電極がポリシリコン層のみで構成されている場合と同等とすることができる。このため、閾値電圧VTも、ゲート電極がポリシリコン層のみで構成されている場合と同等とすることができるので、駆動電圧の大幅な変化を抑制することができる。すなわち、上記のように構成することによって、第1実施形態によるMOSFETを、ゲート電極がポリシリコンから構成された従来の一般的なMOSFETと同等の駆動電圧で動作させることができる。
【0048】
また、第1実施形態では、ポリシリコン層5aよりも電気抵抗率が小さい低抵抗層5bをポリシリコン層5aの上面上に形成することによって、ゲート電極5全体での抵抗を低減することができる。そして、トレンチパターンの微細化に伴い、ゲート電極5において、エピタキシャル層2の厚み方向の長さが長く、かつ、X方向の幅が小さく形成されている場合でも、ゲート電極5は充分低い抵抗を有することができる。これにより、駆動電圧の大幅な変化を容易に抑制しながら、スイッチング動作の高速化を図ることができる。また、上記した第1実施形態によるMOSFETでは、スイッチングロスを低減することができるので、消費電力を低減することができる。このため、このMOSFETを、たとえば、DC−DCコンバータ回路や、スイッチング回路などに用いることによって、これらの回路の性能を向上させることができる。
【0049】
また、第1実施形態では、P-型不純物領域2b(チャネル11)の上方におけるシリコン酸化膜4と低抵抗層5bとの間に、バリアメタル層5cを介して低抵抗層5bの側面を覆うように(低抵抗層5bの側面に対応するように)SiN膜6を形成することによって、低抵抗層5bをポリシリコン層5aの上面上に形成したとしても、低抵抗層5bの金属原子がシリコン酸化膜4に拡散するのを抑制することができる。このため、低抵抗層5bの金属原子がシリコン酸化膜4に拡散することに起因して、シリコン酸化膜(ゲート絶縁膜)4の信頼性が低下するという不都合が生じるのを抑制することができる。
【0050】
また、第1実施形態では、SiN膜6を、P-型不純物領域2b(チャネル11)の上方におけるシリコン酸化膜4と低抵抗層5b(バリアメタル層5c)の側面との間に形成することによって、アスペクト比を小さくすることができるので、SiN膜6をトレンチ3内の全面に形成する場合と異なり、容易にトレンチ3内にSiN膜6を形成することができる。このため、トレンチパターンを微細化した場合でも、良好なSiN膜6を容易に形成することが可能となるので、トレンチパターンの微細化に容易に対応することができる。
【0051】
なお、上記した第1実施形態の構成では、P-型不純物領域2b(チャネル11)と対向する部分にはSiN膜6が形成されていないので、駆動電圧等の素子特性に対するSiN膜6の影響を抑制することができる。また、ポリシリコン層5aと低抵抗層5b(バリアメタル層5c)との間にもSiN膜6が形成されていないので、低抵抗層5bを、ポリシリコン層5aの上面上に、ポリシリコン層5aと電気的に接続された状態で形成することができる。
【0052】
また、第1実施形態では、ポリシリコン層5aと低抵抗層5bとの間にバリアメタル層5cを介装することによって、このバリアメタル層5cにより、低抵抗層5bを構成する金属原子がポリシリコン層5aに拡散するのを抑制することができる。これにより、金属原子がポリシリコン層5aに拡散することに起因して、閾値電圧VTが変化するという不都合が生じるのを抑制することができる。
【0053】
図4〜図16は、本発明の第1実施形態によるMOSFETの製造方法を説明するための断面図である。次に、図1および図3〜図16を参照して、本発明の第1実施形態によるMOSFETの製造方法について説明する。
【0054】
まず、図4に示すように、エピタキシャル成長法を用いて、N+型シリコン基板1の上面上に所定の厚みを有するN-型のエピタキシャル層2を形成する。次に、図5に示すように、エピタキシャル層2の表面から、P型への制御のための不純物を導入および拡散させることによって、N-型のエピタキシャル層2の上部をP-型不純物領域2bとする。続いて、所定の位置に開口を有するレジスト膜(図示せず)をマスクとしてP型およびN型への制御のための不純物を導入することにより、P-型不純物領域2bの上部にP+型ベース領域2dおよびN+型ソース領域2cをそれぞれ形成する。これにより、エピタキシャル層2に、N+型シリコン基板1側から、N-型不純物領域2a、P-型不純物領域2b、およびN+型ソース領域2cが形成されるとともに、N+型ソース領域2cを貫通してP-型不純物領域2bと接するP+型ベース領域2dが形成される。
【0055】
次に、図6に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、エピタキシャル層2に複数のトレンチ3を形成する。具体的には、エピタキシャル層2の上面上に、所定の位置に開口を有するレジスト膜(図示せず)を形成するとともに、そのレジスト膜をマスクとして、エピタキシャル層2の上面からエッチングすることにより、エピタキシャル層2に複数のトレンチ3を形成する。この際、複数のトレンチ3の各々は、X方向の幅が約0.3μm〜約0.5μmとなるように形成するとともに、所定方向(図3の矢印Y方向)に延びるように細長状(ストライプ状)に形成する。また、複数のトレンチ3の各々は、エピタキシャル層2の厚み方向にN+型ソース領域2cおよびP-型不純物領域2bを貫通してN-型不純物領域2aの途中の深さにまで達するように、約1μm〜約3μmの深さに形成する。
【0056】
その後、N+型シリコン基板1を熱酸化処理することにより、表面酸化物層を成長させる。これにより、図7に示すように、SiO2からなるシリコン酸化膜14が、エピタキシャル層2の表面およびトレンチ3の内表面(底面および側面)を覆うように形成される。
【0057】
続いて、図8に示すように、シリコン酸化膜14が形成されたエピタキシャル層2の上面全面に、ポリシリコン層15aを形成する。このポリシリコン層15aの形成は、たとえば、LPCVD(Low Pressure Chemical Vapor Deposition)法を用いて行うことができる。上記LPCVD法を用いることによって、トレンチ3のアスペクト比が大きい場合でも、トレンチ3の内部にポリシリコン層15aを良好(密に)に埋め込むことが可能となる。
【0058】
次に、図9に示すように、エッチバックにより、ポリシリコン層15aの所定領域を除去する。これにより、各々のトレンチ3内におけるポリシリコン層15a(5a)の上面(エッチバック面)が、エピタキシャル層2の上面よりも下方に形成され、トレンチ3内に、ゲート電極5を構成するポリシリコン層5aが形成される。この際、ポリシリコン層5aの上面(エッチバック面)がP-型不純物領域2bよりも上方に位置するようにエッチバック厚を制御する。なお、上記した工程により、ポリシリコン層5aは、シリコン酸化膜14を介してP-型不純物領域2bと対向するように形成される。
【0059】
次に、図10に示すように、シリコン酸化膜14およびポリシリコン層5aの露出表面を覆うように、約10nm〜約100nmの厚みを有するSiN膜16を全面に形成する。ここで、トレンチ3内の底部側には上記したポリシリコン層5aが埋め込まれているので、トレンチ3のアスペクト比(トレンチ3内の空所のアスペクト比)は小さくなっている。このため、SiN膜16の形成は、プラズマCVD法などを用いて良好に行うことができる。なお、トレンチ3のアスペクト比が大きい場合には、減圧CVD法などを用いる必要がある一方、減圧CVD法を実施するための減圧CVD装置はプラズマCVD法を実施するためのプラズマCVD装置に比べて高額であるため、減圧CVD法を用いてSiN膜16を形成した場合には、MOSFETの製造コストが上昇するという不都合が生じる。その一方、第1実施形態によるMOSFETでは、安価な装置(プラズマCVD装置)を用いてSiN膜16を形成することができるので、上記した不都合が生じるのを抑制することが可能となる。また、減圧CVD法では、800℃以上の高温処理が行われるのに対し、プラズマCVD法では、380℃〜400℃程度の比較的低温で処理が行われるため、拡散層(不純物領域)に与える影響を低減することができる。
【0060】
その後、図11に示すように、反応性イオンエッチング(RIE)法などを用いて、SiN膜16の所定領域を除去する。これにより、トレンチ3の内側面(ポリシリコン層5aが埋め込まれていない残りの部分の内側面)上に、シリコン酸化膜14を介してSiN膜6が形成された状態となる。続いて、図12に示すように、シリコン酸化膜14、SiN膜6、および、ポリシリコン層5aの露出表面を覆うように、バリアメタル層15cを形成する。このバリアメタル層15cは、トレンチ3内を完全に埋め込まない厚みに形成する。これにより、トレンチ3内の上部には、空所が確保される。この空所の深さは、たとえば、約0.5μmとされる。
【0061】
次に、バリアメタル層15cの上面上に、スパッタ法などを用いて、トレンチ3の空所を埋め込むように低抵抗層15bを形成する。そして、図13に示すように、エッチバックにより、低抵抗層15bおよびバリアメタル層15cの所定領域を除去する。これにより、トレンチ3外の低抵抗層15bおよびバリアメタル層15cが除去されて、トレンチ3の内部に、低抵抗層5bおよびバリアメタル層5cが形成される。また、トレンチ3内に形成されたポリシリコン層5a、バリアメタル層5cおよび低抵抗層5bによって、ゲート電極5が構成される。
【0062】
続いて、図14に示すように、N+型シリコン基板1のエピタキシャル層2が形成された側の面全面に、SiO2からなる層間絶縁膜17を形成する。次に、所定の開口パターンを有するレジスト膜(図示せず)を、層間絶縁膜17上に形成した後、このレジスト膜をマスクとして層間絶縁膜17およびシリコン酸化膜14をエッチングする。これにより、層間絶縁膜17およびシリコン酸化膜14を貫通するコンタクトホール7aが形成され、P+型ベース領域2dおよびその周辺のN+型ソース領域2cがコンタクトホール7a内に露出される。この状態が、図15に示されている。なお、層間絶縁膜17およびシリコン酸化膜14を貫通するコンタクトホール7aが形成されることによって、層間絶縁膜17は、層間絶縁膜7となり、シリコン酸化膜14は、シリコン酸化膜4となる。
【0063】
その後、図16に示すように、スパッタ法などを用いて、層間絶縁膜7を覆うとともに、コンタクトホール7aを埋めるように、Al、または、AlとSiとの合金からなるソース電極8を形成する。最後に、N+型シリコン基板1の裏面(エピタキシャル層2とは反対側の面)上に、Au、Ti、Ni、Agなどを含む多層構造体からなるドレイン電極9を形成する。このようにして、図1に示した本発明の第1実施形態によるMOSFETが製造される。
【0064】
(第2実施形態)
図17は、本発明の第2実施形態によるMOSFETの構造を示した断面図である。図18は、第2実施形態によるMOSFETの一部を拡大して示した断面図である。次に、図1、図2、図17および図18を参照して、本発明の第2実施形態によるMOSFETの構造について説明する。
【0065】
この第2実施形態によるMOSFETでは、上記第1実施形態と同様、ゲート電極25は、ポリシリコン層5a、低抵抗層25b、および、バリアメタル層25cを含んでいる。なお、低抵抗層25bおよびバリアメタル層25cは、上記第1実施形態における低抵抗層5b(図1および図2参照)およびバリアメタル層5c(図1および図2参照)と同様の材料から構成されている。低抵抗層25bおよびバリアメタル層25cは、上記第1実施形態に比べて、トレンチ3の深さ方向により薄く形成されている。すなわち、低抵抗層25bの上面およびバリアメタル層25cの端部は、エピタキシャル層2の上面よりも下方に位置している。そして、第2実施形態によるMOSFETでは、層間絶縁膜27がトレンチ3の内部に形成されている。より詳細には、層間絶縁膜27は、その上面がトレンチ3の内部に位置するように形成されている。また、第2実施形態では、上記第1実施形態と異なり、シリコン酸化膜24は、N+型ソース領域2cの上面上に延設されることなく、トレンチ3の内側面にのみ形成されている。なお、層間絶縁膜27は、本発明の「絶縁体層」の一例である。
【0066】
第2実施形態では、上記のように、層間絶縁膜27を、その上面がトレンチ3の内部に位置するように形成することによって、隣り合うトレンチ3間の間隔を小さくすることができる。このため、容易に、トレンチパターンの微細化に対応することができる。
【0067】
なお、第2実施形態のその他の構成および効果は、上記第1実施形態と同様である。
【0068】
図19〜図21は、本発明の第2実施形態によるMOSFETの製造方法を説明するための断面図である。続いて、図4〜図12、図14、図16、図17、および、図19〜図21を参照して、本発明の第2実施形態によるMOSFETの製造方法について説明する。
【0069】
まず、図4〜図12に示した第1実施形態と同様の方法を用いて、トレンチ3内にポリシリコン層5aを形成するとともに、SiN膜6、バリアメタル層15cおよび低抵抗層15bをそれぞれ形成する。
【0070】
次に、エッチバックにより、低抵抗層15bおよびバリアメタル層15cの所定領域を除去する。この際、低抵抗層15bおよびバリアメタル層15cの除去は、トレンチ3外の低抵抗層15bおよびバリアメタル層15cのみならず、トレンチ3の開口端近傍(浅所)の低抵抗層15bおよびバリアメタル層15cも除去する。これにより、図19に示すように、トレンチ3内に低抵抗層25bおよびバリアメタル層25cが形成されるとともに、トレンチ3内において、低抵抗層25bおよびバリアメタル層25cの上に浅い空所が形成される。
【0071】
そして、図14に示した第1実施形態と同様の方法を用いて、N+型シリコン基板1のエピタキシャル層2が形成された側の面全面に、SiO2からなる層間絶縁膜37を形成する。この状態が、図20に示されている。
【0072】
続いて、エッチバックにより、層間絶縁膜37およびシリコン酸化膜14の所定領域を除去する。この際、図21に示すように、エッチバック面がトレンチ3内に位置するようにエッチバック厚を制御する。すなわち、シリコン酸化膜14および層間絶縁膜37がトレンチ3の内部にのみ残るようにする。これにより、トレンチ3の空所部分に層間絶縁膜27が形成されるとともに、その層間絶縁膜27の上面(エッチバック面)がエピタキシャル層2の上面よりも下方に位置するように構成される。なお、エピタキシャル層2の上面上に形成されたシリコン酸化膜14が除去されることによって、トレンチ3の内側面にシリコン酸化膜24が形成される。
【0073】
その後、図16に示した第1実施形態と同様の方法を用いて、エピタキシャル層2の上面上に、Al、または、AlとSiとの合金からなるソース電極8を形成する。最後に、上記第1実施形態と同様の方法を用いて、N+型シリコン基板1の裏面(エピタキシャル層2とは反対側の面)上に、Au、Ti、Ni、Agなどを含む多層構造体からなるドレイン電極9を形成する。このようにして、図17に示した本発明の第2実施形態によるMOSFETが製造される。
【0074】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【0075】
たとえば、上記第1および第2実施形態では、半導体装置の一例であるMOSFETに本発明を適用した例を示したが、本発明はこれに限らず、MOSFET以外の半導体装置に本発明を適用してもよい。たとえば、IGBT(Insulated Gate Bipolar Transistor)に本発明を適用してもよい。
【0076】
また、上記第1および第2実施形態では、トレンチの形成前に、P-型不純物領域、N+型ソース領域、および、P+型ベース領域を形成した例を示したが、本発明はこれに限らず、トレンチの形成後に、P-型不純物領域、N+型ソース領域、および、P+型ベース領域を形成してもよい。
【0077】
また、上記第1および第2実施形態では、N型のシリコン基板(半導体層)を用いて半導体装置を構成した例を示したが、本発明はこれに限らず、P型のシリコン基板(半導体層)を用いて半導体装置を構成してもよい。すなわち、導電型を全て逆にした構成にしてもよい。
【0078】
また、上記第1および第2実施形態では、低抵抗層の構成原子がシリコン酸化膜(ゲート絶縁膜)に拡散するのを抑制するために、低抵抗層とシリコン酸化膜との間にSiN膜を形成した例を示したが、本発明はこれに限らず、低抵抗層の構成原子がシリコン酸化膜に拡散するのを抑制可能であれば、SiN以外の材料からなる保護膜を低抵抗層とシリコン酸化膜との間に形成してもよい。たとえば、保護膜としてのSiO2膜を低抵抗層とシリコン酸化膜との間に形成してもよい。
【0079】
また、上記第1および第2実施形態では、複数のトレンチを、平面的に見てストライプ状となるようにエピタキシャル層に形成した例を示したが、本発明はこれに限らず、ストライプ状以外の形状となるようにエピタキシャル層にトレンチを形成してもよい。たとえば、平面的に見て、クロス状になるようにエピタキシャル層にトレンチを形成してもよい。
【0080】
また、上記第2実施形態では、層間絶縁膜を、その上面がトレンチの内部に位置するように形成した例を示したが、本発明はこれに限らず、層間絶縁膜を、その上面がエピタキシャル層の上面と同一面となるようにトレンチ内に形成してもよい。
【図面の簡単な説明】
【0081】
【図1】本発明の第1実施形態によるMOSFETの構造を示した断面図である。
【図2】第1実施形態によるMOSFETの一部を拡大して示した断面図である。
【図3】第1実施形態によるMOSFETの全体斜視図である。
【図4】本発明の第1実施形態によるMOSFETの製造方法を説明するための断面図である。
【図5】本発明の第1実施形態によるMOSFETの製造方法を説明するための断面図である。
【図6】本発明の第1実施形態によるMOSFETの製造方法を説明するための断面図である。
【図7】本発明の第1実施形態によるMOSFETの製造方法を説明するための断面図である。
【図8】本発明の第1実施形態によるMOSFETの製造方法を説明するための断面図である。
【図9】本発明の第1実施形態によるMOSFETの製造方法を説明するための断面図である。
【図10】本発明の第1実施形態によるMOSFETの製造方法を説明するための断面図である。
【図11】本発明の第1実施形態によるMOSFETの製造方法を説明するための断面図である。
【図12】本発明の第1実施形態によるMOSFETの製造方法を説明するための断面図である。
【図13】本発明の第1実施形態によるMOSFETの製造方法を説明するための断面図である。
【図14】本発明の第1実施形態によるMOSFETの製造方法を説明するための断面図である。
【図15】本発明の第1実施形態によるMOSFETの製造方法を説明するための断面図である。
【図16】本発明の第1実施形態によるMOSFETの製造方法を説明するための断面図である。
【図17】本発明の第2実施形態によるMOSFETの構造を示した断面図である。
【図18】図18は、第2実施形態によるMOSFETの一部を拡大して示した断面図である。
【図19】本発明の第2実施形態によるMOSFETの製造方法を説明するための断面図である。
【図20】本発明の第2実施形態によるMOSFETの製造方法を説明するための断面図である。
【図21】本発明の第2実施形態によるMOSFETの製造方法を説明するための断面図である。
【図22】特許文献1に開示された従来のMOSFET(半導体装置)の構造を簡略化して示した断面図である。
【符号の説明】
【0082】
1 N+型シリコン基板
2 エピタキシャル層(半導体層)
2a N-型不純物領域
2b P-型不純物領域(一導電型の半導体領域)
2c N+型ソース領域
2d P+型ベース領域
3 トレンチ
4 シリコン酸化膜
5、25 ゲート電極
5a ポリシリコン層
5b、25b 低抵抗層
5c、25c バリアメタル層
6 SiN膜(保護膜)
7 層間絶縁膜
7a コンタクトホール
8 ソース電極
9 ドレイン電極
10 パッド電極
11 チャネル
27 層間絶縁膜(絶縁体層)
【技術分野】
【0001】
この発明は、半導体装置に関し、特に、トレンチ構造を有する半導体装置に関する。
【背景技術】
【0002】
従来、半導体層に形成されたトレンチにゲート電極が埋め込まれたトレンチゲート型(トレンチ構造)のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)が知られている。このようなトレンチゲート型のMOSFET(半導体装置)では、ゲート電極を構成する材料として、一般的に、不純物の導入により導電化されたポリシリコンが用いられている。
【0003】
また、近年、ゲート電極の抵抗を低減することにより、MOSFETのスイッチング動作を高速化することが試みられている。上記したポリシリコンからなるゲート電極を備えたMOSFETでは、ポリシリコンに導入する不純物量(ドーピング濃度)を増加することにより、ゲート電極の抵抗を低減することが可能である。しかしながら、ポリシリコンに対する不純物の固溶度には限界があるため、ゲート電極のさらなる低抵抗化のためには、ポリシリコンよりも比抵抗(電気抵抗率)の小さい金属材料からゲート電極を構成する必要があった。
【0004】
このため、従来、金属材料からなるゲート電極を備えたトレンチゲート型のMOSFETが知られている(たとえば、特許文献1参照)。上記特許文献1には、タングステンからなるゲート電極がトレンチ内部に形成されたMOSFET(半導体装置)が開示されている。
【0005】
図22は、上記特許文献1に開示された従来のMOSFET(半導体装置)の構造を簡略化して示した断面図である。図22を参照して、従来のMOSFET(半導体装置)では、N+型の半導体基板101の上面上に、エピタキシャル層(半導体層)102が形成されている。このエピタキシャル層102には、半導体基板101側から順に、N-型不純物領域(ドレイン領域)102a、P型不純物領域102bおよびN+型不純物領域(ソース領域)102cが形成されている。
【0006】
また、エピタキシャル層102には、N+型不純物領域(ソース領域)102cおよびP型不純物領域102bを貫通してN-型不純物領域(ドレイン領域)102aの途中の深さにまで達するトレンチ103が形成されている。このトレンチ103の底面および内側面には、SiO2からなるゲート絶縁膜104が形成されている。そして、トレンチ103内のゲート絶縁膜104上には、SiN膜105を介して、タングステンからなるゲート電極106が形成されている。上記SiN膜105は、ゲート絶縁膜104を介して、トレンチ103内の全面(トレンチ103の底面および内側面)に形成されている。また、エピタキシャル層102の上面上には、ゲート電極106の上面および側面を覆うUDO(UnDoped Oxid)膜107が形成されているとともに、このUDO膜107上にはソース電極108が形成されている。また、半導体基板101の裏面(下面)上には、ドレイン電極109が形成されている。なお、ソース電極108とN+型不純物領域(ソース領域)102cとは、図示しないコンタクト電極を介して電気的に接続されている。
【0007】
上記のように構成された従来のMOSFETでは、ソース電極108とドレイン電極109との間に所定の電圧を印加するとともに、ゲート電極106を所定の電位にすることにより、P型不純物領域102bとゲート絶縁膜104との界面近傍領域(P型不純物領域102bのトレンチ103側壁に沿った領域)にチャネル領域110が形成される。これにより、N+型不純物領域(ソース領域)102cとN-型不純物領域(ドレイン領域)102aとの間に電流が流れる。なお、ゲート電極106およびSiN膜105は、チャネル領域110と対向した状態となっている。
【0008】
また、上記した従来のMOSFETでは、SiN膜105を介してタングステンからなるゲート電極106が形成されているので、このSiN膜105により、ゲート絶縁膜104への金属原子(タングステン原子)の拡散が抑制される。
【0009】
【特許文献1】特開2001−284587号公報
【発明の開示】
【発明が解決しようとする課題】
【0010】
しかしながら、図22に示した従来のMOSFETでは、SiN膜105をトレンチ103内の全面に形成する必要があるため、SiN膜105の形成が困難であるという不都合がある。また、近年、トレンチパターンの微細化が進んでおり、深さが1μm〜3μm程度で、幅が0.3μm〜0.5μm程度のトレンチが形成されることがある。このようなアスペクト比の大きいトレンチを、上記した従来のMOSFETに形成した場合には、SiN膜105の形成が非常に困難となる。このため、トレンチ103内にSiN膜105で覆われていない部分が形成されるおそれがあり、この場合には、この部分を介して、ゲート電極106の金属原子がゲート絶縁膜104に拡散するという不都合が生じる。これにより、ゲート絶縁膜104の信頼性が低下するという問題点がある。
【0011】
また、アスペクト比の大きいトレンチ内にタングステン(金属材料:ゲート電極106)を良好に埋め込むのも困難である。したがって、図22に示した従来のMOSFETでは、トレンチパターンの微細化に対応するのが困難であるという問題点がある。
【0012】
さらに、図22に示した従来の構造では、ゲート電極106がタングステンから構成されているため、ゲート電極がポリシリコンから構成されている場合に比べて、MOSFETの駆動電圧が大幅に変化するという不都合がある。
【0013】
ここで、MOSFETの駆動電圧は、
閾値電圧VT=VFB+2ψB+(2εSqNA(2ψB))1/2/CO
=(φ−Qf/CO)+2ψB+(4εSqNAψB)1/2/CO
で決定される。なお、上記式中、VFBはフラットバンド電圧であり、ψBは半導体(P型不純物領域102b)内部の静電ポテンシャルであり、εSは半導体(P型不純物領域102b)の誘電率であり、qは素電荷量であり、NAはアクセプタ不純物濃度であり、COはゲート絶縁膜104の単位面積あたりの容量であり、φは仕事関数差(ゲート絶縁膜104を挟んで対向するゲート電極106の仕事関数と半導体(P型不純物領域102b)の仕事関数との差)であり、Qfはゲート絶縁膜104中の固定電荷である。
【0014】
ゲート電極106がタングステンから構成されている場合には、ゲート電極がポリシリコンから構成されている場合に比べて、仕事関数差φが大きく異なるため、上記の式より、図22に示した従来のMOSFETでは、ゲート電極がポリシリコンからなる一般的なMOSFETに比べて、閾値電圧VTが大幅に変化する。したがって、上記したように、駆動電圧が大幅に変化するという不都合が生じる。
【0015】
また、上記した従来の構造では、タングステンからなるゲート電極106が、ゲート絶縁膜104およびSiN膜105を介して、チャネル領域110と対向するように形成されているため、SiN膜105の厚みやゲート絶縁膜104とSiN膜105との誘電率の違いなどによって、駆動電圧等の素子特性が変化してしまうという不都合もある。
【0016】
このように、図22に示した従来のMOSFETでは、ゲート電極106の抵抗を低減することが可能であるものの、駆動電圧等の素子特性が大幅に変化するという不都合がある。そして、駆動電圧等の素子特性が変化しないようにしようとすると、MOSFETの大幅な設計変更を強いられる。すなわち、図22に示した従来のMOSFETでは、駆動電圧等の素子特性の変化を抑制しつつ、スイッチング動作の高速化を図ることが困難であるという問題点がある。
【0017】
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、ゲート絶縁膜の信頼性の低下を抑制することが可能であるとともに、トレンチパターンの微細化に対応することが可能な半導体装置を提供することである。
【0018】
この発明の他の目的は、駆動電圧等の素子特性の変化を容易に抑制することができ、かつ、スイッチング動作の高速化を図ることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【0019】
上記目的を達成するために、この発明の一の局面による半導体装置は、一導電型の半導体領域を含む半導体層と、半導体領域を貫通するように半導体層に形成され、開口端が半導体層の上面側に位置しているトレンチと、トレンチの側壁に沿うように半導体領域に形成されるチャネル領域と、トレンチの内面上にゲート絶縁膜を介して形成されるゲート電極とを備えている。そして、ゲート電極は、半導体領域よりも上方に上面が位置するようにトレンチ内に埋め込まれ、ゲート絶縁膜を挟んでチャネル領域と対向するポリシリコン層と、ポリシリコン層の上面上に形成され、ポリシリコン層よりも電気抵抗率が小さい低抵抗層とを含み、半導体領域の上方におけるゲート絶縁膜とゲート電極との間には、保護膜が形成されている。なお、本発明の半導体層は、半導体基板を含む。
【0020】
この一の局面による半導体装置では、上記のように、ゲート電極をポリシリコン層と低抵抗層とを含むように構成し、そのポリシリコン層を、半導体領域よりも上方に上面が位置するようにトレンチ内に埋め込むとともに、ゲート絶縁膜を挟んでチャネル領域と対向するように形成することによって、仕事関数差φを、ゲート電極がポリシリコン層のみで構成されている場合と同等とすることができる。このため、閾値電圧VTも、ゲート電極がポリシリコン層のみで構成されている場合と同等とすることができるので、駆動電圧の大幅な変化を抑制することができる。また、ポリシリコン層よりも電気抵抗率が小さい低抵抗層を、ポリシリコン層の上面上に形成することによって、ゲート電極全体での抵抗を低減することができるので、駆動電圧の大幅な変化を容易に抑制しながら、スイッチング動作の高速化を図ることができる。
【0021】
また、一の局面による半導体装置では、上記のように、半導体領域の上方におけるゲート絶縁膜とゲート電極との間に保護膜を形成することによって、低抵抗層をポリシリコン層の上面上に形成したとしても、この保護膜により、低抵抗層の構成原子がゲート絶縁膜に拡散するのを抑制することができるので、低抵抗層の構成原子がゲート絶縁膜に拡散することに起因して、ゲート絶縁膜の信頼性が低下するという不都合が生じるのを抑制することができる。また、保護膜を、半導体領域の上方におけるゲート絶縁膜とゲート電極との間に形成することによって、アスペクト比を小さくすることができるので、保護膜をトレンチ内の全面に形成する場合と異なり、容易にトレンチ内に保護膜を形成することができる。このため、トレンチパターンを微細化した場合でも、良好な保護膜を形成することが可能となるので、トレンチパターンの微細化に対応することができる。
【0022】
なお、上記した構成では、チャネル領域と対向する部分には保護膜が形成されていないので、駆動電圧等の素子特性に対する保護膜の影響を抑制することができる。また、ポリシリコン層と低抵抗層との間にも保護膜が形成されていないので、低抵抗層を、ポリシリコン層の上面上に、ポリシリコン層と電気的に接続された状態で形成することができる。
【0023】
上記一の局面による半導体装置において、好ましくは、保護膜は、低抵抗層の側面を覆うように形成されている。このように構成すれば、低抵抗層の構成原子がゲート絶縁膜に拡散するのを効果的に抑制することができるので、ゲート絶縁膜の信頼性の低下を効果的に抑制することができる。
【0024】
上記一の局面による半導体装置において、好ましくは、保護膜は、SiN膜から構成されている。このように構成すれば、容易に、低抵抗層の構成原子がゲート絶縁膜に拡散するのを抑制することができるので、容易に、ゲート絶縁膜の信頼性の低下を抑制することができる。
【0025】
上記一の局面による半導体装置において、好ましくは、低抵抗層は、金属層から構成されている。このように構成すれば、容易に、ゲート電極の抵抗を低減することができるので、容易に、スイッチング動作の高速化を図ることができる。
【0026】
この場合において、好ましくは、低抵抗層は、Al、Cu、W、Ti、Mo、Co、Ag、Pt、および、Pbの群から選択される少なくとも1つの元素を含む。このように構成すれば、より容易に、ゲート電極の抵抗を低減することができるので、より容易に、スイッチング動作の高速化を図ることができる。
【0027】
上記金属層からなる低抵抗層を備えた構成において、低抵抗層は、金属珪化物を含んでいてもよい。
【0028】
上記金属層からなる低抵抗層を備えた構成において、好ましくは、ポリシリコン層と低抵抗層との間に介装され、低抵抗層の金属原子がポリシリコン層に拡散するのを抑制するバリアメタル層をさらに備える。このように構成すれば、バリアメタル層により、低抵抗層を構成する金属原子がポリシリコン層に拡散するのを抑制することができるので、金属原子がポリシリコン層に拡散することに起因して、閾値電圧が変化するという不都合が生じるのを抑制することができる。
【0029】
なお、上記バリアメタル層は、たとえば、窒化チタン(TiN)や窒化タングステン(WNX)などの金属窒化物から構成することができる。また、バリアメタル層は、チタン(Ti)などの金属材料から構成することもできる。
【0030】
上記一の局面による半導体装置において、好ましくは、低抵抗層の上面上に形成される絶縁体層をさらに備え、絶縁体層は、上面がトレンチの内部に位置するように構成されている。このように構成すれば、隣り合うトレンチ間の間隔を小さくすることができるので、容易に、トレンチパターンの微細化に対応することができる。
【発明の効果】
【0031】
以上のように、本発明によれば、ゲート絶縁膜の信頼性の低下を抑制することが可能であるとともに、トレンチパターンの微細化に対応することが可能な半導体装置を容易に得ることができる。
【0032】
また、本発明によれば、駆動電圧等の素子特性の変化を容易に抑制することができ、かつ、スイッチング動作の高速化を図ることが可能な半導体装置を容易に得ることができる。
【発明を実施するための最良の形態】
【0033】
以下、本発明を具体化した実施形態を、図面を参照して詳細に説明する。なお、以下の実施形態では、半導体装置の一例であるMOSFET(電界効果型トランジスタ)に本発明を適用した例について説明する。
【0034】
(第1実施形態)
図1は、本発明の第1実施形態によるMOSFETの構造を示した断面図である。図2は、第1実施形態によるMOSFETの一部を拡大して示した断面図である。図3は、第1実施形態によるMOSFETの全体斜視図である。まず、図1〜図3を参照して、本発明の第1実施形態によるMOSFETの構造について説明する。
【0035】
第1実施形態によるMOSFETでは、図1に示すように、N+型シリコン基板1の上面上に、所定の厚みを有するシリコンからなるエピタキシャル層2が形成されている。このエピタキシャル層2には、N+型シリコン基板1側から、N-型不純物領域2a、P-型不純物領域2b、および、N+型ソース領域2cが順次形成されている。そして、N+型ソース領域2cおよびP-型不純物領域2bを貫通するように、複数のトレンチ3がエピタキシャル層2に形成されている。このトレンチ3は、エピタキシャル層2の所定領域がその上面(主表面)側からエッチングされることによって形成されている。すなわち、複数のトレンチ3の各々の開口端は、エピタキシャル層2の上面側に位置している。また、複数のトレンチ3は、その各々がエピタキシャル層2の上面に対して並行な所定方法(図3の矢印Y方向)に沿って延びるように細長状(ストライプ状)に形成されている。なお、エピタキシャル層2は、本発明の「半導体層」の一例であり、P-型不純物領域2bは、本発明の「一導電型の半導体領域」の一例である。
【0036】
また、複数のトレンチ3は、エピタキシャル層2の上面に対して並行で、かつ、トレンチ3が延びる方向(図3の矢印Y方向)と直交する方向(矢印X方向)に所定の間隔を隔てて配列されている。さらに、複数のトレンチ3の各々の溝深さは、エピタキシャル層2の厚みよりも小さくなるように設定されている。具体的には、複数のトレンチ3の各々の溝深さは、約1μm〜約3μmに設定されている。また、複数のトレンチ3の各々のX方向の幅は、約0.3μm〜約0.5μmに設定されている。
【0037】
また、上記したN+型ソース領域2cは、複数のトレンチ3の各々がN+型ソース領域2cを貫通するように形成されることによって、複数のトレンチ3の各々の縁部に形成されている。そして、互いに隣り合う2つのトレンチ3の縁部に形成されたN+型ソース領域2cの間には、N+型ソース領域2cを貫通してP-型不純物領域2bと接するP+型ベース領域2dが形成されている。
【0038】
また、複数のトレンチ3の各々の内面には、エピタキシャル層2を構成するシリコンを熱酸化処理することによって得られるSiO2からなるシリコン酸化膜4が形成されている。このシリコン酸化膜4は、N+型ソース領域2cの上面上に延設されている。また、複数のトレンチ3の各々の内部には、シリコン酸化膜4を介して、ゲート電極5が形成されている。
【0039】
ここで、第1実施形態では、図1および図2に示すように、上記したゲート電極5は、トレンチ3内の底部側に配置されるポリシリコン層5a、このポリシリコン層5aの上面上に形成される低抵抗層5b、および、ポリシリコン層5aと低抵抗層5bとの間に介装されるバリアメタル層5cを含むように構成されている。また、ポリシリコン層5aは、その上面がP-型不純物領域2bの上方に位置するとともに、シリコン酸化膜4を介してP-型不純物領域2bと対向するようにトレンチ3内に埋め込まれている。なお、ポリシリコン層5aは、不純物の導入により導電化されている。
【0040】
また、第1実施形態では、低抵抗層5bは、上記ポリシリコン層5aよりも電気抵抗率(比抵抗)が小さい材料から構成されている。具体的には、低抵抗層5bは、たとえば、アルミニウム(Al)、銅(Cu)、タングステン(W)、チタン(Ti)、ニッケル(Ni)、モリブデン(Mo)、コバルト(Co)、銀(Ag)、白金(Pt)、鉛(Pb)、もしくはこれらの合金、または金属珪化物(シリサイド)から構成されている。また、バリアメタル層5cは、低抵抗層5bの金属原子がポリシリコン層5aに拡散するのを抑制可能な導電性材料から構成されている。具体的には、バリアメタル層5cは、たとえば、チタン(Ti)などの金属材料や、窒化チタン(TiN)、窒化タングステン(WNX)などの金属窒化物から構成されている。
【0041】
なお、上記したように、低抵抗層5bはバリアメタル層5cを介してポリシリコン層5a上に形成されているため、低抵抗層5bおよびバリアメタル層5cのいずれの部分も、シリコン酸化膜4を介してP-型不純物領域2bとは対向していない。すなわち、トレンチ3内において、P-型不純物領域2bには、ゲート電極5のうちポリシリコン層5aのみが対向配置されている。
【0042】
また、第1実施形態では、図2に示すように、低抵抗層5bの側面とシリコン酸化膜4との間に、約10nm〜約100nmの厚みtを有するSiN膜6が形成されている。このSiN膜6は、ポリシリコン層5aの上面上に、バリアメタル層5cを介して低抵抗層5bの側面を覆うように(低抵抗層5bの側面に対応するように)形成されている。また、SiN膜6は、ポリシリコン層5aの上面上に形成されているため、P-型不純物領域2bの上方に配置されることになる。すなわち、SiN膜6は、P-型不純物領域2bとは対向しないように形成されている。なお、SiN膜6は、本発明の「保護膜」の一例である。
【0043】
また、図1および図2に示すように、ゲート電極5の上面上、および、エピタキシャル層2の上面上には、SiO2からなる層間絶縁膜7が形成されている。この層間絶縁膜7の所定領域には、N+型ソース領域2cの一部およびP+型ベース領域2dを露出させるコンタクトホール7aが形成されている。
【0044】
また、エピタキシャル層2の上面上には、図1および図3に示すように、層間絶縁膜7を覆うとともに、コンタクトホール7aを埋めるように、Al、または、AlとSiとの合金からなるソース電極8が形成されている。このソース電極8は、N+型ソース領域2cおよびP+型ベース領域2dに対してオーミック接触されている一方、ゲート電極5とは、層間絶縁膜7によって電気的に絶縁されている。
【0045】
一方、N+型シリコン基板1の裏面上(エピタキシャル層2とは反対側の面上)には、Au、Ti、Ni、Agなどを含む多層構造体からなるドレイン電極9が形成されている。このドレイン電極9は、N+型シリコン基板1に対してオーミック接触している。また、図3に示すように、エピタキシャル層2の上面上の所定領域には、ゲート電極5と電気的に接続されたパッド電極10が形成されている。
【0046】
上記のように構成された第1実施形態によるMOSFETでは、ソース電極8とドレイン電極9との間に所定の電圧を印加するとともに、ゲート電極5を所定の電位にすることにより、P-型不純物領域2bにおいて、シリコン酸化膜4との界面近傍にチャネル(チャネル領域)11が形成される。これにより、形成されたチャネル11を介して、ソース電極8とドレイン電極9との間に電流を流すことが可能となる。なお、シリコン酸化膜4のうち、P-型不純物領域2bとゲート電極5(ポリシリコン層5a)とに挟まれた部分およびその近傍は、ゲート絶縁膜として機能する。
【0047】
第1実施形態では、上記のように、ゲート電極5をポリシリコン層5aと低抵抗層5bとを含むように構成し、そのポリシリコン層5aを、P-型不純物領域2bよりも上方に上面が位置するようにトレンチ3内に埋め込むとともに、シリコン酸化膜4を挟んでP-型不純物領域2b(チャネル11)と対向するように形成することによって、仕事関数差φを、ゲート電極がポリシリコン層のみで構成されている場合と同等とすることができる。このため、閾値電圧VTも、ゲート電極がポリシリコン層のみで構成されている場合と同等とすることができるので、駆動電圧の大幅な変化を抑制することができる。すなわち、上記のように構成することによって、第1実施形態によるMOSFETを、ゲート電極がポリシリコンから構成された従来の一般的なMOSFETと同等の駆動電圧で動作させることができる。
【0048】
また、第1実施形態では、ポリシリコン層5aよりも電気抵抗率が小さい低抵抗層5bをポリシリコン層5aの上面上に形成することによって、ゲート電極5全体での抵抗を低減することができる。そして、トレンチパターンの微細化に伴い、ゲート電極5において、エピタキシャル層2の厚み方向の長さが長く、かつ、X方向の幅が小さく形成されている場合でも、ゲート電極5は充分低い抵抗を有することができる。これにより、駆動電圧の大幅な変化を容易に抑制しながら、スイッチング動作の高速化を図ることができる。また、上記した第1実施形態によるMOSFETでは、スイッチングロスを低減することができるので、消費電力を低減することができる。このため、このMOSFETを、たとえば、DC−DCコンバータ回路や、スイッチング回路などに用いることによって、これらの回路の性能を向上させることができる。
【0049】
また、第1実施形態では、P-型不純物領域2b(チャネル11)の上方におけるシリコン酸化膜4と低抵抗層5bとの間に、バリアメタル層5cを介して低抵抗層5bの側面を覆うように(低抵抗層5bの側面に対応するように)SiN膜6を形成することによって、低抵抗層5bをポリシリコン層5aの上面上に形成したとしても、低抵抗層5bの金属原子がシリコン酸化膜4に拡散するのを抑制することができる。このため、低抵抗層5bの金属原子がシリコン酸化膜4に拡散することに起因して、シリコン酸化膜(ゲート絶縁膜)4の信頼性が低下するという不都合が生じるのを抑制することができる。
【0050】
また、第1実施形態では、SiN膜6を、P-型不純物領域2b(チャネル11)の上方におけるシリコン酸化膜4と低抵抗層5b(バリアメタル層5c)の側面との間に形成することによって、アスペクト比を小さくすることができるので、SiN膜6をトレンチ3内の全面に形成する場合と異なり、容易にトレンチ3内にSiN膜6を形成することができる。このため、トレンチパターンを微細化した場合でも、良好なSiN膜6を容易に形成することが可能となるので、トレンチパターンの微細化に容易に対応することができる。
【0051】
なお、上記した第1実施形態の構成では、P-型不純物領域2b(チャネル11)と対向する部分にはSiN膜6が形成されていないので、駆動電圧等の素子特性に対するSiN膜6の影響を抑制することができる。また、ポリシリコン層5aと低抵抗層5b(バリアメタル層5c)との間にもSiN膜6が形成されていないので、低抵抗層5bを、ポリシリコン層5aの上面上に、ポリシリコン層5aと電気的に接続された状態で形成することができる。
【0052】
また、第1実施形態では、ポリシリコン層5aと低抵抗層5bとの間にバリアメタル層5cを介装することによって、このバリアメタル層5cにより、低抵抗層5bを構成する金属原子がポリシリコン層5aに拡散するのを抑制することができる。これにより、金属原子がポリシリコン層5aに拡散することに起因して、閾値電圧VTが変化するという不都合が生じるのを抑制することができる。
【0053】
図4〜図16は、本発明の第1実施形態によるMOSFETの製造方法を説明するための断面図である。次に、図1および図3〜図16を参照して、本発明の第1実施形態によるMOSFETの製造方法について説明する。
【0054】
まず、図4に示すように、エピタキシャル成長法を用いて、N+型シリコン基板1の上面上に所定の厚みを有するN-型のエピタキシャル層2を形成する。次に、図5に示すように、エピタキシャル層2の表面から、P型への制御のための不純物を導入および拡散させることによって、N-型のエピタキシャル層2の上部をP-型不純物領域2bとする。続いて、所定の位置に開口を有するレジスト膜(図示せず)をマスクとしてP型およびN型への制御のための不純物を導入することにより、P-型不純物領域2bの上部にP+型ベース領域2dおよびN+型ソース領域2cをそれぞれ形成する。これにより、エピタキシャル層2に、N+型シリコン基板1側から、N-型不純物領域2a、P-型不純物領域2b、およびN+型ソース領域2cが形成されるとともに、N+型ソース領域2cを貫通してP-型不純物領域2bと接するP+型ベース領域2dが形成される。
【0055】
次に、図6に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、エピタキシャル層2に複数のトレンチ3を形成する。具体的には、エピタキシャル層2の上面上に、所定の位置に開口を有するレジスト膜(図示せず)を形成するとともに、そのレジスト膜をマスクとして、エピタキシャル層2の上面からエッチングすることにより、エピタキシャル層2に複数のトレンチ3を形成する。この際、複数のトレンチ3の各々は、X方向の幅が約0.3μm〜約0.5μmとなるように形成するとともに、所定方向(図3の矢印Y方向)に延びるように細長状(ストライプ状)に形成する。また、複数のトレンチ3の各々は、エピタキシャル層2の厚み方向にN+型ソース領域2cおよびP-型不純物領域2bを貫通してN-型不純物領域2aの途中の深さにまで達するように、約1μm〜約3μmの深さに形成する。
【0056】
その後、N+型シリコン基板1を熱酸化処理することにより、表面酸化物層を成長させる。これにより、図7に示すように、SiO2からなるシリコン酸化膜14が、エピタキシャル層2の表面およびトレンチ3の内表面(底面および側面)を覆うように形成される。
【0057】
続いて、図8に示すように、シリコン酸化膜14が形成されたエピタキシャル層2の上面全面に、ポリシリコン層15aを形成する。このポリシリコン層15aの形成は、たとえば、LPCVD(Low Pressure Chemical Vapor Deposition)法を用いて行うことができる。上記LPCVD法を用いることによって、トレンチ3のアスペクト比が大きい場合でも、トレンチ3の内部にポリシリコン層15aを良好(密に)に埋め込むことが可能となる。
【0058】
次に、図9に示すように、エッチバックにより、ポリシリコン層15aの所定領域を除去する。これにより、各々のトレンチ3内におけるポリシリコン層15a(5a)の上面(エッチバック面)が、エピタキシャル層2の上面よりも下方に形成され、トレンチ3内に、ゲート電極5を構成するポリシリコン層5aが形成される。この際、ポリシリコン層5aの上面(エッチバック面)がP-型不純物領域2bよりも上方に位置するようにエッチバック厚を制御する。なお、上記した工程により、ポリシリコン層5aは、シリコン酸化膜14を介してP-型不純物領域2bと対向するように形成される。
【0059】
次に、図10に示すように、シリコン酸化膜14およびポリシリコン層5aの露出表面を覆うように、約10nm〜約100nmの厚みを有するSiN膜16を全面に形成する。ここで、トレンチ3内の底部側には上記したポリシリコン層5aが埋め込まれているので、トレンチ3のアスペクト比(トレンチ3内の空所のアスペクト比)は小さくなっている。このため、SiN膜16の形成は、プラズマCVD法などを用いて良好に行うことができる。なお、トレンチ3のアスペクト比が大きい場合には、減圧CVD法などを用いる必要がある一方、減圧CVD法を実施するための減圧CVD装置はプラズマCVD法を実施するためのプラズマCVD装置に比べて高額であるため、減圧CVD法を用いてSiN膜16を形成した場合には、MOSFETの製造コストが上昇するという不都合が生じる。その一方、第1実施形態によるMOSFETでは、安価な装置(プラズマCVD装置)を用いてSiN膜16を形成することができるので、上記した不都合が生じるのを抑制することが可能となる。また、減圧CVD法では、800℃以上の高温処理が行われるのに対し、プラズマCVD法では、380℃〜400℃程度の比較的低温で処理が行われるため、拡散層(不純物領域)に与える影響を低減することができる。
【0060】
その後、図11に示すように、反応性イオンエッチング(RIE)法などを用いて、SiN膜16の所定領域を除去する。これにより、トレンチ3の内側面(ポリシリコン層5aが埋め込まれていない残りの部分の内側面)上に、シリコン酸化膜14を介してSiN膜6が形成された状態となる。続いて、図12に示すように、シリコン酸化膜14、SiN膜6、および、ポリシリコン層5aの露出表面を覆うように、バリアメタル層15cを形成する。このバリアメタル層15cは、トレンチ3内を完全に埋め込まない厚みに形成する。これにより、トレンチ3内の上部には、空所が確保される。この空所の深さは、たとえば、約0.5μmとされる。
【0061】
次に、バリアメタル層15cの上面上に、スパッタ法などを用いて、トレンチ3の空所を埋め込むように低抵抗層15bを形成する。そして、図13に示すように、エッチバックにより、低抵抗層15bおよびバリアメタル層15cの所定領域を除去する。これにより、トレンチ3外の低抵抗層15bおよびバリアメタル層15cが除去されて、トレンチ3の内部に、低抵抗層5bおよびバリアメタル層5cが形成される。また、トレンチ3内に形成されたポリシリコン層5a、バリアメタル層5cおよび低抵抗層5bによって、ゲート電極5が構成される。
【0062】
続いて、図14に示すように、N+型シリコン基板1のエピタキシャル層2が形成された側の面全面に、SiO2からなる層間絶縁膜17を形成する。次に、所定の開口パターンを有するレジスト膜(図示せず)を、層間絶縁膜17上に形成した後、このレジスト膜をマスクとして層間絶縁膜17およびシリコン酸化膜14をエッチングする。これにより、層間絶縁膜17およびシリコン酸化膜14を貫通するコンタクトホール7aが形成され、P+型ベース領域2dおよびその周辺のN+型ソース領域2cがコンタクトホール7a内に露出される。この状態が、図15に示されている。なお、層間絶縁膜17およびシリコン酸化膜14を貫通するコンタクトホール7aが形成されることによって、層間絶縁膜17は、層間絶縁膜7となり、シリコン酸化膜14は、シリコン酸化膜4となる。
【0063】
その後、図16に示すように、スパッタ法などを用いて、層間絶縁膜7を覆うとともに、コンタクトホール7aを埋めるように、Al、または、AlとSiとの合金からなるソース電極8を形成する。最後に、N+型シリコン基板1の裏面(エピタキシャル層2とは反対側の面)上に、Au、Ti、Ni、Agなどを含む多層構造体からなるドレイン電極9を形成する。このようにして、図1に示した本発明の第1実施形態によるMOSFETが製造される。
【0064】
(第2実施形態)
図17は、本発明の第2実施形態によるMOSFETの構造を示した断面図である。図18は、第2実施形態によるMOSFETの一部を拡大して示した断面図である。次に、図1、図2、図17および図18を参照して、本発明の第2実施形態によるMOSFETの構造について説明する。
【0065】
この第2実施形態によるMOSFETでは、上記第1実施形態と同様、ゲート電極25は、ポリシリコン層5a、低抵抗層25b、および、バリアメタル層25cを含んでいる。なお、低抵抗層25bおよびバリアメタル層25cは、上記第1実施形態における低抵抗層5b(図1および図2参照)およびバリアメタル層5c(図1および図2参照)と同様の材料から構成されている。低抵抗層25bおよびバリアメタル層25cは、上記第1実施形態に比べて、トレンチ3の深さ方向により薄く形成されている。すなわち、低抵抗層25bの上面およびバリアメタル層25cの端部は、エピタキシャル層2の上面よりも下方に位置している。そして、第2実施形態によるMOSFETでは、層間絶縁膜27がトレンチ3の内部に形成されている。より詳細には、層間絶縁膜27は、その上面がトレンチ3の内部に位置するように形成されている。また、第2実施形態では、上記第1実施形態と異なり、シリコン酸化膜24は、N+型ソース領域2cの上面上に延設されることなく、トレンチ3の内側面にのみ形成されている。なお、層間絶縁膜27は、本発明の「絶縁体層」の一例である。
【0066】
第2実施形態では、上記のように、層間絶縁膜27を、その上面がトレンチ3の内部に位置するように形成することによって、隣り合うトレンチ3間の間隔を小さくすることができる。このため、容易に、トレンチパターンの微細化に対応することができる。
【0067】
なお、第2実施形態のその他の構成および効果は、上記第1実施形態と同様である。
【0068】
図19〜図21は、本発明の第2実施形態によるMOSFETの製造方法を説明するための断面図である。続いて、図4〜図12、図14、図16、図17、および、図19〜図21を参照して、本発明の第2実施形態によるMOSFETの製造方法について説明する。
【0069】
まず、図4〜図12に示した第1実施形態と同様の方法を用いて、トレンチ3内にポリシリコン層5aを形成するとともに、SiN膜6、バリアメタル層15cおよび低抵抗層15bをそれぞれ形成する。
【0070】
次に、エッチバックにより、低抵抗層15bおよびバリアメタル層15cの所定領域を除去する。この際、低抵抗層15bおよびバリアメタル層15cの除去は、トレンチ3外の低抵抗層15bおよびバリアメタル層15cのみならず、トレンチ3の開口端近傍(浅所)の低抵抗層15bおよびバリアメタル層15cも除去する。これにより、図19に示すように、トレンチ3内に低抵抗層25bおよびバリアメタル層25cが形成されるとともに、トレンチ3内において、低抵抗層25bおよびバリアメタル層25cの上に浅い空所が形成される。
【0071】
そして、図14に示した第1実施形態と同様の方法を用いて、N+型シリコン基板1のエピタキシャル層2が形成された側の面全面に、SiO2からなる層間絶縁膜37を形成する。この状態が、図20に示されている。
【0072】
続いて、エッチバックにより、層間絶縁膜37およびシリコン酸化膜14の所定領域を除去する。この際、図21に示すように、エッチバック面がトレンチ3内に位置するようにエッチバック厚を制御する。すなわち、シリコン酸化膜14および層間絶縁膜37がトレンチ3の内部にのみ残るようにする。これにより、トレンチ3の空所部分に層間絶縁膜27が形成されるとともに、その層間絶縁膜27の上面(エッチバック面)がエピタキシャル層2の上面よりも下方に位置するように構成される。なお、エピタキシャル層2の上面上に形成されたシリコン酸化膜14が除去されることによって、トレンチ3の内側面にシリコン酸化膜24が形成される。
【0073】
その後、図16に示した第1実施形態と同様の方法を用いて、エピタキシャル層2の上面上に、Al、または、AlとSiとの合金からなるソース電極8を形成する。最後に、上記第1実施形態と同様の方法を用いて、N+型シリコン基板1の裏面(エピタキシャル層2とは反対側の面)上に、Au、Ti、Ni、Agなどを含む多層構造体からなるドレイン電極9を形成する。このようにして、図17に示した本発明の第2実施形態によるMOSFETが製造される。
【0074】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【0075】
たとえば、上記第1および第2実施形態では、半導体装置の一例であるMOSFETに本発明を適用した例を示したが、本発明はこれに限らず、MOSFET以外の半導体装置に本発明を適用してもよい。たとえば、IGBT(Insulated Gate Bipolar Transistor)に本発明を適用してもよい。
【0076】
また、上記第1および第2実施形態では、トレンチの形成前に、P-型不純物領域、N+型ソース領域、および、P+型ベース領域を形成した例を示したが、本発明はこれに限らず、トレンチの形成後に、P-型不純物領域、N+型ソース領域、および、P+型ベース領域を形成してもよい。
【0077】
また、上記第1および第2実施形態では、N型のシリコン基板(半導体層)を用いて半導体装置を構成した例を示したが、本発明はこれに限らず、P型のシリコン基板(半導体層)を用いて半導体装置を構成してもよい。すなわち、導電型を全て逆にした構成にしてもよい。
【0078】
また、上記第1および第2実施形態では、低抵抗層の構成原子がシリコン酸化膜(ゲート絶縁膜)に拡散するのを抑制するために、低抵抗層とシリコン酸化膜との間にSiN膜を形成した例を示したが、本発明はこれに限らず、低抵抗層の構成原子がシリコン酸化膜に拡散するのを抑制可能であれば、SiN以外の材料からなる保護膜を低抵抗層とシリコン酸化膜との間に形成してもよい。たとえば、保護膜としてのSiO2膜を低抵抗層とシリコン酸化膜との間に形成してもよい。
【0079】
また、上記第1および第2実施形態では、複数のトレンチを、平面的に見てストライプ状となるようにエピタキシャル層に形成した例を示したが、本発明はこれに限らず、ストライプ状以外の形状となるようにエピタキシャル層にトレンチを形成してもよい。たとえば、平面的に見て、クロス状になるようにエピタキシャル層にトレンチを形成してもよい。
【0080】
また、上記第2実施形態では、層間絶縁膜を、その上面がトレンチの内部に位置するように形成した例を示したが、本発明はこれに限らず、層間絶縁膜を、その上面がエピタキシャル層の上面と同一面となるようにトレンチ内に形成してもよい。
【図面の簡単な説明】
【0081】
【図1】本発明の第1実施形態によるMOSFETの構造を示した断面図である。
【図2】第1実施形態によるMOSFETの一部を拡大して示した断面図である。
【図3】第1実施形態によるMOSFETの全体斜視図である。
【図4】本発明の第1実施形態によるMOSFETの製造方法を説明するための断面図である。
【図5】本発明の第1実施形態によるMOSFETの製造方法を説明するための断面図である。
【図6】本発明の第1実施形態によるMOSFETの製造方法を説明するための断面図である。
【図7】本発明の第1実施形態によるMOSFETの製造方法を説明するための断面図である。
【図8】本発明の第1実施形態によるMOSFETの製造方法を説明するための断面図である。
【図9】本発明の第1実施形態によるMOSFETの製造方法を説明するための断面図である。
【図10】本発明の第1実施形態によるMOSFETの製造方法を説明するための断面図である。
【図11】本発明の第1実施形態によるMOSFETの製造方法を説明するための断面図である。
【図12】本発明の第1実施形態によるMOSFETの製造方法を説明するための断面図である。
【図13】本発明の第1実施形態によるMOSFETの製造方法を説明するための断面図である。
【図14】本発明の第1実施形態によるMOSFETの製造方法を説明するための断面図である。
【図15】本発明の第1実施形態によるMOSFETの製造方法を説明するための断面図である。
【図16】本発明の第1実施形態によるMOSFETの製造方法を説明するための断面図である。
【図17】本発明の第2実施形態によるMOSFETの構造を示した断面図である。
【図18】図18は、第2実施形態によるMOSFETの一部を拡大して示した断面図である。
【図19】本発明の第2実施形態によるMOSFETの製造方法を説明するための断面図である。
【図20】本発明の第2実施形態によるMOSFETの製造方法を説明するための断面図である。
【図21】本発明の第2実施形態によるMOSFETの製造方法を説明するための断面図である。
【図22】特許文献1に開示された従来のMOSFET(半導体装置)の構造を簡略化して示した断面図である。
【符号の説明】
【0082】
1 N+型シリコン基板
2 エピタキシャル層(半導体層)
2a N-型不純物領域
2b P-型不純物領域(一導電型の半導体領域)
2c N+型ソース領域
2d P+型ベース領域
3 トレンチ
4 シリコン酸化膜
5、25 ゲート電極
5a ポリシリコン層
5b、25b 低抵抗層
5c、25c バリアメタル層
6 SiN膜(保護膜)
7 層間絶縁膜
7a コンタクトホール
8 ソース電極
9 ドレイン電極
10 パッド電極
11 チャネル
27 層間絶縁膜(絶縁体層)
【特許請求の範囲】
【請求項1】
一導電型の半導体領域を含む半導体層と、
前記半導体領域を貫通するように前記半導体層に形成され、開口端が前記半導体層の上面側に位置しているトレンチと、
前記トレンチの側壁に沿うように前記半導体領域に形成されるチャネル領域と、
前記トレンチの内面上にゲート絶縁膜を介して形成されるゲート電極とを備え、
前記ゲート電極は、前記半導体領域よりも上方に上面が位置するように前記トレンチ内に埋め込まれ、前記ゲート絶縁膜を挟んで前記チャネル領域と対向するポリシリコン層と、前記ポリシリコン層の上面上に形成され、前記ポリシリコン層よりも電気抵抗率が小さい低抵抗層とを含み、
前記半導体領域の上方における前記ゲート絶縁膜と前記ゲート電極との間には、保護膜が形成されていることを特徴とする、半導体装置。
【請求項2】
前記保護膜は、前記低抵抗層の側面を覆うように形成されていることを特徴とする、請求項1に記載の半導体装置。
【請求項3】
前記保護膜は、SiN膜から構成されていることを特徴とする、請求項1または2に記載の半導体装置。
【請求項4】
前記低抵抗層は、金属層から構成されていることを特徴とする、請求項1〜3のいずれか1項に記載の半導体装置。
【請求項5】
前記低抵抗層は、Al、Cu、W、Ti、Mo、Co、Ag、Pt、および、Pbの群から選択される少なくとも1つの元素を含むことを特徴とする、請求項4に記載の半導体装置。
【請求項6】
前記低抵抗層は、金属珪化物を含むことを特徴とする、請求項4または5に記載の半導体装置。
【請求項7】
前記ポリシリコン層と前記低抵抗層との間に介装され、前記低抵抗層の金属原子が前記ポリシリコン層に拡散するのを抑制するバリアメタル層をさらに備えることを特徴とする、請求項4〜6のいずれか1項に記載の半導体装置。
【請求項8】
前記低抵抗層の上面上に形成される絶縁体層をさらに備え、
前記絶縁体層は、上面が前記トレンチの内部に位置するように構成されていることを特徴とする、請求項1〜7のいずれか1項に記載の半導体装置。
【請求項1】
一導電型の半導体領域を含む半導体層と、
前記半導体領域を貫通するように前記半導体層に形成され、開口端が前記半導体層の上面側に位置しているトレンチと、
前記トレンチの側壁に沿うように前記半導体領域に形成されるチャネル領域と、
前記トレンチの内面上にゲート絶縁膜を介して形成されるゲート電極とを備え、
前記ゲート電極は、前記半導体領域よりも上方に上面が位置するように前記トレンチ内に埋め込まれ、前記ゲート絶縁膜を挟んで前記チャネル領域と対向するポリシリコン層と、前記ポリシリコン層の上面上に形成され、前記ポリシリコン層よりも電気抵抗率が小さい低抵抗層とを含み、
前記半導体領域の上方における前記ゲート絶縁膜と前記ゲート電極との間には、保護膜が形成されていることを特徴とする、半導体装置。
【請求項2】
前記保護膜は、前記低抵抗層の側面を覆うように形成されていることを特徴とする、請求項1に記載の半導体装置。
【請求項3】
前記保護膜は、SiN膜から構成されていることを特徴とする、請求項1または2に記載の半導体装置。
【請求項4】
前記低抵抗層は、金属層から構成されていることを特徴とする、請求項1〜3のいずれか1項に記載の半導体装置。
【請求項5】
前記低抵抗層は、Al、Cu、W、Ti、Mo、Co、Ag、Pt、および、Pbの群から選択される少なくとも1つの元素を含むことを特徴とする、請求項4に記載の半導体装置。
【請求項6】
前記低抵抗層は、金属珪化物を含むことを特徴とする、請求項4または5に記載の半導体装置。
【請求項7】
前記ポリシリコン層と前記低抵抗層との間に介装され、前記低抵抗層の金属原子が前記ポリシリコン層に拡散するのを抑制するバリアメタル層をさらに備えることを特徴とする、請求項4〜6のいずれか1項に記載の半導体装置。
【請求項8】
前記低抵抗層の上面上に形成される絶縁体層をさらに備え、
前記絶縁体層は、上面が前記トレンチの内部に位置するように構成されていることを特徴とする、請求項1〜7のいずれか1項に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【公開番号】特開2009−123899(P2009−123899A)
【公開日】平成21年6月4日(2009.6.4)
【国際特許分類】
【出願番号】特願2007−295950(P2007−295950)
【出願日】平成19年11月14日(2007.11.14)
【出願人】(000116024)ローム株式会社 (3,539)
【Fターム(参考)】
【公開日】平成21年6月4日(2009.6.4)
【国際特許分類】
【出願日】平成19年11月14日(2007.11.14)
【出願人】(000116024)ローム株式会社 (3,539)
【Fターム(参考)】
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