【課題】本発明は、トランジスタ特性を向上させることができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上に形成された凸型形状の半導体層４０と、半導体基板上に形成され、半導体層の下部が埋没する程度の膜厚を有する絶縁膜５０と、半導体層のうち対向する１組の両側面に、ゲート絶縁膜６０を介して形成されたゲート電極１００と、半導体層内において、ゲート電極が形成されていない側面側に形成されたソース領域及びドレイン領域２００とを備え、半導体層のうち、少なくともゲート電極によって覆われた中央部の表面より、中央部を除く周辺部の表面が、外側に位置するように形成されている。 （もっと読む）

【課題】埋め込み特性や膜特性に優れたシリコン酸化膜を高アスペクト比を有する凹部に形成することが可能な半導体装置の製造方法を提供すること。
【解決手段】半導体装置の製造方法は、半導体基板の主表面側の下地領域 ３５０に形成された凹部３５１内全体にシリコン窒化膜３５２を形成する工程と、前記シリコン窒化膜３５２を酸化して該シリコン窒化膜３５２をシリコン酸化膜３５３に変換することにより、前記凹部内全体に絶縁領域を形成する工程とを有することを特徴とする。 （もっと読む）

【課題】 ＳＴＩを形成することなく素子間の分離を可能にし、高密度に集積化できる半導体装置及びその製造方法を提供する。
【解決手段】 シリコン基板表面に段差を設けて、互いに異なる表面を形成し、各表面にトランジスタを形成し、トランジスタ間をシリコン層と絶縁性のサイドウォールとによって絶縁分離する。ＳＴＩを設けていないため、トランジスタを高密度に集積できる。 （もっと読む）

【課題】ダマシンゲートプロセスにおいて、異なるゲート絶縁膜を有する２種類のＭＯＳＦＥＴを形成して、ゲート幅が大きく、抵抗精度の高い、半導体装置の製造方法を提供する。
【解決手段】比較的高い電圧を供給される、高電圧用Ｎ⁻ ＭＯＳｎ⁻ 層１２、高電圧用Ｐ⁻ ＭＯＳｐ⁻ 層１３で構成される高電圧ＭＯＳＦＥＴ部と、低電圧用Ｎ⁻ ＭＯＳｎ⁻ 層１４、低電圧用Ｐ⁻ ＭＯＳｐ⁻ 層１５で構成される低電圧ＭＯＳＦＥＴ部と、を同一基板上に形成する半導体装置において、高電圧ＭＯＳＦＥＴ部におけるゲート領域に形成される、単位面積当りの容量が比較的小さな、バッファ酸化膜２ａとポリシリコン層の２層構造からなる第１の絶縁膜層と、低電圧ＭＯＳＦＥＴ部におけるゲート領域に形成される、単位面積当りの容量が比較的大きな、Ｎｏ酸化膜２４とＴａ_２ Ｏ_５ 膜２５からなる第２の絶縁膜層と、により半導体装置を構成する。 （もっと読む）

半導体デバイスの形成方法は、半導体層（１２）を提供する工程、側壁を備える開口部（２４）を有するパッシベーション層（２０）を前記半導体層の上に形成する工程、前記半導体層の上にフィン（１６）を形成し、前記パッシベーション層の形成後に前記フィンを前記開口部内に配置する工程、及び、前記開口部内にゲートの一部分を形成する工程を含む。一実施形態において、ダミーゲート（５２）が用いられる。一実施形態において、スペーサ（２８，５６）が前記パッシベーション層の開口部内に形成される。更にその構造が説明される。
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【課題】エクステンション領域がゲート電極の下側に広がることがなく且つシェアードコンタクトを形成する際に接合リーク電流が発生するおそれがない半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１０における素子分離領域１１に囲まれた部分に形成された活性領域１２と、活性領域１２の上に形成されたゲート絶縁膜２１Ａ及び第１のゲート電極膜２２Ａを有する第１のゲート構造２３Ａと、第１のゲート構造２３Ａの側面上に形成され、第１のゲート構造２３Ａよりも高さが低い第１のオフセットスペーサ２４Ａと、第１のゲート構造２３Ａの側面上に、第１のオフセットスペーサ２４Ａの側面及び上端面を覆うように形成された第１のサイドウォール２５Ａとを備えている。 （もっと読む）

【課題】 良好なボディコンタクトを得ることが可能でかつヘテロ接合層の電位を好適に制御可能なヘテロ接合ＭＩＳ型電界効果型トランジスタを提供する。
【解決手段】 少なくともその上部が主にＳｉからなる半導体で構成された基板１と、基板１の直上に形成された主にＳｉからなるバッファ層である第１の半導体層３と、第１の半導体層３の上面にヘテロ接合するように形成されたヘテロ接合層４を少なくとも有する第２の半導体層４，５と、第２の半導体層４，５上に形成されたゲート絶縁膜９と、ゲート絶縁膜９上に形成されたゲート電極１０と、少なくとも第２の半導体層４，５内に位置しかつ平面視においてゲート電極１０を挟むように形成されたソース領域７及びドレイン領域８と、少なくとも第２の半導体層を貫通して第１の半導体層又は基板に達するように形成されたコンタクトホール３１と、コンタクトホールの底面に露出する第１の半導体層及び基板の少なくともいずれかに接触するように形成された導電体からなるコンタクト１２と、を備える。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の製造歩留まりと性能を向上させる。
【解決手段】半導体基板１の上部に不揮発性メモリを構成する制御ゲート電極ＣＧとメモリゲート電極ＭＧが並んで配置されている。制御ゲート電極ＣＧの高さよりも、メモリゲート電極ＭＧの高さが低い。制御ゲート電極ＣＧの上面には金属シリサイド膜２１が形成されているが、メモリゲート電極ＭＧの上面９ａには、金属シリサイド膜は形成されておらず、メモリゲート電極ＭＧの上面９ａ上に酸化シリコンの側壁絶縁膜１３ｃが形成されている。側壁絶縁膜１３ｃは、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの側壁上に形成された側壁絶縁膜１３ａ，１３ｂと同工程で形成されている。 （もっと読む）

【課題】微細な素子分離領域の形成に際して、半導体基板の表面のダメージを防止しつつ、ボイドの発生を抑制できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１１の表面に素子分離溝１６を形成する工程と、素子分離溝１６の表面に熱酸化膜１７を形成する工程と、半導体基板１１上に熱酸化膜１７を介して酸窒化シリコン膜１８を堆積する工程と、酸窒化シリコン膜１８を酸化雰囲気中で熱処理する工程と、熱酸化膜１７及び熱処理後の酸窒化シリコン膜１８の上部をエッチングする工程とを有する。 （もっと読む）

【課題】 低誘電率の絶縁材料を用いても、コンタクトホール内を再現性良く導電性プラグで埋め込むことが可能な半導体装置の製造方法を提供する
【解決手段】 半導体基板の表面上に層間絶縁膜を形成する。層間絶縁膜の表面上に、層間絶縁膜とはエッチング耐性の異なる材料からなるエッチング停止層を形成する。エッチング停止層の表面上に、開口を有するレジスト膜を形成する。レジスト膜をマスクとし、レジスト膜の開口下のエッチング停止層をエッチングする。エッチング停止層のエッチング速度よりもレジスト膜及び層間絶縁膜のエッチング速度の方が速い条件で、レジスト膜及びレジスト膜の開口下の層間絶縁膜をエッチングし、層間絶縁膜を貫通するコンタクトホールを形成するとともにレジスト膜を除去する。コンタクトホール内を導電性プラグで埋め込む。層間絶縁膜の上に、導電性プラグに接続された配線を形成する。 （もっと読む）

トレンチゲート電界効果トランジスタ（ＦＥＴ）は以下のように形成される。複数のアクティブゲートトレンチ及び少なくとも１つのゲートランナートレンチは、１つのマスクを用いて、（ｉ）少なくとも１つのゲートランナートレンチの幅が複数のアクティブゲートトレンチのそれぞれの幅よりも広く、（ｉｉ）複数のアクティブゲートトレンチが少なくとも１つのゲートランナートレンチに隣接するように、シリコン領域に画定されて同時に形成される。
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【課題】スパッタリング法により形成される膜のウエハ面内の膜厚分布の均一性を向上させることのできる技術を提供する。
【解決手段】コリメータ１１５の本体１１６を中央部から周辺部にかけて徐徐に薄くして、本体１１６に設けられる多数個の制御孔１１７のアスペクト比をコリメータ１１５の中央から外側にかけて連続的に小さくする。このコリメータ１１５をウエハとターゲットとの間に設置し、３００℃以上に加熱されたウエハの上に膜厚１０ｎｍ程度のコバルト膜を堆積し、続いてコバルト膜の上に窒化シリコン膜を堆積した後、シリサイド反応によりコバルトダイシリサイド層を形成する。 （もっと読む）

【課題】埋め込み特性や膜特性に優れたシリコン酸化膜を高アスペクト比を有する凹部に形成することが可能な半導体装置を提供すること。
【解決手段】半導体装置は、半導体基板の主表面側に形成された凹部を有する下地領域と、前記下地領域の凹部内全体に埋め込まれた塩素を含有するシリコン酸化膜とを有することを特徴とする。 （もっと読む）

【課題】本発明は、ゲート絶縁膜の膜厚が増加することを抑制することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上に絶縁膜２０を形成するステップと、絶縁膜上に第１の金属膜３０を形成するステップと、第１の金属膜の上方に、酸素分子１モルあたりの金属酸化物を生成する際の生成エネルギーが負であって、かつ生成エネルギーの絶対値が第１の金属膜より大きい第２の金属膜５０を形成するステップと、第１及び第２の金属膜にパターニングを行うステップと、所定の熱処理を行うステップとを備える。 （もっと読む）

【課題】ドープしたポリシリコン膜及びチタンシリサイド膜からなるゲート電極表面が再酸化する際、チタンシリサイド膜の非正常的な酸化を防止できる半導体素子のゲート電極形成方法を提供する。
【解決手段】半導体基板上にゲート酸化膜及びポリシリコン膜を形成する段階、前記ポリシリコン膜上に第１ＴｉＳｉｘ膜を蒸着する段階、前記第１ＴｉＳｉｘ膜上にシリコン膜を蒸着する段階、前記シリコン膜上に第２ＴｉＳｉｘ膜を蒸着する段階、熱処理によって、前記第１ＴｉＳｉｘ膜、前記シリコン膜及び前記第２ＴｉＳｉｘ膜からシリコン過剰状態のＴｉＳｉ_２膜を形成する段階、前記ＴｉＳｉ_２膜上に絶縁膜を蒸着する段階、前記絶縁膜、ＴｉＳｉ_２膜、ポリシリコン膜及びゲート酸化膜をパターニングして、ＴｉＳｉ_２膜／ポリシリコン膜の積層構造のゲート電極を形成する段階、ゲート再酸化を行う段階を含む構成とする。 （もっと読む）

【課題】ウェットエッチングにより生じる不具合を低減できる半導体装置およびその製造方法を提供する。
【解決手段】ゲート絶縁膜４およびＦＵＪＩゲート５０の両側面には、酸化膜１０，１２および窒化膜１１からなるサイドウォールが形成されている。ＦＵＳＩゲート５０の側面には酸化膜１０が、シリコン基板１上には酸化膜１２が、それぞれ、シリコンの熱酸化により１０ｎｍ以下の膜厚で形成されている。 （もっと読む）

【課題】本発明は、トランジスタ特性を向上させることができる半導体装置及びその製造方法を提供することを目的とする。
【解決手段】半導体基板上に絶縁膜１０を介して形成された凸型形状の半導体層２０と、半導体層のうち対向する１組の両側面に、ゲート絶縁膜を介して形成されたゲート電極７０と、半導体層内において、ゲート電極間にシリコンによって形成されたチャネル領域と、半導体層内において、チャネル領域の両側にシリコンゲルマニウム又はシリコンカーボンによって形成されたソースエクステンション領域及びドレインエクステンション領域１４０と、半導体層内において、ソースエクステンション領域におけるチャネル領域と反対側に隣接するようにシリコンによって形成されたソース領域１００、及びドレインエクステンション領域におけるチャネル領域と反対側に隣接するようにシリコンによって形成されたドレイン領域１００とを備える。 （もっと読む）

【課題】半導体装置の信頼性を向上する。
【解決手段】メモリセルＭＣは、半導体基板１の主面上のゲート絶縁膜５を介して設けられたコントロールゲート電極ＣＧと、コントロールゲート電極ＣＧの側面および半導体基板１の主面に沿って設けられたＯＮＯ９膜と、ＯＮＯ膜９を介してコントロールゲート電極ＣＧの側面および半導体基板１の主面上に設けられたメモリゲート電極ＭＧとを有する。コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの上部には、シリサイド膜１５およびシリサイド膜１５の表面の酸化によって形成された絶縁膜５１が設けられている。 （もっと読む）

【課題】電気的特性を向上させた半導体素子の製造方法
【解決手段】第１導電型基板２０上に、ゲート酸化層３２、ポリシリコン層３４、タングステンシリサイド層３６及び第１シリコン酸化層３８を含むゲート電極３０を形成する工程と、第２導電型注入領域２２を形成する工程と、第２導電型注入領域よりも深い領域まで第１導電型の不純物を注入して第１導電型注入領域２４を形成する工程と、膜厚６０ｎｍから１００ｎｍの範囲のＩＳＳＧ酸化膜４０Ｘ、シリコン窒化膜５０Ｘ、第２シリコン酸化膜６０Ｘを形成する工程と、これらの一部分を除去して、ＩＳＳＧ酸化層４０、シリコン窒化層５０及び第２シリコン酸化層６０が積層されているサイドウォール７０を形成する工程と、第２導電型の不純物を注入して、ソース／ドレイン拡散層８０を形成する工程とを含む。 （もっと読む）

【課題】コストの増加を抑えることができ、セルサイズを縮小できる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置１００は、半導体基板１１０と、ゲート電極１６０と、第１／第２サイドウォール１２０，１３０とを備える。第１サイドウォール１２０はゲート電極１６０に隣接する位置に形成され、第２サイドウォール１３０は、第１サイドウォール１２０と対向する位置に形成されている。第１サイドウォール１２０は、第１傾斜面１２３ａを含む。第１傾斜面１２３ａは、半導体基板１１０に近づくに従って第２サイドウォール１３０に近づくように傾斜している。第２サイドウォール１３０は、第２傾斜面１３３ａを含む。第２傾斜面１３３ａは、半導体基板１１０に近づくに従って第１サイドウォール１２０に近づくように傾斜している。ゲート電極１６０は、第１傾斜面１２３ａ及び第２傾斜面１３３ａに沿った面を含む。 （もっと読む）