半導体装置及びその製造方法
【課題】本発明は、ゲート絶縁膜の膜厚が増加することを抑制することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上に絶縁膜２０を形成するステップと、絶縁膜上に第１の金属膜３０を形成するステップと、第１の金属膜の上方に、酸素分子１モルあたりの金属酸化物を生成する際の生成エネルギーが負であって、かつ生成エネルギーの絶対値が第１の金属膜より大きい第２の金属膜５０を形成するステップと、第１及び第２の金属膜にパターニングを行うステップと、所定の熱処理を行うステップとを備える。
【解決手段】半導体基板１０上に絶縁膜２０を形成するステップと、絶縁膜上に第１の金属膜３０を形成するステップと、第１の金属膜の上方に、酸素分子１モルあたりの金属酸化物を生成する際の生成エネルギーが負であって、かつ生成エネルギーの絶対値が第１の金属膜より大きい第２の金属膜５０を形成するステップと、第１及び第２の金属膜にパターニングを行うステップと、所定の熱処理を行うステップとを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＩＳＦＥＴの微細化に伴って、ゲート絶縁膜の膜厚が薄くなっているため、ゲートリーク電流が増大するという問題が生じている。そこで、かかるゲートリーク電流を抑制するため、ゲート絶縁膜として、シリコン酸化物（ＳｉＯ２）より比誘電率が高い高誘電率のゲート絶縁膜を適用することが提案されている。この高誘電率のゲート絶縁膜は、例えばハフニウム酸化物（ＨｆＯ２）などからなる。
【０００３】
しかし、例えばＭＩＳＦＥＴの製造工程では、高誘電率のゲート絶縁膜を形成する際、当該高誘電率のゲート絶縁膜とシリコン基板との間に、例えばシリコン酸化物などからなる低誘電率の界面絶縁膜が形成され、この低誘電率の界面絶縁膜が、有効ゲート絶縁膜厚(すなわち電気的換算膜厚（ＥＯＴ：Effective Oxide Thickness）)の薄膜化を制限している。
【０００４】
かかる低誘電率の界面絶縁膜を薄膜化する方法として、例えばハフニウム酸化物などからなる高誘電率のゲート絶縁膜上に、酸素を除去するための酸素排出金属膜としてハフニウム膜を形成する方法が提案されている（例えば非特許文献１参照）。
【０００５】
具体的には、半導体基板上に、ゲート絶縁膜としてのハフニウム酸化膜、酸素排出金属膜としてのハフニウム膜、ゲート電極としての窒化タンタル（ＴａＮ）膜を順次堆積し、パターニングを行ってゲートパターンを形成した後、シンタリング（電極の熱処理）を行うことにより、ＭＩＳ（metal-insulator-semiconductor）構造を有するＭＩＳキャパシタを形成する。
【０００６】
ＭＩＳＦＥＴを形成する場合には、さらに不純物のイオン注入を行った後、９００℃のＲＴＡ（Rapid Thermal Annealing）などの熱処理を行って当該不純物を活性化することにより、ソース／ドレイン領域を形成する。
【０００７】
このように、高誘電率のゲート絶縁膜上に酸素排出金属膜を形成すれば、ＲＴＡによる熱処理を行う際に、酸素を消費して低誘電率の界面絶縁膜を分解することができ、これにより有効ゲート絶縁膜厚を低減することができる。
【０００８】
しかし、かかる場合、酸素排出金属膜としてのハフニウム膜が酸素を消費して酸化されることにより、ハフニウム酸化膜が形成され、その結果、このハフニウム酸化膜は、ゲート絶縁膜として機能する。従って、界面絶縁膜を薄膜化しても、酸素排出金属膜が酸化されることによって形成されたハフニウム酸化膜の膜厚が厚い場合には、かえって有効ゲート絶縁膜厚が増加するという問題があった。
【非特許文献１】Changhwan Choi et al, “Fabrication of TaN-gated Ultra-Thin MOSFETs (EOT<1.0nm) with HfO2 using a Novel Oxygen Scavenging Process for Sub 65nm Applications”, Symposium on VLSI Technology Digest of Technical Papers, pp 226-227, 2005
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、ゲート絶縁膜の膜厚が増加することを抑制することができる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様による半導体装置の製造方法は、
半導体基板上に絶縁膜を形成するステップと、
前記絶縁膜上に第１の金属膜を形成するステップと、
前記第１の金属膜の上方に、酸素分子１モルあたりの金属酸化物を生成する際の生成エネルギーが負であって、かつ前記生成エネルギーの絶対値が前記第１の金属膜より大きい第２の金属膜を形成するステップと、
前記第１及び第２の金属膜にパターニングを行うステップと、
所定の熱処理を行うステップと
を備える。
【００１１】
また本発明の一態様による半導体装置は、
半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成された第１の金属膜と、
前記第１の金属膜の上方に形成され、酸素分子１モルあたりの金属酸化物を生成する際の生成エネルギーが負であって、かつ前記生成エネルギーの絶対値が前記第１の金属膜より大きい第２の金属膜と
を備える。
【発明の効果】
【００１２】
本発明の半導体装置及びその製造方法によれば、ゲート絶縁膜の膜厚が増加することを抑制することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照して説明する。
【００１４】
（１）第１の実施の形態
図１に、本発明の第１の実施の形態によるＭＩＳキャパシタの製造方法を示す。図１に示すように、例えば２５０℃のオゾン（Ｏ３）雰囲気中で酸化処理を行うことにより、Ｐ型半導体基板１０上に、例えばシリコン酸化（ＳｉＯ２）膜からなる界面絶縁膜（図示せず）を０.５ｎｍ程度形成する。
【００１５】
同一のチャンバ内において、シリコン及びハフニウムにおけるハフニウムの割合が例えば６０％であるハフニウムシリケート（ＨｆＳｉＯＸ）膜を２.５ｎｍ程度堆積する。続いて、同一のチャンバ内において、２５０℃のオゾン雰囲気中でアニール（熱処理）を行った後、さらに７００℃のアンモニア（ＮＨ３）雰囲気中でアニールを行って、炭素（Ｃ）などの不純物を低減すると共に窒素（Ｎ）を添加することにより、ゲート絶縁膜２０として、例えば窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜を形成する。
【００１６】
次に、ゲート電極の仕事関数（電子を外側に取り出すのに必要な最小エネルギー）を制御する仕事関数制御金属膜３０として、例えばケイ化タンタル（ＴａＳｉＸ）膜（Ｘ＝２.５）又は窒化チタン（ＴｉＮ）膜を１０ｎｍ程度堆積する。なお、ケイ化タンタル膜は、ＮＭＩＳＦＥＴに適した仕事関数を有し、窒化チタン膜は、ＰＭＩＳＦＥＴに適した仕事関数を有する。
【００１７】
仕事関数制御金属膜３０上に、ゲート電極の抵抗を低減するための低抵抗化金属膜４０として、例えばタングステン（Ｗ）膜を５０ｎｍ程度堆積する。低抵抗化金属膜４０上に、仕事関数制御金属膜３０及び低抵抗化金属膜４０より酸化され易い金属からなる酸素吸収金属膜５０として、例えばチタン（Ｔｉ）膜を堆積する。
【００１８】
酸素吸収金属膜５０上に、レジストとの密着性を改善するためのレジスト密着性改善金属膜６０として、例えば窒化チタン膜を１０ｎｍ程度堆積する。その後、フォトリソグラフィ技術を用いて、レジスト密着性改善金属膜６０上に所望のレジストパターンを形成し、これをマスクとしてパターニングを行うことにより、ゲート電極を形成する。
【００１９】
そして、ＭＩＳＦＥＴのソース／ドレイン領域を形成するための活性化に相当する熱処理として、１０００℃又は１０５０℃の窒素（Ｎ２）雰囲気中で、保持時間を極力短くした高温のアニールを行う。なお、保持時間は、好ましくは１秒以下である。その後、水素（Ｈ２）を含む窒素（Ｎ２）ガス（フォーミングガス）中で、４００℃のシンタリング（電極の熱処理）を行うことにより、ＭＩＳキャパシタ７０を形成する。
【００２０】
以上の方法によって製造されたＭＩＳキャパシタ７０は、半導体基板１０上に、図示しない界面絶縁膜、ゲート絶縁膜２０、仕事関数制御金属膜３０、低抵抗化金属膜４０、酸素吸収金属膜５０及びレジスト密着性改善金属膜６０が形成されている。
【００２１】
ここで図２に、酸素吸収金属膜５０を形成するチタン膜の膜厚と、ＭＩＳキャパシタ７０における有効ゲート絶縁膜厚（ＥＯＴ）との関係の一例を示す。この図２に示すように、例えば仕事関数制御金属膜３０としてケイ化タンタル（ＴａＳｉＸ）膜を使用したゲート電極において、１０００℃又は１０５０℃のうちいずれのアニールを行っても、低抵抗化金属膜４０とレジスト密着性改善金属膜６０との間に、酸素吸収金属膜５０としてチタン膜を挿入した場合には、当該チタン膜を挿入しない場合（チタン膜厚が０ｎｍである場合）と比較して、有効ゲート絶縁膜厚を低減することができる。なお、仕事関数制御金属膜３０として窒化チタン（ＴｉＮ）膜を使用したゲート電極においても、同様の効果を得ることができる。
【００２２】
また、チタン膜の膜厚が５ｎｍ又は１０ｎｍのいずれの場合であっても、ほぼ同様の有効ゲート絶縁膜厚を得ることができる。従って、チタン膜の膜厚が厚くなっても、有効ゲート絶縁膜厚が増加することはなく、当該有効ゲート絶縁膜厚を低減することができる。
【００２３】
さらに図３に、ＭＩＳキャパシタ７０表面からの深さ方向における、酸素（Ｏ）及びチタン（Ｔｉ）の濃度分布を示す。
【００２４】
ここでは、シリコン基板上に、シリコン酸化（ＳｉＯ２）膜、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜（膜厚２.５ｎｍ）、ケイ化タンタル（ＴａＳｉＸ）膜（膜厚１０ｎｍ）、タングステン（Ｗ）膜（膜厚５０ｎｍ）及び窒化チタン（ＴｉＮ）膜（膜厚１０ｎｍ）を積層し、タングステン膜と窒化チタン膜の間にチタン（Ｔｉ）膜を１０ｎｍ挿入した場合と、挿入しない場合とにおいて、１０５０℃のアニールを行うことにより得られる、酸素及びチタンの濃度分布を示す。
【００２５】
なお、図３において、深さＲ１の範囲は、窒化チタン膜及びチタン膜が挿入されている場合にはチタン膜が形成されている領域を示し、深さＲ２の範囲は、タングステン膜が形成されている領域を示し、深さＲ３の範囲は、ケイ化タンタル膜、窒化ハフニウムシリケート膜及びシリコン酸化膜が形成されている領域を示し、深さＲ４の範囲は、シリコン基板が形成されている領域を示す。
【００２６】
この図３に示すように、チタン膜を挿入した場合には、チタン膜を挿入しない場合と比較して、タングステン膜（深さＲ２の範囲）における酸素濃度が低下し、またケイ化タンタル膜、窒化ハフニウムシリケート膜及びシリコン酸化膜（深さＲ３の範囲）における酸素濃度も低下する。なお、チタン膜を挿入した場合には、チタン膜（深さＲ１の範囲の右側部分）における酸素濃度が高くなり、当該チタン膜が酸素を吸収している。
【００２７】
また、タングステン膜（深さＲ２の範囲）におけるチタン濃度は、検出限界以下であり、チタンは、ゲート絶縁膜２０である窒化ハフニウムシリケート膜に到達していない。すなわち、タングステン膜と窒化チタン膜との間にチタン膜を挿入すれば、チタン膜をゲート絶縁膜２０である窒化ハフニウムシリケート膜に直接接触させなくても、ゲート電極における酸素濃度を低減することができる。
【００２８】
より具体的には、ゲート電極を形成するタングステン膜やケイ化タンタル膜などの中に存在する酸素は、これらタングステン膜やケイ化タンタル膜より酸化され易いチタン膜と優先的に結合することにより、チタン膜と優先的に酸化物を形成し、これによりチタン膜は、タングステン膜やケイ化タンタル膜中の酸素を吸収する。
【００２９】
また、チタン膜は、タングステン膜やケイ化タンタル膜より酸化され易いことに加えて、シリコンよりも酸化され易いため、ゲート電極中の酸素は、シリコンと結合するよりも、チタン膜と優先的に結合することにより、チタン酸化物を形成する。
【００３０】
これにより、シリコン基板と窒化ハフニウムシリケート膜との界面や、窒化ハフニウムシリケート膜と窒化チタン膜との界面に、絶縁物であるシリコン酸化物や金属酸化物が新たに形成されることがなくなり、従って有効ゲート絶縁膜厚の増加を抑制することができる。
【００３１】
因みに、ゲート絶縁膜２０に接触しない位置であっても、均一な絶縁膜が形成されると、これは、ゲート絶縁膜２０を有するキャパシタに直列にキャパシタを接続することになる。しかし、本実施の形態の場合、チタン膜は、酸素を吸収しても、正規組成のチタン酸化物を生成することはない。このため、当該酸素を吸収したチタン膜は、絶縁膜として機能せず、電流を流すことから、有効ゲート絶縁膜が増加することはない。
【００３２】
ここで図４に、挿入されるチタン膜の膜厚を０〜１０ｎｍの範囲内で変化させた場合における、有効ゲート絶縁膜厚（ＥＯＴ）とゲートリーク電流密度（Ｊｇ）との関係の一例を示す。この図４に示すように、仕事関数制御金属膜３０の種類とアニールの温度とが同一であれば、チタン膜の膜厚にかかわらず、有効ゲート絶縁膜厚及びゲートリーク電流密度特性は、ほぼ同様の特性になる。従って、チタン膜を挿入しても、このことがゲートリーク電流に影響を及ぼすことはない。
【００３３】
ところで、金属の酸化され易さは、金属が金属酸化物を生成する際の生成エネルギーを比較することにより判断される。ここで図５に、２９８Ｋ及び１気圧の条件下で、種々の金属酸化物を生成する場合における、酸素（Ｏ２）１ｍｏｌあたりの標準生成エネルギーを示す。なお、標準生成エネルギーは、いずれも負であるため、これら金属酸化物を生成する化学反応は、発熱反応に相当し、当該化学反応は自発的に進行する。
【００３４】
この図５に示すように、チタン（Ｔｉ）は、その標準生成エネルギーの絶対値が、タングステン（Ｗ）、タンタル（Ｔａ）、シリコン（Ｓｉ）より大きいため、これらより酸化され易い。
【００３５】
また、仕事関数制御金属膜３０を形成する窒化チタン（ＴｉＮ）は、チタン酸化物（ＴｉＯ２）を生成する際、チタン（Ｔｉ）と窒素（Ｎ）の結合を切るエネルギーを余分に必要とするため、チタンより酸化されにくい。
【００３６】
また、タンタル及びシリコンのいずれもチタンより酸化されにくいことから、仕事関数制御金属膜３０を形成するケイ化タンタル（ＴａＳｉＸ）も、窒化チタンと同様に、チタンより酸化されにくい。なお、ケイ化タンタル（ＴａＳｉＸ）を酸化することによりタンタル酸化物（Ｔａ２Ｏ５）やシリコン酸化物（ＳｉＯ５）を形成する場合には、ケイ化タンタル（ＴａＳｉＸ）の結合を切るエネルギーを余分に必要とするため、ケイ化タンタルは、タンタル及びシリコンを直接酸化する場合より酸化されにくい。
【００３７】
このように本実施の形態によれば、ゲート電極を透過する酸素の濃度や、ゲート電極に含まれる酸素の濃度を低減することができ、従って高温の熱処理（アニール）を行う際に、ゲート絶縁膜２０の膜厚が増加することを抑制することができる。また、薄い酸素吸収金属膜５０を挿入するだけで良く、簡易な構成で所望の効果を得ることができる。また、酸素吸収金属膜５０がゲート絶縁膜２０と接触していないため、酸素吸収金属膜５０が酸化されても、ゲート絶縁膜２０の膜厚が増加することはない。
【００３８】
なお上述の第１の実施の形態は一例であって、本発明を限定するものではない。例えば、酸素吸収金属膜５０として、チタン膜ではなく、ハフニウム（Ｈｆ）膜やジルコニウム（Ｚｒ）膜などを使用しても良い。
【００３９】
因みに、酸素吸収金属膜５０は、仕事関数制御金属膜３０及び低抵抗化金属膜４０より酸化され易いだけでなく、これら仕事関数制御金属膜３０及び低抵抗化金属膜４０より窒化され易い。
【００４０】
従って、例えば窒素雰囲気中で高温の熱処理（アニール）を行う場合において、ゲート電極を透過する窒素の濃度を低減することができる。また、例えば窒化チタン膜から拡散される窒素や、窒化ハフニウムシリケート膜においてシリコンやハフニウムなどと十分に結合を形成していない窒素など、ゲート電極に含まれる窒素の濃度を低減することができる。
【００４１】
これにより、窒素がシリコンと結合することによって、絶縁膜であるシリコン窒化（ＳｉＮ）膜が形成され、ゲート絶縁膜２０の膜厚が増加することを抑制することができ、またゲート閾値電圧の変動や移動度の劣化を抑制することができる。
【００４２】
（２）第２の実施の形態
図６〜図１１に、本発明の第２の実施の形態によるＮＭＩＳＦＥＴの製造方法を示す。図６に示すように、Ｎ型半導体基板１００の表面部分にＰ型半導体領域１１０及び素子分離絶縁膜１２０を形成する。
【００４３】
図７に示すように、半導体基板１００上にゲート絶縁膜１３０を形成する。このゲート絶縁膜１３０としては、例えば、シリコン酸化物（ＳｉＯ２）などからなる膜厚が１ｎｍ以下の界面絶縁膜と、ハフニウム酸化物（ＨｆＯ２）などからなる膜厚が３ｎｍ以下の高誘電率絶縁膜とを積層した絶縁膜を使用することができる。
【００４４】
この場合、界面絶縁膜としては、例えばハフニウムシリケート（ＨｆＳｉＯＸ）のように、上層の高誘電率絶縁膜の構成要素が混在したものでも良く、また窒化シリケート（ＳｉＯＮ）のように、窒素が添加されたものでも良い。
【００４５】
また、高誘電率膜としては、ハフニウム酸化物（ＨｆＯ２）、ハフニウム酸化物にシリコン又はアルミニウムを添加したハフニウムシリケート（ＨｆＳｉＯＸ）又はハフニウムアルミネート（ＨｆＡｌＯＸ）、ハフニウム酸化物に窒素を添加したハフニウム酸窒化物（ＨｆＯＮ）、ハフニウム酸化物にシリコン又はアルミニウムと窒素とを同時に添加した窒化ハフニウムシリケート（ＨｆＳｉＯＮ）又は窒化ハフニウムアルミネート（ＨｆＡｌＯＮ）などを使用することができる。
【００４６】
なお、この場合、ハフニウム酸化物ではなく、ジルコニウム酸化物（ＺｒＯ２）又はジルコニウム酸化物にシリコン、アルミニウム、窒素などを添加したものを使用しても良く、またＬａなどのランタノイド又はイットリウム（Ｙ）の酸化物、若しくはこれらの酸化物にシリコン、アルミニウム、窒素などを添加したものを使用しても良い。さらに、高誘電率膜は、シリコン酸化膜又はシリコン酸窒化（ＳｉＯＮ）膜の単層であっても良い。
【００４７】
図８に示すように、ゲート絶縁膜１３０上に、ゲート電極の仕事関数を制御する仕事関数制御金属膜１４０を堆積する。この仕事関数制御金属膜１４０は、ＮＭＩＳＦＥＴを形成する場合には、フェルミレベルの位置がシリコンの禁制帯中央より伝導電子帯に近いものが適しており、例えばＴａＳｉＸ、ＷＳｉＸ、ＴｉＳｉＸ、などの金属ケイ化物、又はＴａＳｉＸＮＹ、ＷＳｉＸＮＹ、ＴｉＳｉＸＮＹなどの金属ケイ化物に窒素を添加したものを使用することができる。
【００４８】
また、光電子放出などによって測定された仕事関数がシリコンの禁制帯中央より荷電子帯よりであっても、ＮｉＳｉＸ、ＰｔＳｉＸ、ＣｏＳｉＸ、などのＳｉを含む金属ケイ化物は、ゲート絶縁膜１３０上で、フェルミレベル・ピンニングと呼ばれる現象によって、フェルミレベルが伝導電子帯から０.２ｅＶ程度禁制帯中央に寄った位置に固定されるため、ＮＭＩＳＦＥＴ用の仕事関数制御金属として使用することができる。
【００４９】
また、Ｔａ、Ｎｂ、ＶなどのＶａ属元素も、ＮＭＩＳＦＥＴに適したフェルミレベルの位置を示し、これらの材料の仕事関数（真空準位とフェルミレベルのエネルギー差）は、ほぼ４.０〜４.６ｅＶの間に位置する。
【００５０】
次に、仕事関数制御金属膜１４０上に例えばＷ、Ｍｏ、Ｔａなどの低抵抗化金属膜１５０を堆積した後、低抵抗化金属膜１５０上に酸素吸収金属膜１６０を堆積する。酸素吸収金属膜１６０は、第１の実施の形態と同様に、仕事関数制御金属膜１４０及び低抵抗化金属膜１５０の組み合わせに応じて、標準生成エネルギーを比較することにより決定されることができ、例えばＴｉ、Ｚｒ、ＨｆなどのＩＶａ金属、又はＴａなどのＶａ金属を使用することができる。
【００５１】
酸素吸収金属膜１６０上に、例えばＴｉＮなどの保護膜１７０を堆積する。この保護膜１７０は、後にゲートキャップ膜１８０を堆積する際に、仕事関数制御金属膜１４０、低抵抗化金属膜１５０及び酸素吸収金属膜１６０を保護するための膜である。
【００５２】
保護膜１７０上に、例えばシリコン窒化（ＳｉＮ）膜からなるゲートキャップ膜１８０を堆積する。このゲートキャップ膜１８０は、後に行われるイオン注入や洗浄工程から保護膜１７０の上面を保護する役割を果たす。なお、ゲートキャップ膜１８０としては、例えばシリコン窒化膜のように還元雰囲気中で堆積される絶縁膜、又はプラズマＣＶＤ法などによって低温で形成されるシリコン酸化膜、又はこれらの複合膜を使用することができる。
【００５３】
図９に示すように、ゲートキャップ膜１８０上にフォトレジストを塗布し、露光及び現像を行うことにより、ゲートパターンを有するレジストマスク１９０を形成する。このレジストマスク１９０をマスクとして、ＲＩＥによって、ゲートキャップ膜１８０、保護膜１７０、酸素吸収金属膜１６０、低抵抗化金属膜１５０、仕事関数制御金属膜１４０及びゲート絶縁膜１３０にエッチングを行うことにより、ゲート電極２００及びゲート絶縁膜１３０を形成する。なお、この場合、レジストマスク１９０をマスクとして、ゲートキャップ膜１９０のみにパターニングを行い、当該ゲートキャップ膜１９０をハードマスクとして、パターニングを行っても良い。
【００５４】
図１０に示すように、シリコン窒化膜などを例えば１０ｎｍ以下の膜厚で等方的に堆積した後、ＲＩＥによって、当該シリコン窒化膜にエッチングを行うことにより、オフセットスペーサ２１０を形成する。続いて、ヒ素（Ａｓ）などのイオン注入を行って、ソース／ドレインエクステンション領域２２０を形成した後、ボロン（Ｂ）などのイオン注入を行って、ＨＡＬＯ領域（ポケット領域）２３０を形成する。
【００５５】
図１１に示すように、シリコン窒化膜などを例えば１００ｎｍ以下の膜厚で等方的に堆積した後、ＲＩＥによって、当該シリコン窒化膜にエッチングを行うことにより、側壁スペーサ２４０を形成する。なお、この側壁スペーサ２４０は、シリコン窒化膜の単層でも良く、又はシリコン窒化膜とシリコン酸化膜などとの複合膜であっても良い。
【００５６】
続いて、ヒ素（Ａｓ）などのイオン注入を行った後、例えば１０００℃乃至１０５０℃の温度で１秒以下のＲＴＡなどのアニールを行って当該イオン注入したヒ素を活性化させることにより、ソース／ドレイン領域２５０を形成する。
【００５７】
なお、この場合、アニールとしては、キセノン（Ｘｅ）フラッシュランプを用いたアニール（ＦＬＡ）、レーザ光を用いたアニール、５００℃かつ数十分程度のアニールを用いたＳＰＥＲ（solid phase epitaxial regrowth）などを使用すれば良い。
【００５８】
その後、必要に応じて、ソース／ドレイン領域２５０の表面部分にシリサイド（図示せず）を形成した後、層間絶縁膜及び配線（図示せず）を順次形成することにより、ＮＭＩＳＦＥＴ２６０を形成する。
【００５９】
以上の方法によって製造されたＮＭＩＳＦＥＴ２６０は、図１１に示すように、Ｎ型半導体基板１００の表面部分に素子分離絶縁膜１２０が形成され、当該素子分離絶縁膜１２０によって分離されたＰ型半導体領域１１０の中央部分には、ゲート絶縁膜１３０を介して、仕事関数制御金属膜１４０、低抵抗化金属膜１５０、酸素吸収金属膜１６０、保護膜１７０及びゲートキャップ膜１８０からなるゲート電極２００が形成されている。
【００６０】
ゲート電極２００の側面には、オフセットスペーサ２１０を介して側壁スペーサ２４０が形成され、またゲート電極２００の下方に位置し、かつＰ型半導体領域１１０の表面付近には、チャネル領域２７０が形成されている。
【００６１】
このチャネル領域２７０の両端には、ソース／ドレインエクステンション領域２２０が形成され、ソース／ドレインエクステンション領域２２０の下方には、ＨＡＬＯ領域（ポケット領域）２３０が形成され、さらにソース／ドレインエクステンション領域２２０と素子分離絶縁膜１２０との間には、ソース／ドレイン領域２５０が形成されている。
【００６２】
このように本実施の形態によれば、第１の実施の形態と同様の効果を得ることができ、さらに、高温の熱処理（アニール）を行う際に、ゲート絶縁膜１３０の膜厚が増加することを抑制することができることから、駆動能力の高いトランジスタを安定して製造することができる。
【００６３】
なお上述の第２の実施の形態は一例であって、本発明を限定するものではない。例えば、ＮＭＩＳＦＥＴではなく、ＰＭＩＳＦＥＴを形成しても良く、またフォトリソグラフィ技術を用いてレジストマスクを形成し、別種のイオン注入を行うことにより、ＣＭＩＳＦＥＴを形成しても良い。
【００６４】
かかる場合、ＰＭＩＳＦＥＴにおいて使用される仕事関数制御金属膜としては、フェルミレベルの位置がシリコンの禁制帯中央より荷電子帯に近いものが適しており、例えばＴｉＮＸ、ＺｒＮＸ、ＨｆＮＸ、ＶＮＸ、ＮｂＮＸ、ＴａＮＸ、ＣｒＮＸ、ＭｏＮＸ、ＴｉＮＸ、ＷＮＸなどの金属窒化物、又はＣｒ、Ｍｏ、ＷなどのＶＩａ属金属、又はＣｏ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｕ、ＩｒなどのＶＩＩＩ属金属、ＲｅなどのＶＩＩａ属金属、又はこれらの化合物を使用することができる。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１の実施の形態によるＭＩＳキャパシタの製造方法における工程別素子の断面構造を示す縦断面図である。
【図２】酸素吸収金属膜を形成するチタン膜の膜厚と、ＭＩＳキャパシタにおける有効ゲート絶縁膜厚（ＥＯＴ）との関係を示す説明図である。
【図３】ＭＩＳキャパシタ表面からの深さ方向における、酸素（Ｏ）及びチタン（Ｔｉ）の濃度分布を示す説明図である。
【図４】挿入されるチタン膜の膜厚を変化させた場合における、有効ゲート絶縁膜厚（ＥＯＴ）とゲートリーク電流密度（Ｊｇ）との関係を示す説明図である。
【図５】各種金属酸化物を生成する場合における、酸素（Ｏ２）１ｍｏｌあたりの標準生成エネルギーを示す説明図である。
【図６】本発明の第２の実施の形態によるＮＭＩＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図７】同ＮＭＩＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図８】同ＮＭＩＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図９】同ＮＭＩＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１０】同ＮＭＩＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１１】同ＮＭＩＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【符号の説明】
【００６６】
１０、１００ 半導体基板
２０、１３０ ゲート絶縁膜
３０、１４０ 仕事関数制御金属膜
４０、１５０ 低抵抗化金属膜
５０、１６０ 酸素吸収金属膜
６０ レジスト密着性改善金属膜
７０ ＭＩＳキャパシタ
１７０ 保護膜
１８０ ゲートキャップ膜
２００ ゲート電極
２５０ ソース／ドレイン領域
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＩＳＦＥＴの微細化に伴って、ゲート絶縁膜の膜厚が薄くなっているため、ゲートリーク電流が増大するという問題が生じている。そこで、かかるゲートリーク電流を抑制するため、ゲート絶縁膜として、シリコン酸化物（ＳｉＯ２）より比誘電率が高い高誘電率のゲート絶縁膜を適用することが提案されている。この高誘電率のゲート絶縁膜は、例えばハフニウム酸化物（ＨｆＯ２）などからなる。
【０００３】
しかし、例えばＭＩＳＦＥＴの製造工程では、高誘電率のゲート絶縁膜を形成する際、当該高誘電率のゲート絶縁膜とシリコン基板との間に、例えばシリコン酸化物などからなる低誘電率の界面絶縁膜が形成され、この低誘電率の界面絶縁膜が、有効ゲート絶縁膜厚(すなわち電気的換算膜厚（ＥＯＴ：Effective Oxide Thickness）)の薄膜化を制限している。
【０００４】
かかる低誘電率の界面絶縁膜を薄膜化する方法として、例えばハフニウム酸化物などからなる高誘電率のゲート絶縁膜上に、酸素を除去するための酸素排出金属膜としてハフニウム膜を形成する方法が提案されている（例えば非特許文献１参照）。
【０００５】
具体的には、半導体基板上に、ゲート絶縁膜としてのハフニウム酸化膜、酸素排出金属膜としてのハフニウム膜、ゲート電極としての窒化タンタル（ＴａＮ）膜を順次堆積し、パターニングを行ってゲートパターンを形成した後、シンタリング（電極の熱処理）を行うことにより、ＭＩＳ（metal-insulator-semiconductor）構造を有するＭＩＳキャパシタを形成する。
【０００６】
ＭＩＳＦＥＴを形成する場合には、さらに不純物のイオン注入を行った後、９００℃のＲＴＡ（Rapid Thermal Annealing）などの熱処理を行って当該不純物を活性化することにより、ソース／ドレイン領域を形成する。
【０００７】
このように、高誘電率のゲート絶縁膜上に酸素排出金属膜を形成すれば、ＲＴＡによる熱処理を行う際に、酸素を消費して低誘電率の界面絶縁膜を分解することができ、これにより有効ゲート絶縁膜厚を低減することができる。
【０００８】
しかし、かかる場合、酸素排出金属膜としてのハフニウム膜が酸素を消費して酸化されることにより、ハフニウム酸化膜が形成され、その結果、このハフニウム酸化膜は、ゲート絶縁膜として機能する。従って、界面絶縁膜を薄膜化しても、酸素排出金属膜が酸化されることによって形成されたハフニウム酸化膜の膜厚が厚い場合には、かえって有効ゲート絶縁膜厚が増加するという問題があった。
【非特許文献１】Changhwan Choi et al, “Fabrication of TaN-gated Ultra-Thin MOSFETs (EOT<1.0nm) with HfO2 using a Novel Oxygen Scavenging Process for Sub 65nm Applications”, Symposium on VLSI Technology Digest of Technical Papers, pp 226-227, 2005
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、ゲート絶縁膜の膜厚が増加することを抑制することができる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様による半導体装置の製造方法は、
半導体基板上に絶縁膜を形成するステップと、
前記絶縁膜上に第１の金属膜を形成するステップと、
前記第１の金属膜の上方に、酸素分子１モルあたりの金属酸化物を生成する際の生成エネルギーが負であって、かつ前記生成エネルギーの絶対値が前記第１の金属膜より大きい第２の金属膜を形成するステップと、
前記第１及び第２の金属膜にパターニングを行うステップと、
所定の熱処理を行うステップと
を備える。
【００１１】
また本発明の一態様による半導体装置は、
半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成された第１の金属膜と、
前記第１の金属膜の上方に形成され、酸素分子１モルあたりの金属酸化物を生成する際の生成エネルギーが負であって、かつ前記生成エネルギーの絶対値が前記第１の金属膜より大きい第２の金属膜と
を備える。
【発明の効果】
【００１２】
本発明の半導体装置及びその製造方法によれば、ゲート絶縁膜の膜厚が増加することを抑制することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照して説明する。
【００１４】
（１）第１の実施の形態
図１に、本発明の第１の実施の形態によるＭＩＳキャパシタの製造方法を示す。図１に示すように、例えば２５０℃のオゾン（Ｏ３）雰囲気中で酸化処理を行うことにより、Ｐ型半導体基板１０上に、例えばシリコン酸化（ＳｉＯ２）膜からなる界面絶縁膜（図示せず）を０.５ｎｍ程度形成する。
【００１５】
同一のチャンバ内において、シリコン及びハフニウムにおけるハフニウムの割合が例えば６０％であるハフニウムシリケート（ＨｆＳｉＯＸ）膜を２.５ｎｍ程度堆積する。続いて、同一のチャンバ内において、２５０℃のオゾン雰囲気中でアニール（熱処理）を行った後、さらに７００℃のアンモニア（ＮＨ３）雰囲気中でアニールを行って、炭素（Ｃ）などの不純物を低減すると共に窒素（Ｎ）を添加することにより、ゲート絶縁膜２０として、例えば窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜を形成する。
【００１６】
次に、ゲート電極の仕事関数（電子を外側に取り出すのに必要な最小エネルギー）を制御する仕事関数制御金属膜３０として、例えばケイ化タンタル（ＴａＳｉＸ）膜（Ｘ＝２.５）又は窒化チタン（ＴｉＮ）膜を１０ｎｍ程度堆積する。なお、ケイ化タンタル膜は、ＮＭＩＳＦＥＴに適した仕事関数を有し、窒化チタン膜は、ＰＭＩＳＦＥＴに適した仕事関数を有する。
【００１７】
仕事関数制御金属膜３０上に、ゲート電極の抵抗を低減するための低抵抗化金属膜４０として、例えばタングステン（Ｗ）膜を５０ｎｍ程度堆積する。低抵抗化金属膜４０上に、仕事関数制御金属膜３０及び低抵抗化金属膜４０より酸化され易い金属からなる酸素吸収金属膜５０として、例えばチタン（Ｔｉ）膜を堆積する。
【００１８】
酸素吸収金属膜５０上に、レジストとの密着性を改善するためのレジスト密着性改善金属膜６０として、例えば窒化チタン膜を１０ｎｍ程度堆積する。その後、フォトリソグラフィ技術を用いて、レジスト密着性改善金属膜６０上に所望のレジストパターンを形成し、これをマスクとしてパターニングを行うことにより、ゲート電極を形成する。
【００１９】
そして、ＭＩＳＦＥＴのソース／ドレイン領域を形成するための活性化に相当する熱処理として、１０００℃又は１０５０℃の窒素（Ｎ２）雰囲気中で、保持時間を極力短くした高温のアニールを行う。なお、保持時間は、好ましくは１秒以下である。その後、水素（Ｈ２）を含む窒素（Ｎ２）ガス（フォーミングガス）中で、４００℃のシンタリング（電極の熱処理）を行うことにより、ＭＩＳキャパシタ７０を形成する。
【００２０】
以上の方法によって製造されたＭＩＳキャパシタ７０は、半導体基板１０上に、図示しない界面絶縁膜、ゲート絶縁膜２０、仕事関数制御金属膜３０、低抵抗化金属膜４０、酸素吸収金属膜５０及びレジスト密着性改善金属膜６０が形成されている。
【００２１】
ここで図２に、酸素吸収金属膜５０を形成するチタン膜の膜厚と、ＭＩＳキャパシタ７０における有効ゲート絶縁膜厚（ＥＯＴ）との関係の一例を示す。この図２に示すように、例えば仕事関数制御金属膜３０としてケイ化タンタル（ＴａＳｉＸ）膜を使用したゲート電極において、１０００℃又は１０５０℃のうちいずれのアニールを行っても、低抵抗化金属膜４０とレジスト密着性改善金属膜６０との間に、酸素吸収金属膜５０としてチタン膜を挿入した場合には、当該チタン膜を挿入しない場合（チタン膜厚が０ｎｍである場合）と比較して、有効ゲート絶縁膜厚を低減することができる。なお、仕事関数制御金属膜３０として窒化チタン（ＴｉＮ）膜を使用したゲート電極においても、同様の効果を得ることができる。
【００２２】
また、チタン膜の膜厚が５ｎｍ又は１０ｎｍのいずれの場合であっても、ほぼ同様の有効ゲート絶縁膜厚を得ることができる。従って、チタン膜の膜厚が厚くなっても、有効ゲート絶縁膜厚が増加することはなく、当該有効ゲート絶縁膜厚を低減することができる。
【００２３】
さらに図３に、ＭＩＳキャパシタ７０表面からの深さ方向における、酸素（Ｏ）及びチタン（Ｔｉ）の濃度分布を示す。
【００２４】
ここでは、シリコン基板上に、シリコン酸化（ＳｉＯ２）膜、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜（膜厚２.５ｎｍ）、ケイ化タンタル（ＴａＳｉＸ）膜（膜厚１０ｎｍ）、タングステン（Ｗ）膜（膜厚５０ｎｍ）及び窒化チタン（ＴｉＮ）膜（膜厚１０ｎｍ）を積層し、タングステン膜と窒化チタン膜の間にチタン（Ｔｉ）膜を１０ｎｍ挿入した場合と、挿入しない場合とにおいて、１０５０℃のアニールを行うことにより得られる、酸素及びチタンの濃度分布を示す。
【００２５】
なお、図３において、深さＲ１の範囲は、窒化チタン膜及びチタン膜が挿入されている場合にはチタン膜が形成されている領域を示し、深さＲ２の範囲は、タングステン膜が形成されている領域を示し、深さＲ３の範囲は、ケイ化タンタル膜、窒化ハフニウムシリケート膜及びシリコン酸化膜が形成されている領域を示し、深さＲ４の範囲は、シリコン基板が形成されている領域を示す。
【００２６】
この図３に示すように、チタン膜を挿入した場合には、チタン膜を挿入しない場合と比較して、タングステン膜（深さＲ２の範囲）における酸素濃度が低下し、またケイ化タンタル膜、窒化ハフニウムシリケート膜及びシリコン酸化膜（深さＲ３の範囲）における酸素濃度も低下する。なお、チタン膜を挿入した場合には、チタン膜（深さＲ１の範囲の右側部分）における酸素濃度が高くなり、当該チタン膜が酸素を吸収している。
【００２７】
また、タングステン膜（深さＲ２の範囲）におけるチタン濃度は、検出限界以下であり、チタンは、ゲート絶縁膜２０である窒化ハフニウムシリケート膜に到達していない。すなわち、タングステン膜と窒化チタン膜との間にチタン膜を挿入すれば、チタン膜をゲート絶縁膜２０である窒化ハフニウムシリケート膜に直接接触させなくても、ゲート電極における酸素濃度を低減することができる。
【００２８】
より具体的には、ゲート電極を形成するタングステン膜やケイ化タンタル膜などの中に存在する酸素は、これらタングステン膜やケイ化タンタル膜より酸化され易いチタン膜と優先的に結合することにより、チタン膜と優先的に酸化物を形成し、これによりチタン膜は、タングステン膜やケイ化タンタル膜中の酸素を吸収する。
【００２９】
また、チタン膜は、タングステン膜やケイ化タンタル膜より酸化され易いことに加えて、シリコンよりも酸化され易いため、ゲート電極中の酸素は、シリコンと結合するよりも、チタン膜と優先的に結合することにより、チタン酸化物を形成する。
【００３０】
これにより、シリコン基板と窒化ハフニウムシリケート膜との界面や、窒化ハフニウムシリケート膜と窒化チタン膜との界面に、絶縁物であるシリコン酸化物や金属酸化物が新たに形成されることがなくなり、従って有効ゲート絶縁膜厚の増加を抑制することができる。
【００３１】
因みに、ゲート絶縁膜２０に接触しない位置であっても、均一な絶縁膜が形成されると、これは、ゲート絶縁膜２０を有するキャパシタに直列にキャパシタを接続することになる。しかし、本実施の形態の場合、チタン膜は、酸素を吸収しても、正規組成のチタン酸化物を生成することはない。このため、当該酸素を吸収したチタン膜は、絶縁膜として機能せず、電流を流すことから、有効ゲート絶縁膜が増加することはない。
【００３２】
ここで図４に、挿入されるチタン膜の膜厚を０〜１０ｎｍの範囲内で変化させた場合における、有効ゲート絶縁膜厚（ＥＯＴ）とゲートリーク電流密度（Ｊｇ）との関係の一例を示す。この図４に示すように、仕事関数制御金属膜３０の種類とアニールの温度とが同一であれば、チタン膜の膜厚にかかわらず、有効ゲート絶縁膜厚及びゲートリーク電流密度特性は、ほぼ同様の特性になる。従って、チタン膜を挿入しても、このことがゲートリーク電流に影響を及ぼすことはない。
【００３３】
ところで、金属の酸化され易さは、金属が金属酸化物を生成する際の生成エネルギーを比較することにより判断される。ここで図５に、２９８Ｋ及び１気圧の条件下で、種々の金属酸化物を生成する場合における、酸素（Ｏ２）１ｍｏｌあたりの標準生成エネルギーを示す。なお、標準生成エネルギーは、いずれも負であるため、これら金属酸化物を生成する化学反応は、発熱反応に相当し、当該化学反応は自発的に進行する。
【００３４】
この図５に示すように、チタン（Ｔｉ）は、その標準生成エネルギーの絶対値が、タングステン（Ｗ）、タンタル（Ｔａ）、シリコン（Ｓｉ）より大きいため、これらより酸化され易い。
【００３５】
また、仕事関数制御金属膜３０を形成する窒化チタン（ＴｉＮ）は、チタン酸化物（ＴｉＯ２）を生成する際、チタン（Ｔｉ）と窒素（Ｎ）の結合を切るエネルギーを余分に必要とするため、チタンより酸化されにくい。
【００３６】
また、タンタル及びシリコンのいずれもチタンより酸化されにくいことから、仕事関数制御金属膜３０を形成するケイ化タンタル（ＴａＳｉＸ）も、窒化チタンと同様に、チタンより酸化されにくい。なお、ケイ化タンタル（ＴａＳｉＸ）を酸化することによりタンタル酸化物（Ｔａ２Ｏ５）やシリコン酸化物（ＳｉＯ５）を形成する場合には、ケイ化タンタル（ＴａＳｉＸ）の結合を切るエネルギーを余分に必要とするため、ケイ化タンタルは、タンタル及びシリコンを直接酸化する場合より酸化されにくい。
【００３７】
このように本実施の形態によれば、ゲート電極を透過する酸素の濃度や、ゲート電極に含まれる酸素の濃度を低減することができ、従って高温の熱処理（アニール）を行う際に、ゲート絶縁膜２０の膜厚が増加することを抑制することができる。また、薄い酸素吸収金属膜５０を挿入するだけで良く、簡易な構成で所望の効果を得ることができる。また、酸素吸収金属膜５０がゲート絶縁膜２０と接触していないため、酸素吸収金属膜５０が酸化されても、ゲート絶縁膜２０の膜厚が増加することはない。
【００３８】
なお上述の第１の実施の形態は一例であって、本発明を限定するものではない。例えば、酸素吸収金属膜５０として、チタン膜ではなく、ハフニウム（Ｈｆ）膜やジルコニウム（Ｚｒ）膜などを使用しても良い。
【００３９】
因みに、酸素吸収金属膜５０は、仕事関数制御金属膜３０及び低抵抗化金属膜４０より酸化され易いだけでなく、これら仕事関数制御金属膜３０及び低抵抗化金属膜４０より窒化され易い。
【００４０】
従って、例えば窒素雰囲気中で高温の熱処理（アニール）を行う場合において、ゲート電極を透過する窒素の濃度を低減することができる。また、例えば窒化チタン膜から拡散される窒素や、窒化ハフニウムシリケート膜においてシリコンやハフニウムなどと十分に結合を形成していない窒素など、ゲート電極に含まれる窒素の濃度を低減することができる。
【００４１】
これにより、窒素がシリコンと結合することによって、絶縁膜であるシリコン窒化（ＳｉＮ）膜が形成され、ゲート絶縁膜２０の膜厚が増加することを抑制することができ、またゲート閾値電圧の変動や移動度の劣化を抑制することができる。
【００４２】
（２）第２の実施の形態
図６〜図１１に、本発明の第２の実施の形態によるＮＭＩＳＦＥＴの製造方法を示す。図６に示すように、Ｎ型半導体基板１００の表面部分にＰ型半導体領域１１０及び素子分離絶縁膜１２０を形成する。
【００４３】
図７に示すように、半導体基板１００上にゲート絶縁膜１３０を形成する。このゲート絶縁膜１３０としては、例えば、シリコン酸化物（ＳｉＯ２）などからなる膜厚が１ｎｍ以下の界面絶縁膜と、ハフニウム酸化物（ＨｆＯ２）などからなる膜厚が３ｎｍ以下の高誘電率絶縁膜とを積層した絶縁膜を使用することができる。
【００４４】
この場合、界面絶縁膜としては、例えばハフニウムシリケート（ＨｆＳｉＯＸ）のように、上層の高誘電率絶縁膜の構成要素が混在したものでも良く、また窒化シリケート（ＳｉＯＮ）のように、窒素が添加されたものでも良い。
【００４５】
また、高誘電率膜としては、ハフニウム酸化物（ＨｆＯ２）、ハフニウム酸化物にシリコン又はアルミニウムを添加したハフニウムシリケート（ＨｆＳｉＯＸ）又はハフニウムアルミネート（ＨｆＡｌＯＸ）、ハフニウム酸化物に窒素を添加したハフニウム酸窒化物（ＨｆＯＮ）、ハフニウム酸化物にシリコン又はアルミニウムと窒素とを同時に添加した窒化ハフニウムシリケート（ＨｆＳｉＯＮ）又は窒化ハフニウムアルミネート（ＨｆＡｌＯＮ）などを使用することができる。
【００４６】
なお、この場合、ハフニウム酸化物ではなく、ジルコニウム酸化物（ＺｒＯ２）又はジルコニウム酸化物にシリコン、アルミニウム、窒素などを添加したものを使用しても良く、またＬａなどのランタノイド又はイットリウム（Ｙ）の酸化物、若しくはこれらの酸化物にシリコン、アルミニウム、窒素などを添加したものを使用しても良い。さらに、高誘電率膜は、シリコン酸化膜又はシリコン酸窒化（ＳｉＯＮ）膜の単層であっても良い。
【００４７】
図８に示すように、ゲート絶縁膜１３０上に、ゲート電極の仕事関数を制御する仕事関数制御金属膜１４０を堆積する。この仕事関数制御金属膜１４０は、ＮＭＩＳＦＥＴを形成する場合には、フェルミレベルの位置がシリコンの禁制帯中央より伝導電子帯に近いものが適しており、例えばＴａＳｉＸ、ＷＳｉＸ、ＴｉＳｉＸ、などの金属ケイ化物、又はＴａＳｉＸＮＹ、ＷＳｉＸＮＹ、ＴｉＳｉＸＮＹなどの金属ケイ化物に窒素を添加したものを使用することができる。
【００４８】
また、光電子放出などによって測定された仕事関数がシリコンの禁制帯中央より荷電子帯よりであっても、ＮｉＳｉＸ、ＰｔＳｉＸ、ＣｏＳｉＸ、などのＳｉを含む金属ケイ化物は、ゲート絶縁膜１３０上で、フェルミレベル・ピンニングと呼ばれる現象によって、フェルミレベルが伝導電子帯から０.２ｅＶ程度禁制帯中央に寄った位置に固定されるため、ＮＭＩＳＦＥＴ用の仕事関数制御金属として使用することができる。
【００４９】
また、Ｔａ、Ｎｂ、ＶなどのＶａ属元素も、ＮＭＩＳＦＥＴに適したフェルミレベルの位置を示し、これらの材料の仕事関数（真空準位とフェルミレベルのエネルギー差）は、ほぼ４.０〜４.６ｅＶの間に位置する。
【００５０】
次に、仕事関数制御金属膜１４０上に例えばＷ、Ｍｏ、Ｔａなどの低抵抗化金属膜１５０を堆積した後、低抵抗化金属膜１５０上に酸素吸収金属膜１６０を堆積する。酸素吸収金属膜１６０は、第１の実施の形態と同様に、仕事関数制御金属膜１４０及び低抵抗化金属膜１５０の組み合わせに応じて、標準生成エネルギーを比較することにより決定されることができ、例えばＴｉ、Ｚｒ、ＨｆなどのＩＶａ金属、又はＴａなどのＶａ金属を使用することができる。
【００５１】
酸素吸収金属膜１６０上に、例えばＴｉＮなどの保護膜１７０を堆積する。この保護膜１７０は、後にゲートキャップ膜１８０を堆積する際に、仕事関数制御金属膜１４０、低抵抗化金属膜１５０及び酸素吸収金属膜１６０を保護するための膜である。
【００５２】
保護膜１７０上に、例えばシリコン窒化（ＳｉＮ）膜からなるゲートキャップ膜１８０を堆積する。このゲートキャップ膜１８０は、後に行われるイオン注入や洗浄工程から保護膜１７０の上面を保護する役割を果たす。なお、ゲートキャップ膜１８０としては、例えばシリコン窒化膜のように還元雰囲気中で堆積される絶縁膜、又はプラズマＣＶＤ法などによって低温で形成されるシリコン酸化膜、又はこれらの複合膜を使用することができる。
【００５３】
図９に示すように、ゲートキャップ膜１８０上にフォトレジストを塗布し、露光及び現像を行うことにより、ゲートパターンを有するレジストマスク１９０を形成する。このレジストマスク１９０をマスクとして、ＲＩＥによって、ゲートキャップ膜１８０、保護膜１７０、酸素吸収金属膜１６０、低抵抗化金属膜１５０、仕事関数制御金属膜１４０及びゲート絶縁膜１３０にエッチングを行うことにより、ゲート電極２００及びゲート絶縁膜１３０を形成する。なお、この場合、レジストマスク１９０をマスクとして、ゲートキャップ膜１９０のみにパターニングを行い、当該ゲートキャップ膜１９０をハードマスクとして、パターニングを行っても良い。
【００５４】
図１０に示すように、シリコン窒化膜などを例えば１０ｎｍ以下の膜厚で等方的に堆積した後、ＲＩＥによって、当該シリコン窒化膜にエッチングを行うことにより、オフセットスペーサ２１０を形成する。続いて、ヒ素（Ａｓ）などのイオン注入を行って、ソース／ドレインエクステンション領域２２０を形成した後、ボロン（Ｂ）などのイオン注入を行って、ＨＡＬＯ領域（ポケット領域）２３０を形成する。
【００５５】
図１１に示すように、シリコン窒化膜などを例えば１００ｎｍ以下の膜厚で等方的に堆積した後、ＲＩＥによって、当該シリコン窒化膜にエッチングを行うことにより、側壁スペーサ２４０を形成する。なお、この側壁スペーサ２４０は、シリコン窒化膜の単層でも良く、又はシリコン窒化膜とシリコン酸化膜などとの複合膜であっても良い。
【００５６】
続いて、ヒ素（Ａｓ）などのイオン注入を行った後、例えば１０００℃乃至１０５０℃の温度で１秒以下のＲＴＡなどのアニールを行って当該イオン注入したヒ素を活性化させることにより、ソース／ドレイン領域２５０を形成する。
【００５７】
なお、この場合、アニールとしては、キセノン（Ｘｅ）フラッシュランプを用いたアニール（ＦＬＡ）、レーザ光を用いたアニール、５００℃かつ数十分程度のアニールを用いたＳＰＥＲ（solid phase epitaxial regrowth）などを使用すれば良い。
【００５８】
その後、必要に応じて、ソース／ドレイン領域２５０の表面部分にシリサイド（図示せず）を形成した後、層間絶縁膜及び配線（図示せず）を順次形成することにより、ＮＭＩＳＦＥＴ２６０を形成する。
【００５９】
以上の方法によって製造されたＮＭＩＳＦＥＴ２６０は、図１１に示すように、Ｎ型半導体基板１００の表面部分に素子分離絶縁膜１２０が形成され、当該素子分離絶縁膜１２０によって分離されたＰ型半導体領域１１０の中央部分には、ゲート絶縁膜１３０を介して、仕事関数制御金属膜１４０、低抵抗化金属膜１５０、酸素吸収金属膜１６０、保護膜１７０及びゲートキャップ膜１８０からなるゲート電極２００が形成されている。
【００６０】
ゲート電極２００の側面には、オフセットスペーサ２１０を介して側壁スペーサ２４０が形成され、またゲート電極２００の下方に位置し、かつＰ型半導体領域１１０の表面付近には、チャネル領域２７０が形成されている。
【００６１】
このチャネル領域２７０の両端には、ソース／ドレインエクステンション領域２２０が形成され、ソース／ドレインエクステンション領域２２０の下方には、ＨＡＬＯ領域（ポケット領域）２３０が形成され、さらにソース／ドレインエクステンション領域２２０と素子分離絶縁膜１２０との間には、ソース／ドレイン領域２５０が形成されている。
【００６２】
このように本実施の形態によれば、第１の実施の形態と同様の効果を得ることができ、さらに、高温の熱処理（アニール）を行う際に、ゲート絶縁膜１３０の膜厚が増加することを抑制することができることから、駆動能力の高いトランジスタを安定して製造することができる。
【００６３】
なお上述の第２の実施の形態は一例であって、本発明を限定するものではない。例えば、ＮＭＩＳＦＥＴではなく、ＰＭＩＳＦＥＴを形成しても良く、またフォトリソグラフィ技術を用いてレジストマスクを形成し、別種のイオン注入を行うことにより、ＣＭＩＳＦＥＴを形成しても良い。
【００６４】
かかる場合、ＰＭＩＳＦＥＴにおいて使用される仕事関数制御金属膜としては、フェルミレベルの位置がシリコンの禁制帯中央より荷電子帯に近いものが適しており、例えばＴｉＮＸ、ＺｒＮＸ、ＨｆＮＸ、ＶＮＸ、ＮｂＮＸ、ＴａＮＸ、ＣｒＮＸ、ＭｏＮＸ、ＴｉＮＸ、ＷＮＸなどの金属窒化物、又はＣｒ、Ｍｏ、ＷなどのＶＩａ属金属、又はＣｏ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｕ、ＩｒなどのＶＩＩＩ属金属、ＲｅなどのＶＩＩａ属金属、又はこれらの化合物を使用することができる。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１の実施の形態によるＭＩＳキャパシタの製造方法における工程別素子の断面構造を示す縦断面図である。
【図２】酸素吸収金属膜を形成するチタン膜の膜厚と、ＭＩＳキャパシタにおける有効ゲート絶縁膜厚（ＥＯＴ）との関係を示す説明図である。
【図３】ＭＩＳキャパシタ表面からの深さ方向における、酸素（Ｏ）及びチタン（Ｔｉ）の濃度分布を示す説明図である。
【図４】挿入されるチタン膜の膜厚を変化させた場合における、有効ゲート絶縁膜厚（ＥＯＴ）とゲートリーク電流密度（Ｊｇ）との関係を示す説明図である。
【図５】各種金属酸化物を生成する場合における、酸素（Ｏ２）１ｍｏｌあたりの標準生成エネルギーを示す説明図である。
【図６】本発明の第２の実施の形態によるＮＭＩＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図７】同ＮＭＩＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図８】同ＮＭＩＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図９】同ＮＭＩＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１０】同ＮＭＩＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１１】同ＮＭＩＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【符号の説明】
【００６６】
１０、１００ 半導体基板
２０、１３０ ゲート絶縁膜
３０、１４０ 仕事関数制御金属膜
４０、１５０ 低抵抗化金属膜
５０、１６０ 酸素吸収金属膜
６０ レジスト密着性改善金属膜
７０ ＭＩＳキャパシタ
１７０ 保護膜
１８０ ゲートキャップ膜
２００ ゲート電極
２５０ ソース／ドレイン領域
【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を形成するステップと、
前記絶縁膜上に第１の金属膜を形成するステップと、
前記第１の金属膜の上方に、酸素分子１モルあたりの金属酸化物を生成する際の生成エネルギーが負であって、かつ前記生成エネルギーの絶対値が前記第１の金属膜より大きい第２の金属膜を形成するステップと、
前記第１及び第２の金属膜にパターニングを行うステップと、
所定の熱処理を行うステップと
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の金属膜を形成するステップでは、
前記第１の金属膜の上方に、酸素分子１モルあたりの金属酸化物を生成する際の生成エネルギーが負であって、かつ前記生成エネルギーの絶対値が前記第１の金属膜及びシリコン酸化物より大きい第２の金属膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成された第１の金属膜と、
前記第１の金属膜の上方に形成され、酸素分子１モルあたりの金属酸化物を生成する際の生成エネルギーが負であって、かつ前記生成エネルギーの絶対値が前記第１の金属膜より大きい第２の金属膜と
を備えることを特徴とする半導体装置。
【請求項４】
前記第２の金属膜は、
前記第１の金属膜の上方に形成され、酸素分子１モルあたりの金属酸化物を生成する際の生成エネルギーが負であって、かつ前記生成エネルギーの絶対値が前記第１の金属膜及びシリコン酸化物より大きいことを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第２の金属膜は、
チタン、ジルコニウム又はハフニウムのいずれかであることを特徴とする請求項３記載の半導体装置。
【請求項１】
半導体基板上に絶縁膜を形成するステップと、
前記絶縁膜上に第１の金属膜を形成するステップと、
前記第１の金属膜の上方に、酸素分子１モルあたりの金属酸化物を生成する際の生成エネルギーが負であって、かつ前記生成エネルギーの絶対値が前記第１の金属膜より大きい第２の金属膜を形成するステップと、
前記第１及び第２の金属膜にパターニングを行うステップと、
所定の熱処理を行うステップと
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の金属膜を形成するステップでは、
前記第１の金属膜の上方に、酸素分子１モルあたりの金属酸化物を生成する際の生成エネルギーが負であって、かつ前記生成エネルギーの絶対値が前記第１の金属膜及びシリコン酸化物より大きい第２の金属膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成された第１の金属膜と、
前記第１の金属膜の上方に形成され、酸素分子１モルあたりの金属酸化物を生成する際の生成エネルギーが負であって、かつ前記生成エネルギーの絶対値が前記第１の金属膜より大きい第２の金属膜と
を備えることを特徴とする半導体装置。
【請求項４】
前記第２の金属膜は、
前記第１の金属膜の上方に形成され、酸素分子１モルあたりの金属酸化物を生成する際の生成エネルギーが負であって、かつ前記生成エネルギーの絶対値が前記第１の金属膜及びシリコン酸化物より大きいことを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第２の金属膜は、
チタン、ジルコニウム又はハフニウムのいずれかであることを特徴とする請求項３記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００７−２６６２３０（Ｐ２００７−２６６２３０Ａ）
【公開日】平成１９年１０月１１日（２００７．１０．１１）
【国際特許分類】
【出願番号】特願２００６−８８１３７（Ｐ２００６−８８１３７）
【出願日】平成１８年３月２８日（２００６．３．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１９年１０月１１日（２００７．１０．１１）
【国際特許分類】
【出願日】平成１８年３月２８日（２００６．３．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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