【課題】浅い接合領域上に、低抵抗で均一なニッケルモノシリサイド層を形成する。
【解決手段】絶縁膜およびシリコン領域が形成されたシリコン基板上に金属ニッケル膜を、前記絶縁膜およびシリコン領域を覆うように形成し、前記シリコン基板を熱処理し、前記シリコン領域表面および前記金属ニッケル膜の表面に、組成が主としてＮｉ₂Ｓｉで表される第１のニッケルシリサイド層を形成し、前記第１のニッケルシリサイド層形成工程の後、前記金属ニッケル膜をウェットエッチング処理により除去し、前記第１のニッケルシリサイド層を、シランガス中における熱処理により、ニッケルモノシリサイド（ＮｉＳｉ）を主とする第２のニッケルシリサイド層に変換する。 （もっと読む）

ＤＲＡＭメモリーデバイスのようなメモリーデバイスは、メモリーデバイスの下部ゲート領域と接触するＤＲＡＭメモリーの局所的配線の上方に１つかまたはそれ以上の金属層を含んでもよい。半導体コンポーネントのサイズが減少し、かつ、回路密度が増大するにつれて、これらの上部金属層における金属ルーティングの密度は、次第に、加工するのが難しくなる。上部金属層に結合されてもよい付加的金属ルーティングを下部ゲート領域に提供することによって、上部金属層の間隔要件が、緩和され、それと同時に、半導体デバイスのサイズを維持することができる。さらに、メモリーデバイスのゲート領域に形成された付加的金属ルーティングは、ストラッピング構造において、その他の金属コンタクトに平行に配置されてもよく、それによって、ＤＲＡＭメモリーセルの埋め込みデジット線のような金属コンタクトの抵抗を減少させる。 （もっと読む）

【課題】 ＮＢＴＩ劣化を抑制することのできるトランジスタ構造を有する半導体装置を提供する。
【解決手段】 半導体装置の製造方法は、ｎ型領域を有するシリコン基板の上に、窒素を含む酸化シリコンを用いたゲート絶縁膜と、ホウ素を含むシリコンを用いたゲート電極とを形成する工程と、ゲート電極両側の前記シリコン基板内にｐ型ソース／ドレイン領域を形成する工程と、ゲート電極の側壁上に酸化シリコンを用いてサイドウォールスペーサを形成する工程と、ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜を形成する工程と、層間絶縁膜の平坦化された表面から内部に向って凹部を形成し，該凹部内に下地のバリア層とその上の銅領域を含む銅配線とを埋め込む工程と、銅配線の上に炭化シリコン層を形成する工程と、 前記炭化シリコン層の上方に絶縁層をＣＶＤで形成する工程と、を含むことを特徴とする。 （もっと読む）

【課題】シリサイド層を有するトランジスタの製造安定性を向上させる。
【解決手段】シリコン基板１０１の素子形成面にゲート電極１０５およびその側壁を覆うサイドウォール１０７を形成し、ゲート電極１０５の周囲のシリコン基板１０１に、ソース・ドレイン領域１０９を形成する。サイドウォール１０７が形成されたシリコン基板１０１の素子形成面全面に、Ｎｉ膜１１５を形成した後、シリコン基板１０１を加熱し、ソース・ドレイン領域１０９においてシリコン基板１０１とＮｉ膜１１５とを反応させる。その後、未反応のＮｉ膜１１５を除去し、ソース・ドレイン領域１０９の上部の領域にＮｉシリサイド層１１１を形成する。Ｎｉ膜１１５を形成する工程またはシリコン基板１０１を加熱しシリコン基板１０１とＮｉ膜１１５とを反応させる工程において、サイドウォール１０７上に、Ｎｉ膜１１５が途切れた断絶部１１７を形成する。 （もっと読む）

【課題】選択的ポリマー蒸着を用いたプラズマエッチング方法及びこれを用いたコンタクトホール形成方法を提供する。
【解決手段】フォトレジストパターン３３０’の上部及び露出されたキャッピング部３０６の上部にポリマーを選択的に蒸着してポリマー層３４０’を形成する段階と、前記フォトレジストパターン３３０’、キャッピング部３０６及びこれらの上部に形成されたポリマー層３４０’をマスクとして絶縁膜３２０を二次プラズマエッチングする段階とを含み、前記露出されたキャッピング部３０６の上部に形成されるポリマー層３４０’の厚さがコンタクトホール３２２底面に形成されるポリマー層３４０’の厚さに比べて大きくなるように行うことを特徴とする選択的ポリマー蒸着を用いた自己整合コンタクトホール形成方法である。 （もっと読む）

【課題】異なる高さのコンタクト線を有する高密度ＭＯＳＦＥＴ回路を製造するための構造、方法などを提示すること。
【解決手段】このＭＯＳＦＥＴ回路は、コンタクト線（５００、１３００）と、コンタクト線（５００、１３００）の近くに位置するゲート（３１０、１２１０）とを含む。コンタクト線（５００、１３００）は、ゲート（３１０、１２１０）の高さよりも低い高さを含む。このＭＯＳＦＥＴ回路はさらに、ゲート（３１０、１２１０）の近くに位置するゲート・スペーサ（７１０、７１５、１６１０、１６１５）を含み、コンタクト線（５００、１３００）とゲート（３１０、１２１０）との間のコンタクト線（５００、１３００）の近くに位置するコンタクト線スペーサを含まない。 （もっと読む）

【課題】ソース・ドレイン領域にシリサイド層が設けられたトランジスタの接合リーク電流を抑制する。
【解決手段】シリコン基板１０１の素子形成面にゲート電極１０５を形成した後、シリコン基板１０１に絶縁膜を形成する。絶縁膜をエッチバックしてゲート電極１０５の側壁を覆うサイドウォール１０７を形成するとともに、サイドウォール１０７の側方のソース・ドレイン領域１０９が形成される領域において、シリコン基板１０１の素子形成面をエッチング除去し、素子形成面に略水平な掘り下げ面を形成する。その後、ゲート電極１０５の周囲のシリコン基板１０１に不純物をイオン注入し、ソース・ドレイン領域１０９を形成する。そして、ゲート電極１０５が設けられたシリコン基板１０１の素子形成面にＮｉ膜を形成し、Ｎｉ膜とシリコン基板１０１とを反応させて、Ｎｉシリサイド層１１１を形成する。 （もっと読む）

【課題】ゲートの頂部が拡張された半導体トランジスタ（１００）およびそれを形成するための方法を提供する。
【解決手段】ゲートの頂部が拡張された半導体トランジスタ（１００）は、（ａ）チャネル領域ならびに第１および第２のソース／ドレイン領域（８４０および８５０）を含み、チャネル領域が、第１および第２のソース／ドレイン領域（８４０および８５０）の間に配置された半導体領域と、（ｂ）チャネル領域と直接物理的に接触しているゲート誘電体領域（４１１）と、（ｃ）頂部（５１２）および底部（５１５）を含むゲート電極領域（５１０）とを含む。底部（５１５）は、ゲート誘電体領域（４１１）と直接物理的に接触している。頂部（５１２）の第１の幅（５１７）は、底部（５１５）の第２の幅（５１６）より大きい。ゲート電極領域（５１０）は、ゲート誘電体領域（４１１）によってチャネル領域から電気的に絶縁されている。 （もっと読む）

【課題】同一基板上に形成されるＰＭＯＳトランジスタとＮＭＯＳトランジスタのＦＵＳＩゲート構造における組成を制御することができる半導体装置を得ること。
【解決手段】ＰＭＯＳトランジスタ４０Ｐのゲート電極４２Ｐの基板面と平行な方向の断面積が、基板表面から上方に行くにしたがって広くなる逆テーパ形状を有し、ＮＭＯＳトランジスタ４０Ｎのゲート電極４２Ｎの基板面と平行な方向の断面積が、基板表面から上方に行くにしたがって狭くなる順テーパ形状を有し、ＰＭＯＳトランジスタ４０Ｐのゲート電極４２Ｐの上面の面積が、ＮＭＯＳトランジスタ４０Ｎのゲート電極４２Ｎの上面の面積よりも広く、ゲート電極におけるフルシリサイド化させるための金属とシリコンの組成比がＰＭＯＳトランジスタ４０ＰとＮＭＯＳトランジスタ４０Ｎとで異なる。 （もっと読む）

【課題】可及的に簡略な構成で、かつ高集積度、高性能の半導体装置を得ることを可能にする。
【解決手段】半導体基板１上に板状に設けられた第１導電型の第１半導体領域３と、第１半導体領域の第１側面に設けられた第１強誘電体絶縁膜４と、第１強誘電体絶縁膜の第１半導体領域と反対側の面に設けられた第１ゲート電極６と、第１半導体領域の第２側面に設けられた第２強誘電体絶縁膜５と、第２強誘電体絶縁膜の第１半導体領域と反対側の面に設けられた第２ゲート電極７と、第１及び第２ゲート電極に挟まれるように第１半導体領域に形成されるチャネル領域と、チャネル領域の両側の第１半導体領域に設けられた第２導電型の第１ソース・ドレイン領域８と、を備え、第１半導体領域の厚さが第１半導体領域の不純物濃度で決まる空乏層の最大厚さの二倍よりも薄い。 （もっと読む）

【課題】セル領域のウェットエッチングの際に、ゲートスペーサを構成する絶縁層の損傷を防止する半導体素子の製造方法を提供すること。
【解決手段】セル領域と周辺領域とが画定された半導体基板３１上にゲートラインを形成する工程と、前記ゲートラインの上に、シリコン酸化膜３５、シリコン窒化膜３６、及び非晶質カーボン層３７を順に積層してゲートスペーサ膜を形成する工程と、非晶質カーボン層３７上に、非晶質カーボン層３７とエッチング速度がほぼ同じ物質で感光膜パターン３８を形成する工程と、感光膜パターン３８をエッチングマスクとして、前記周辺領域の前記ゲートスペーサ膜を異方性エッチングすることにより、３重構造のゲートスペーサ３５Ａ〜３７Ａを形成する工程と、前記周辺領域にイオン注入を行い、ソース／ドレイン領域１９を形成する工程と、感光膜パターン３８及び非晶質カーボン層３７をエッチングにより同時に除去する工程とを含む。 （もっと読む）

【課題】 半導体装置及びその製造方法に関し、動作領域にＳｉ／ＳｉＣのヘテロ接合を用い、ＳｉＣに依ってｎチャネル・トランジスタ及びｐチャネル・トランジスタそれぞれに好適な歪みを印加できるようにして超高速の半導体装置を実現しようとする。
【解決手段】 半導体装置に含まれるｎチャネル絶縁ゲート型ＦＥＴに於いては、Ｓｉ層１上に形成されたＳｉＣ層２と、ＳｉＣ層２上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成されたゲート電極４と、Ｓｉ層１上に形成されたＳｉＣ層２のうちソース領域５及びドレイン領域６を覆う部分の上に形成されてＳｉに比較して格子定数が小さく且つＳｉＣに近い格子定数をもつ物質で構成された層、即ち、３Ｃ−ＳｉＣ層８とを備える。 （もっと読む）

【課題】ゲート電極としてＦＵＳＩゲート電極を用いた半導体装置において、同一導電型を有する各トランジスタの閾値電圧を調整する。
【解決手段】基板１００上に第１のゲート絶縁膜１０３Ａを介して形成された金属シリサイド膜よりなる第１のゲート電極１１５ａ（又は１１５ｂ）を有する第１導電型の第１のトランジスタ１１５Ａ（又は１１５Ｂ）と、基板１００上に第２のゲート絶縁膜１０３Ａを介して形成された金属シリサイド膜よりなる第２のゲート電極１１６ａ（又は１１６ｂ）を有する第１導電型の第２のトランジスタ１１６Ａ（又は１１６Ｂ）とを備え、第１のゲート電極１１５ａ（又は１１５ｂ）及び第２のゲート電極１１６ａ（又は１１６ｂ）の各々は、互いに異なるシリサイド組成比を有している。 （もっと読む）

【課題】接合リーク不良の抑制が可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１０の表面上にゲート電極３４を形成し、ゲート電極３４の側壁に側壁絶縁膜４１を形成する。ゲート電極３４及び側壁絶縁膜４１を覆うように半導体基板１０に金属膜を堆積し、半導体基板１０を雰囲気ガス中に載置して、半導体基板１０の表面及び裏面のそれぞれから雰囲気ガスの熱伝導により金属膜を加熱して金属シリサイド膜を形成する。 （もっと読む）

【課題】ゲート長が異なっていても、均一な金属組成比のフルシリサイドゲート電極を備え、かつその金属組成比を容易に制御できる半導体装置及びその製造方法を提供する。
【解決手段】異なるゲート長のポリシリコンゲート電極９，２９において、その上端の高さを等しく、かつサイドウオール２０よりも低く形成する。そして、ポリシリコンゲート電極９，２９を覆うように金属膜８を形成後、熱処理によりシリサイド化する。ポリシリコンゲート電極２１の上端の高さが、サイドウオール２０の上端の高さよりも低く形成されているので、微細なゲート長であってもシリサイド反応が加速されることなく、一次元的に進む。その結果、ゲート長が異なるポリシリコンゲート電極９，２９でも、均一な金属組成比のフルシリサイドゲート電極を安定して形成できる。 （もっと読む）

【課題】エミッタ層の寸法幅を微細化した高性能な半導体装置の製造方法を提供する。
【解決手段】シリコン基板１上に、素子分離膜３に囲まれた活性領域Ａ１を形成する。素子分離膜３の上には活性領域Ａ１を含む側の所定の領域に開口部Ａ２を有するシリコン酸化膜からなる保護膜４を設ける。この活性領域Ａ１上にＳｉＧｅ合金層６ａを形成し、ＳｉＧｅ合金層６ａ上にシリコン膜７およびｎ型拡散層（エミッタ層）１３を形成する。このｎ型拡散層１３は断面凸状のシリコン膜７の一部にｎ型不純物を拡散させて形成する。またｎ型拡散層１３の上に多結晶シリコン膜８ａおよびシリサイド膜１５ａを形成する。さらにｎ型拡散層１３、多結晶シリコン膜８ａ、及びシリサイド膜１５ａは、絶縁膜からなる側壁膜１１で囲う。さらにＳｉＧｅ合金層６ａのうち内部ベース層として働く領域の外側に、外部ベース層としてｐ^＋拡散層１２ａおよびシリサイド膜１５ｂを形成する。 （もっと読む）

【課題】高いオン電流とソース／ドレイン拡散層における低い接合リーク電流を両立可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１上に設けられたゲート絶縁膜３を含む。ゲート電極２１は、ゲート絶縁膜上に設けられ、第１部分を含む。第１部分は、半導体と金属との化合物からなり、下面がゲート絶縁膜に達する。第１部分内の金属元素の密度は第１値である。１対のソース／ドレイン拡散層１１は、ゲート電極の下方のチャネル領域を挟む。導電膜２３は、半導体基板のソース／ドレイン拡散層の部分に設けられ、半導体と金属との化合物からなる。導電膜内の金属元素の密度は、第１値より小さい第２値である。 （もっと読む）

【課題】ＳＯＩ基板に作り込まれたＭＯＳＦＥＴをＦＤ動作させる際に、基板浮遊効果と短チャネル効果との両方を抑制し、更に、寄生抵抗の増大、イオン注入による欠陥、及び閾値電圧の低下についても抑制する。
【解決手段】第１及び第２主電極領域３７を選択的にエピタキシャル成長させることによって、不純物が導入されていないチャネル領域３９よりも厚い膜厚とする。また、ゲート電極２５は、完全にサリサイド化されており、シリサイドゲート電極４５となっている。 （もっと読む）

【課題】Ｆｉｎ型トランジスタの金属ゲート電極を高抵抗化させることなく、トランジスタを正常に動作させることができる半導体装置を提供する。
【解決手段】半導体装置の製造方法は、半導体材料から成り、上面が保護膜４０で被覆されたＦｉｎ３０を絶縁層２０上に形成し、Ｆｉｎの側面にゲート絶縁膜５０を形成し、Ｆｉｎを被覆するようにゲート電極材料６０を堆積し、ゲート電極材料を平坦化し、ゲート電極材料を加工することによってゲート電極６２を形成し、ゲート電極を被覆するように層間絶縁膜９０を堆積し、ゲート電極の上面を露出させ、ゲート電極の上面上に金属１１０を堆積し、ゲート電極と金属とを反応させることによってゲート電極をシリサイド化し、金属のうち未反応の金属を除去することによって、保護膜の上面上に溝１１５が形成され、溝に導電体１２０を充填することを具備する。 （もっと読む）

【課題】サリサイド構造のトランジスタと非サリサイド構造のトランジスタとが１つの基板に形成された半導体装置において、サリサイド化の際の保護膜によってサリサイド構造のトランジスタのコンタクト抵抗が上昇することを防ぐことができるようにする。
【解決手段】半導体装置は、シリコンからなる基板１１に形成された、非サリサイド構造の第１のＭＩＳトランジスタ５１と、サリサイド構造の第２のＭＩＳトランジスタ５２とを備えている。第１のＭＩＳトランジスタ５１は、シリコンからなる第１のゲート電極１４Ａと、第１のサイドウォール１５Ａと、第１のソース・ドレイン１６Ａと、第１のゲート電極１４Ａの上面及び第１のソース・ドレイン１６Ａの上面を覆う、プラズマ雰囲気において成長させたプラズマ反応膜１８とを有している。 （もっと読む）