【課題】半導体装置を微細化するとともに、ゲート電極と不純物拡散領域とを接続する共通コンタクトにおける電流リークを抑制する。
【解決手段】半導体装置１００は、第１のゲート電極１０８と、第４のソース・ドレイン領域１１４ｂと、これらを電気的に接続する共通コンタクト１１２と、を含む。ゲート長方向の断面において、第１のゲート電極１０８と第４のソース・ドレイン領域１１４ｂとが離間して設けられるとともにこれらの間の半導体基板１６０表面全面に素子分離絶縁膜１０２が形成され、第１のゲート電極１０８と第４のソース・ドレイン領域１１４ｂとの間の距離が、ゲート長方向の他の断面における第１のゲート電極１０８側壁に形成されたサイドウォールの幅と実質的に等しい。 （もっと読む）

【課題】 コンタクトパッドを形成する半導体装置の製造方法において、隣接する半導体素子間のショートを防止する。
【解決手段】 シリコン基板１１上に、それぞれが金属層１５を含むゲート電極１７とゲート電極１７を覆うゲート側壁絶縁膜２０とを有する複数のゲート電極構造体を形成する工程と、ゲート電極構造体を覆って全面にポリシリコン膜を堆積する工程と、ポリシリコン膜をパターニングし、隣接する２つのゲート電極構造体の間でシリコン基板１１に接続するコンタクトパッド２２を形成する工程（図３（ｇ））と、ゲート側壁絶縁膜のくぼみ２１に残留するポリシリコン２４を酸化させて酸化シリコン２５に形成する工程（図３（ｈ））とをこの順に有する。 （もっと読む）

【課題】均一なシリサイド相を有するＦＵＳＩゲート電極を含む半導体装置およびその製造方法を提供する。
【解決手段】シリコンゲート２０２を含む基板全面上にＮｉ膜２０５を堆積後、ＣＭＰ処理等によってシリコンゲート２０２の一部を除去し、上面が平坦で膜厚が均一なＮｉ層２０６をシリコンゲート２０２の直上に残す。続いて、シリサイド反応を行わせることにより、均一なシリサイド相を有するゲート電極２０７を形成することができる。 （もっと読む）

【課題】製造工程を複雑にすることなく、金属シリサイドよりなるゲート電極及びこのゲート電極を覆うストレッサ膜を形成しうる半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板１０内にチャネル領域を挟んで形成されたソース／ドレイン領域３８と、チャネル領域上にゲート絶縁膜１２を介して形成された金属シリサイドよりなるゲート電極４４とを有するＮ型ＭＩＳＦＥＴと、ゲート電極４４を内包するようにゲート電極４４の側壁部から上面部に渡って形成され、１ＧＰａ〜２ＧＰａの引張り応力を有し、チャネル領域に引っ張り応力を印加する絶縁膜４６とを有する。 （もっと読む）

【課題】ソース領域及びドレイン領域における不純物の活性化及びコンタクト抵抗の低減を効率良く行うことができる、生産性に優れた半導体装置の製造方法を提供すること。
【解決手段】基板上に半導体膜を形成する工程、前記半導体膜を含む前記基板上にゲート絶縁膜を形成する工程、前記ゲート絶縁膜上にゲート電極を形成する工程、前記ゲート電極をマスクとして前記ゲート絶縁膜をエッチングし、前記半導体膜を露出する工程、全面に金属層を形成する工程、前記ゲート電極をマスクとして前記半導体膜に不純物を注入する工程、及び前記不純物注入領域に熱処理を施し、前記半導体膜中の不純物を活性化するとともに、前記半導体膜と金属層との界面に金属シリサイド層を形成する工程を具備することを特徴とする。 （もっと読む）

【課題】 ｐ−ＭＯＳトランジスタとｎ−ＭＯＳトランジスタとのゲート電極形状のばらつきを防止し、微細化に好適な半導体装置の製造方法を提供する。
【解決手段】 半導体基板１１の主面にゲート絶縁膜を介して上部の不純物濃度が下部より高く、且つ第１および第２の領域における導電型が互いに異なるゲート電極膜を形成する工程と、ゲート電極パターンを有する第１絶縁膜をマスクとして、第１および第２の領域のゲート電極膜の上部をエッチングして第１および第２ゲート電極の上部１８ａ、２３ａを形成する工程と、第１および第２ゲート電極の上部１８ａ、２３ａの側壁に第２絶縁膜を形成する工程と、第１および第２絶縁膜をマスクとして、第１および第２の領域のゲート電極膜の下部をエッチングして第１および第２ゲート電極の下部１８ｂ、２３ｂを形成する工程を有する。 （もっと読む）

【課題】
ｎＭＯＳＦＥＴのゲートとｐＭＯＳＦＥＴのゲートとが異なる低抵抗材料で形成された半導体装置とその製造方法を提供する。
【解決手段】
ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとを有する半導体装置であって、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴのそれぞれは、シリコン基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極両側に形成されたソース／ドレイン領域と、を有し、ｐＭＯＳＦＥＴのゲート電極及びソース／ドレイン領域と、ｎＭＯＳＦＥＴのソース／ドレイン領域とは、金属リッチのシリサイドで形成され、ｎＭＯＳＦＥＴのゲート電極は、置換アルミニウムで形成される。 （もっと読む）

【課題】ボーダレス・コンタクトを有するデュアル・ワーク・ファンクション半導体構造およびその製造方法を提供する。
【解決手段】この構造は、実質的に無キャップのゲート１０８と、無キャップのゲートに隣接する拡散部１１６への導電コンタクト１３４，１７０とを備え、導電コンタクトは、ゲートに対しボーダレスである電界効果トランジスタ（ＦＥＴ）を含むことができる。この構造は、デュアル・ワーク・ファンクション構造であるため、導電コンタクトを、無キャップゲートに電気的に接続することなく、無キャップゲート上に延長させることができる。 （もっと読む）

【課題】半導体装置のより微細化に適し、しかも低コストである半導体装置の製造方法を提供すること。
【解決手段】本発明は、半導体シリコン基板表面上に形成されたポリシリコン膜からなるゲート電極構造とこれを覆う層間絶縁膜を有する半導体装置の製造方法において、層間絶縁膜形成後、層間絶縁膜を貫いてコンタクトホールを開口させて所望のコンタクト面を露出させる工程、少なくともコンタクトホール側壁部及びコンタクト面上に絶縁膜を堆積させる工程、絶縁膜をエッチバックすることによりコンタクトホール側壁部にサイドウォール状絶縁膜を形成することを特徴とする半導体装置の製造方法を提供する。 （もっと読む）

【課題】ＭＩＳＦＥＥＤデバイスシステムおよびそれを製造する方法を開示する。
【解決手段】本発明は、ＭＩＳＦＥＥＤデバイス構造のコンテクスト内でソース接続および／またはドレイン接続のためにショットキーバリア接触（３０１、３０２）を利用して、短チャネル効果を制御するためにハロー／ポケット注入および浅いソース／ドレイン拡張部の必要性を除去する。付け加えると、本発明は、ＭＩＳＦＥＥＤ製造と関連した寄生バイポーラ利得を無条件に除去し、製造コストを減らし、デバイス性能パラメータを厳密に制御し、従来技術と比較して優れたデバイス特性を提供する。 （もっと読む）

【課題】 Ｔ字型又はΓ型のゲート電極を用いる場合に、耐湿性を向上させることができる半導体装置及びその製造方法を得る。
【解決手段】 半導体基板と、半導体基板上に離間して形成されたソース電極及びドレイン電極と、ソース電極とドレイン電極との間に配置され、半導体基板とショットキ接合されたＴ字型又はΓ型のゲート電極と、ゲート電極の下部の柱状部分を覆う酸化膜とを有し、酸化膜とソース電極及びドレイン電極とは離間している。 （もっと読む）

【課題】微小構造を有するマイクロマシンの量産に際して、微小構造体と微小構造体を制御する半導体素子を同一基板上に形成し、コストを低減する方法を提供する。
【解決手段】マイクロマシンの作製に際して、膜のパターン形成を行うためのマスク材料を用いて犠牲層を形成し、半導体素子を形成する領域におけるマスクの除去と、微小構造体を形成する領域における犠牲層とマスクの除去を同一の工程にて行う。具体的には絶縁性基板上に選択的に犠牲層１０３を形成し、犠牲層を覆って半導体層１０４を形成し、半導体層上にマスク１０５を形成し、マスクを用いて半導体層をエッチングし、マスク及び犠牲層の除去を同時に行う微小電気機械式装置の作製方法を提供する。 （もっと読む）

【課題】ゲート電極上にシリサイド膜を有し、従来に比べてより一層の高密度化が可能な半導体装置及びその製造方法を提供する。
【解決手段】ゲート電極６２及びＬＤＤ層６３が形成された半導体基板６０の上にシリサイドブロックとなるＳｉＮ膜６４を形成し、このＳｉＮ膜６４にゲート電極６２に通じる開口部を設ける。この開口部を介してゲート電極６６の表面をシリサイド化してシリサイド膜６６を形成する。次に、ＳｉＯ₂からなる層間絶縁膜６７を形成し、フォトリソグラフィ法により層間絶縁膜６７の上面からＬＤＤ層６３に到達するコンタクトホール６７ｈを形成する。そして、このコンタクトホール６７ｈを介してＬＤＤ層６３に不純物を高濃度に導入して、ソース／ドレイン層６３ａを形成する。 （もっと読む）

【課題】デュアルゲート構造及びその製造方法、デュアルゲート構造を備える半導体素子及びその製造方法を提供する。
【解決手段】半導体素子は、基板上に形成された少なくとも２つのスタックゲート構造を備える。２つのスタックゲート構造は、各々半導体層及び半導体層上に形成された金属層を備える。基板上に形成された２つのスタックゲート構造は、相異なる中間層、すなわち、２つのスタックゲートのうち１つは、オーミック層を備え、２つのスタックゲートのうち他の１つは、オーミック層を備えないことにその特徴がある。 （もっと読む）

【課題】低抵抗で、かつ接合リーク電流の少ないＣｏシリサイド層を形成することのできるサリサイドプロセスを提供する。
【解決手段】Ｃｏ純度が９９．９９％以上で、ＦｅおよびＮｉの含有量が１０ｐｐｍ以下、より好ましくはＣｏ純度が９９．９９９％の高純度Ｃｏターゲットを用いたスパッタリング法によってウエハの主面上に堆積したＣｏ膜をシリサイド化することにより、ＭＯＳＦＥＴのゲート電極（８ｎ、８ｐ）、ソース、ドレイン（ｐ^＋型半導体領域１３、ｎ^＋型半導体領域１４）の表面に低抵抗で接合リーク電流の少ないＣｏＳｉ_２層（１６ｂ）を形成する。 （もっと読む）

【課題】 高誘電率ゲート絶縁膜を使用したＭＩＳＦＥＴにおいて高誘電率ゲート絶縁膜を劣化させることなくＭＩＳＦＥＴの特性を向上させる。
【解決手段】 基板１の活性領域上に高誘電率ゲート絶縁膜４Ａを介してゲート電極５が形成されている。ゲート電極５の側面には絶縁性のサイドウォール７が形成されている。高誘電率ゲート絶縁膜４Ａはゲート電極５の下側からサイドウォール７の下側まで連続的に形成されている。高誘電率ゲート絶縁膜４Ａにおけるサイドウォール７の下側領域の厚さは、高誘電率ゲート絶縁膜４Ａにおけるゲート電極５の下側領域の厚さよりも小さい。 （もっと読む）

【課題】シリサイド化されたゲートの形成方法を提供する。
【解決手段】ゲートは、ゲートの上部を通じたシリサイド化を制限しつつ、その側面を通じてシリサイド化される。ブロッキング膜は、ゲート膜上に形成され、ゲート膜の側壁は露出される。ゲートの側壁上に金属膜が形成され、熱処理されてゲート膜をシリサイド化する。ブロッキング膜上に形成されたシリサイド膜をエッチングマスクとして使用するエッチング工程を通じてゲートの側壁は露出される。 （もっと読む）

【課題】工程数を増加させずにメタルゲート構造の加工性を向上した、４５ｎｍ世代以降のＳｏＣデバイスの製造に対応可能な半導体装置の製造方法を得る。
【解決手段】半導体基板上に高誘電率材料層を形成する高誘電率材料層形成工程と、前記高誘電率材料層上に該高誘電率材料層に接するとともに金属、金属合金、またはこれらの化合物からなる金属層を形成した後、該金属層をパターニングすることにより金属ゲート電極層を形成するゲート電極層形成工程と、前記金属ゲート電極層の側壁部にウエットエッチング耐性を有する保護膜を形成する保護膜形成工程と、前記高誘電率材料層をウエットエッチングによりパターニングして高誘電率ゲート絶縁膜を形成する高誘電率ゲート絶縁膜形成工程と、を含む。 （もっと読む）

【課題】ゲート抵抗を十分に低抵抗化できると共に、高耐圧が得られる半導体装置を提供する。
【解決手段】ｐ型半導体基板１１上にはｐ型ボディ領域１４が形成され、ボディ領域１４の表面領域にはｎ+型ソース領域１５が形成されている。半導体基板１１上にはｎ+型ドレイン領域１７が形成され、ソース領域１５とドレイン領域１７との間の半導体基板１１の表面領域にはｎ-型ドリフト領域１８が形成されている。ソース領域１５とドリフト領域１８との間のボディ領域１４上及び半導体基板１１上にはゲート絶縁膜１９が形成され、ゲート絶縁膜１９上にはゲート電極２１が形成されている。ゲート電極２１の上面全体、ソース領域１５上及びドレイン領域１７上にはシリサイド膜２２が形成されている。さらに、ドリフト領域１８上には保護絶縁膜２０が形成され、ソース領域１５側のゲート電極２１の側面上にはゲート側壁絶縁膜２３が形成されている。 （もっと読む）

【課題】シェアードコンタクトを有し、且つ、リーク電流の低減が図れる半導体装置及びその製造方法を提供する。
【解決手段】シェアードコンタクト形成領域に位置するゲート電極配線１４ｂの上面上及び側面上にはシリサイド層２０ｄが形成されている。そして、層間絶縁膜２２には、Ｎ型ソース・ドレイン領域１９ｂ上のシリサイド層２０ｂ及びゲート電極配線１４ｂ上のシリサイド層２０ｄに接続するシェアードコンタクトとなるコンタクトプラグ２４ｂが形成されている。これにより、層間絶縁膜２２にコンタクトホール２３ｂを形成した際、半導体基板１１の表面を露出させることなく形成することができる。 （もっと読む）