【課題】ＳＰＥ方式及び後続熱処理を用いてコンタクト物質をエピタキシャルシリコンとして形成する場合に発生する後続ＣＭＰ工程でのディッシング現象を最小化させること。
【解決手段】 接合層が形成された半導体基板の上部に層間絶縁膜を形成するステップと、前記層間絶縁膜をエッチングして前記接合層を露出させるコンタクトホールを形成するステップと、前記コンタクトホールの底面の自然酸化膜を除去するための表面洗浄ステップと、固相エピタキシー方式を用いて前記コンタクトホールを埋めるコンタクト層を形成するが、前記接合層とのコンタクト領域ではエピタキシャル層に成長させ、前記コンタクトホールの残りの領域及び前記層間絶縁膜の表面では非晶質層に成長させるステップと、前記コンタクト層の非晶質層を選択的に平坦化させ、セルランディングプラグコンタクトを形成するステップとを含む。 （もっと読む）

【課題】 ＭＩＳＦＥＴのゲート電極の側壁部に形成されるサイドウォールと、隣接するＭＩＳＦＥＴのサイドウォールとの間隔が狭くても、層間絶縁膜の形成時にボイド等の不良を低減させるためのサイドウォールの構造を有する半導体装置及びその製造方法を提供する。
【解決手段】 隣り合う第１のゲート電極と第２のゲート電極とを有する半導体基板の全面に、絶縁膜を形成する絶縁膜形成工程と、絶縁膜を加工して、第１のゲート電極のゲート側壁部に形成される第１のサイドウォールと、第２のゲート電極のゲート側壁部に形成される第２のサイドウォールとを形成し、第１のサイドウォールと第２のサイドウォールとの間の形状を、第１のゲート電極及び第２のゲート電極の表面から半導体基板の表面に近くなるに伴い狭くなるような階段形状に形成するサイドウォール形成工程と、半導体基板の全面に、層間絶縁膜を形成する層間絶縁膜形成工程とを有する。 （もっと読む）

【課題】 低仕事関数金属の不適切な熱安定性のために、ｎＦＥＴ仕事関数とｐＦＥＴ仕事関数との両方を適正にするために用いることができるゲート・スタックを有するＣＭＯＳ構造体を提供すること。
【解決手段】 本発明は、半導体基板の１つの領域上に配置された少なくとも１つのｎＭＯＳデバイスと、半導体基板の別の領域上に配置された少なくとも１つのｐＭＯＳデバイスとを含む、ＣＭＯＳ構造体に向けられる。本発明によれば、少なくとも１つのｎＭＯＳデバイスは、ゲート誘電体と、４．２ｅＶ未満の仕事関数を有する低仕事関数の元素状金属と、その場金属キャッピング層と、ポリシリコン・カプセル化層とを含むゲート・スタックを含み、少なくとも１つのｐＭＯＳデバイスは、ゲート誘電体と、４．９ｅＶより大きい仕事関数を有する高仕事関数の元素状金属と、金属キャッピング層と、ポリシリコン・カプセル化層とを含むゲート・スタックを有する。本発明はまた、こうしたＣＭＯＳ構造体を製造する方法も提供する。 （もっと読む）

【課題】タングステンの異常酸化を発生させず且つ素子の電気的特性の劣化を防止することが可能な半導体素子の製造方法を提供する。
【解決手段】半導体基板上の一領域上に、金属膜を含むゲートを形成する段階と、前記金属膜の酸化を誘発させないＬＰＣＶＤ法によって全表面上にＬＰＣＶＤ酸化膜を形成する段階とを含む。 （もっと読む）

【課題】非シリサイド形成領域にシリサイド化防止膜を選択的に形成することによって、シリサイド形成領域に所望のシリサイド膜を確実に形成する。
【解決手段】半導体基板にゲート電極４ａ、４ｂ、４ｃ及びｎ型ソース・ドレイン領域９ａ、９ｂを形成した後、基板上の全面に炭素含有絶縁膜１５及び保護絶縁膜１０を順次形成する。その後、レジスト１１をマスクにして、シリサイド形成領域ＡｒｅａＡの保護絶縁膜１０を除去した後、レジスト１１をＯ₂アッシングによって除去する。このとき、シリサイド形成領域ＡｒｅａＡの炭素含有絶縁膜１５を改質して改質絶縁膜１５ａを形成する。その後、改質絶縁膜１５ａを選択的に除去した後、非シリサイド形成領域ＡｒｅａＢの炭素含有絶縁膜１５をシリサイド化防止膜にして、シリサイド形成領域ＡｒｅａＡにシリサイド膜１２ａ、１２ｂを選択的に形成する。 （もっと読む）

【課題】ゲート絶縁膜に高誘電体膜を用いても短チャネル効果の抑制を図る。
【解決手段】シリコン基板１０１と、このシリコン基板１０１上に形成されたゲート絶縁膜１０８と、このゲート絶縁膜１０８上に形成されたゲート電極１０９，１１０と、このゲート電極１０９，１１０を挟むようにシリコン基板１０１から形成され、シリサイド１１５，２０２からなるソース及びドレインとをそれぞれ具備したＮＭＩＳＦＥＴとＰＭＩＳＦＥＴとを具備する半導体装置であって、ゲート絶縁膜１０８の材料は高誘電体膜であること、及びゲート電極の材料は金属であることの少なくとも一方の条件を満たし、且つＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴを構成するシリサイドの材料は、それぞれ異なる。 （もっと読む）

【課題】 ゲート電極の高さが低くなっても、ゲート電極とソース・ドレイン領域間の短絡の防止を図ることができるように改良された半導体装置の製造方法を提供することを主要な目的とする。
【解決手段】 半導体基板１の上に、ゲート絶縁膜３を介在させて、その上面に第１の絶縁層５が形成されたゲート電極１０を形成する。ゲート電極１０の側壁および第１の絶縁層５の上面を被覆するように、半導体基板１の上に第２の絶縁層７を形成する。第２の絶縁層７をエッチングバックし、ゲート電極１０の側壁にサイドウォールスペーサ１１を形成するとともに、素子領域の表面を露出させる。第１の絶縁層５をゲート電極１０の上面から除去する。ゲート電極１０の上面およびソース・ドレイン領域１ｂの表面を被覆するように、半導体基板１の表面に高融点金属膜８を形成し、その後アニールし、ゲート電極１０の上面およびソース・ドレイン領域１ｂの表面をシリサイド化し、シリサイド化層９を形成する。 （もっと読む）

【課題】 様々なパターンを有するゲート電極をフルシリサイド化することができる半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、半導体基板１０上にゲート絶縁膜３０を形成し、ゲート絶縁膜上にゲート電極４０、４２を形成し、ゲート電極上に金属膜１００を堆積し、第１の熱処理を施すことによってゲート電極の上部をシリサイド化し、第１の熱処理においてシリサイド化しなかった金属膜を除去し、第２の熱処理を施すことによってゲート電極の下部までシリサイド化する。 （もっと読む）

【課題】ゲート閾値ばらつきを抑制でき、且つ駆動電流量劣化を招く寄生抵抗増大を抑止可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１上にゲート絶縁膜３を堆積する工程と、ゲート絶縁膜３上にゲート電極４を形成する工程と、ゲート電極４を覆うように絶縁膜５，６を堆積する工程と、異方性エッチングにより半導体基板１が露出しないように絶縁膜５，６の一部を除去する工程と、等方性エッチングにより絶縁膜５，６の一部を除去してゲート電極４の側壁にスペーサ５，６を形成するとともに、半導体基板１を露出させる工程と、ゲート電極４及びスペーサ５，６をマスクとして用いて半導体基板１に不純物イオンを注入して熱処理を行い半導体領域７ａ〜７ｄを形成する工程 （もっと読む）

【課題】 サリサイドプロセスにおけるシリサイド細線化を防ぎ、設計により近い理想的なシリサイド寸法が確保できるポリサイドゲート電極を有する半導体装置及びその製造方法を提供する。
【解決手段】 基板１１上にシリコン酸化膜等のゲート絶縁膜１３、ポリシリコン層１４を順次形成する。このポリシリコン層１４を選択的に除去してポリシリコンパターン１４１を形成し、側壁として絶縁膜１６を形成する。その後、ポリシリコンパターン１４１の上部を所定厚さＴ１だけ除去する。これにより、絶縁膜１６の上部をポリシリコンパターン１４１の上面よりも高くする。所定厚さＴ１は、破線に示すように、ポリシリコンパターン１４１上に形成しようとするシリサイド層１９の側部が絶縁膜１６の上部で保護されるような形態となるように設定される。 （もっと読む）

【課題】コンタクトやビアを形成する際の、露光時の光量不足による開口不良を抑制する。
【解決手段】コンタクトプラグ１７の断面形状を、長手方向に所定の間隔をおいて配置された複数の第一領域３０２と、隣接する第一領域３０２を連結する、第一領域より幅狭の第二領域３０４とを含む形状とする。第一領域３０２は、それぞれ円弧状の形状（領域の外縁の少なくとも一部が円弧をなす形状）を有する。第二領域３０４と第一領域３０２の長手方向長さ比ｂ／ａ＝（ｄ−ｒ）／ｒを、０．５以下とする。 （もっと読む）

本発明は、フォトリソグラフィ技術を適用することなく、ベース領域（７）に自己整合で形成されるベース接続領域（２３）を有するヘテロ接合バイポーラトランジスタを製造する方法を提供する。更に、コレクタ接続領域（３１）及びエミッタ領域（２９）が、フォトリソグラフィ技術を適用することなく、同時に形成され、ベース接続領域に自己整合される。
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【課題】ＬＤＤ構造を有し、ソース／ドレイン領域に自己整合的に金属シリサイド層が形成されているＭＯＳＦＥＴの製造方法において、ソース／ドレイン領域上のシリサイド層がＬＤＤ層と接触しないようにする。
【解決手段】サイドウォール５１形成時のエッチングをＲＩＥとウエットエッチングの二段階で行い、ＲＩＥでシリコン基板１のＬＤＤ層４上に酸化シリコン膜５Ａを残存させ、ウエットエッチングでこの酸化シリコン膜５Ａを除去する。 （もっと読む）

【課題】ＬＤＤ領域を有する微細ＴＦＴを、工程数の少ないプロセスで作製し、各回路に応じた構造のＴＦＴを作り分けることを課題とする。また、ＬＤＤ領域を有する微細ＴＦＴであってもオン電流を確保することを課題とする。
【解決手段】ゲート電極を２層とし、下層のゲート電極のゲート長を上層のゲート電極のゲート長よりも長くし、ハットシェイプ型のゲート電極を形成する。この際に、レジストの後退幅を利用して上層のゲート電極のみをエッチングし、ハットシェイプ型のゲート電極を形成する。また、配線と半導体膜のコンタクト部をシリサイド化し、コンタクト抵抗を下げる。 （もっと読む）

【課題】 ハフニウム系高誘電体材料からなるゲート絶縁膜を用いたＣＭＯＳトランジスタのしきい値電圧を最適化する。
【解決手段】 ｎＭＯＳトランジスタとｐＭＯＳトランジスタのゲート絶縁膜は、ＨｆＯ_X膜と、ＨｆＯ_X膜上に形成されたＨｆＡｌＯ_X膜とを含んでいる。このとき、ＨｆＡｌＯ_X膜とゲート電極との界面には、ゲート電極を構成するｎ型多結晶シリコン膜中のシリコン原子と、ＨｆＡｌＯ_X膜中のＨｆ原子との結合（Ｈｆ−Ｓｉ結合）およびｎ型多結晶シリコン膜中のシリコン原子と、ＨｆＡｌＯ_X膜中のＡｌ原子との結合（Ａｌ−Ｏ−Ｓｉ結合）が生成する。そこで、ＨｆＡｌＯ_X膜中のＡｌ濃度を変えることによって、ｎ型多結晶シリコンの仕事関数とｐ型多結晶シリコンの仕事関数とがミッドギャップ（ＭＯＳトランジスタのしきい値電圧＝０）を挟んで対称となるように制御する。 （もっと読む）

【課題】 自己整合的に形成されるコンタクトとゲート電極の間の耐圧を向上させる。
【解決手段】 シリコン基板１の上で少なくとも制御用ゲート（ポリシリコン８ａ）を含むゲート構造Ａ、金属電極９ａ、ハードマスク１０ａを積層した積層パターンＢの側面に窪み１１ａを形成して、これを埋め込むように積層パターンＢの側面にサイドウォール１３を形成した構造とする。これにより窪み１１ａがない場合と比較して、コンタクト１９と金属電極９ａの間隔が大きくなるため、コンタクト１９とゲート構造Ａの間の耐圧を向上させることができる。 （もっと読む）

【課題】ＬＤＤ構造を有し、ソース／ドレイン領域に自己整合的に金属シリサイド層が形成されているＭＯＳＦＥＴの製造方法において、ソース／ドレイン領域上のシリサイド層がＬＤＤ層と接触しないようにする。
【解決手段】ソース／ドレイン領域６形成後のシリコン基板１に保護膜用の酸化シリコン膜７を形成した後、チタン膜８を形成する部分の上から酸化シリコン膜７を除去し、第１のサイドウォール５１の両側に第２のサイドウォール７１を形成するパターニングを行う。次に、シリコン基板１上にチタン膜８を形成した後、所定の熱処理を行って、シリコン基板１およびゲート電極３とチタン膜８を反応させて、ソース／ドレイン領域６上およびゲート電極３上にシリサイド層９を形成する。 （もっと読む）

【課題】トランジスタ特性の劣化を伴うことなく高誘電率絶縁膜をゲート絶縁膜に用いることができる半導体装置及びその製造方法を提供する。
【解決手段】ポリシリコン膜をパターニングすることにより、ゲート電極１６を形成し、シリコンと結合してシリコン基板１０及び素子分離膜１２を保護する保護層を形成する下地保護用ガスと、高誘電率絶縁膜１４をエッチングするエッチング用ガスとを含む混合ガスによるプラズマを用いたドライエッチングにより、ゲート電極１６の両側のシリコン基板１０上及び素子分離膜１２上の高誘電率絶縁膜１４を除去する。 （もっと読む）

【課題】 半導体装置の閾値電圧を制御する。
【解決手段】 ｎＭＯＳ形成領域とｐＭＯＳ形成領域にマスク９を形成した後、ｐＭＯＳ形成領域にあるマスク９を除去し、ｎＭＯＳ形成領域とｐＭＯＳ形成領域に所定量の金属１１を堆積して、ｐＭＯＳ形成領域のゲート電極３ｂをフルシリサイド化する。そして、これと同様の手順でｎＭＯＳ形成領域のゲート電極３ａを所定量の金属でフルシリサイド化する。堆積する金属の量によって各ゲート電極３ａ，３ｂのシリサイド組成をそれぞれ制御することができるため、各トランジスタについて最適な閾値電圧を得ることが可能になる。 （もっと読む）

一体的に統合されたトレンチＦＥＴおよびショットキーダイオードを含む構造体であって、半導体領域内に伸張するゲートトレンチと、ゲートトレンチの各側面に位置し、実質的に三角形状のソース領域と、隣接するトレンチ間における半導体領域内部に伸長するコンタクト開口と、コンタクト開口を満たし、各ソース領域の傾斜した側壁部の少なくとも一部に沿ってソース領域と電気的に接触し、且つコンタクト開口の底部に沿って半導体領域と電気的に接触し、且つ半導体領域とショットキーコンタクトを形成する導電体層と、を含む。 （もっと読む）