半導体装置の製造方法
【課題】 様々なパターンを有するゲート電極をフルシリサイド化することができる半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、半導体基板10上にゲート絶縁膜30を形成し、ゲート絶縁膜上にゲート電極40、42を形成し、ゲート電極上に金属膜100を堆積し、第1の熱処理を施すことによってゲート電極の上部をシリサイド化し、第1の熱処理においてシリサイド化しなかった金属膜を除去し、第2の熱処理を施すことによってゲート電極の下部までシリサイド化する。
【解決手段】 半導体装置の製造方法は、半導体基板10上にゲート絶縁膜30を形成し、ゲート絶縁膜上にゲート電極40、42を形成し、ゲート電極上に金属膜100を堆積し、第1の熱処理を施すことによってゲート電極の上部をシリサイド化し、第1の熱処理においてシリサイド化しなかった金属膜を除去し、第2の熱処理を施すことによってゲート電極の下部までシリサイド化する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置の製造方法に関する。
【背景技術】
【0002】
近年、ゲート電極全体をシリサイド化(以下、フルシリサイド化という)するMOSFETを半導体基板上に製造することが考えられている。このフルシリサイド電極は、ロジック回路、メモリ回路またはアナログ回路におけるトランジスタに採用することができる。
【0003】
しかし、同一の半導体基板上に形成されるMOSFETであっても、ゲート電極のゲート長およびゲート幅には、広狭(大小)の差がある。シリサイドプロセスの進行は、このようなゲート電極のパターンの相違によって異なる。そのため、総てのパターンのゲート電極をフルシリサイド化することは困難であった。
【0004】
例えば、ゲートパターンの面積が小さいゲート電極のパターンでは、シリサイド化が速く進行する。ゲート電極の材料に対して一定の比率の金属が必要であり、面積が狭いゲート電極のパターンでは、金属がゲート電極の周辺から多く供給されるからである。従って、この場合、ゲート電極はフルシリサイド化されやすく、尚且つ、金属含有率の大きいシリサイドになりやすい。金属含有率が大きいシリサイドは、余剰の金属を除去するエッチング工程において金属とともにエッチングされるおそれがある。よって、このエッチング工程で、ゲート電極自体がエッチングされてしまうという問題があった。
【0005】
一方、ゲートパターンの面積が広いゲート電極のパターンでは、シリサイド化の進行が遅い。これは、シリサイド工程において、メタルがゲート電極の周辺から充分に供給され得ないからである。従って、この場合には、ゲート電極はフルシリサイド化され難いという問題が生じる。
【特許文献1】米国特許第6,555,453号明細書
【発明の開示】
【発明が解決しようとする課題】
【0006】
そこで、様々なパターンを有するゲート電極を容易にフルシリサイド化することができる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【0007】
本発明に係る実施形態に従った半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極上に金属膜を堆積し、第1の熱処理を施すことによって前記ゲート電極の上部をシリサイド化し、前記第1の熱処理においてシリサイド化しなかった前記金属膜を除去し、第2の熱処理を施すことによって前記ゲート電極の下部までシリサイド化することを具備する。
【0008】
本発明に係る他の実施形態に従った半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極材料を堆積し、前記ゲート電極材料上に前記ゲート電極材料を被覆するキャップ材料を堆積し、前記ゲート電極材料および前記キャップ材料をゲート電極パターンに成形し、前記ゲート電極の側壁および前記キャップ材料の側壁にスペーサを形成し、前記ゲート電極の両側にソースおよびドレイン拡散層を形成し、前記ソースおよびドレイン拡散層上に第1の金属膜を用いてシリサイドを形成し、前記ソースおよびドレイン拡散層を被覆するように絶縁材料を堆積し、前記絶縁材料を平坦化することによって、前記キャップ材料の上面を露出させ、前記キャップ材料を除去し、前記ゲート電極の上面に第2の金属膜を堆積し、第1の熱処理を施すことによって前記ゲート電極の上部をシリサイド化し、前記第1の熱処理においてシリサイド化しなかった前記第2の金属膜を除去し、第2の熱処理を施すことによって前記ゲート電極の下部までシリサイド化する。
【発明の効果】
【0009】
本発明による半導体装置の製造方法は、様々なパターンを有するゲート電極を容易にフルシリサイド化することができる。
【発明を実施するための最良の形態】
【0010】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【0011】
図1から図5は、本発明に係る実施形態に従った半導体装置の製造方法の流れを示す断面図である。これらの図面は、便宜的に、半導体基板10表面の占有面積が小さいMOSFETおよびその占有面積が大きいMOSFETを1つずつ図示している。実際には、これらのMOSFETがシリコン基板上に多数形成される。ここでは、半導体基板10の表面を占める面積を、単に、“面積”とも呼ぶ。
【0012】
図1に示すように、まず、半導体基板としてのシリコン基板10上に素子分離領域STI(Shallow Trench Isolation)20を形成する。例えば、シリコン基板10上にシリコン酸化膜およびシリコン窒化膜(図示せず)を堆積させる。次に、フォトリソグラフィ技術およびRIE法等を用いてシリコン窒化膜をパターニングする。このパターニングされたシリコン窒化膜をマスクとして、シリコン酸化膜およびシリコン基板10を所定の深さまでエッチングし、トレンチを形成する。続いて、シリコン基板10の全面にシリコン酸化膜を堆積し、トレンチ内にシリコン酸化膜を充填する。このシリコン酸化膜をCMP等で平坦化する。さらに、シリコン窒化膜を除去することによって、素子分離領域20が完成する。
【0013】
次に、シリコン基板10の全面にゲート絶縁膜30を形成する。例えば、シリコン基板10を熱酸化してシリコン基板10の表面に熱酸化膜を形成する。ゲート絶縁膜30は、熱酸化膜をさらに窒化することによって形成された酸窒化膜または窒化膜であってもよい。あるいは、ゲート絶縁膜30は、ハフニウム酸化膜またはハフニウムシリケート等の高誘電体膜であってもよい。ゲート絶縁膜30の厚さは、例えば、3nm以下である。
【0014】
次に、ゲート絶縁膜30上にポリシリコンからなる第1のゲート電極40および第2のゲート電極42を形成する。例えば、ゲート絶縁膜30上にポリシリコンを堆積する。ポリシリコンの厚さは、例えば、100nmである。フォトリソグラフィ技術およびRIE等の異方性エッチングを利用して、このポリシリコンをゲートパターンに成形する。これにより、第1および第2のゲート電極40および42が形成される。第1のゲート電極40のゲート長は、例えば、0.3μm未満とし、第2のゲート電極42のゲート長は、例えば、0.3μm以上とする。第1および第2のゲート電極40および42の材料としてポリシリコンに代えてアモルファスシリコンを用いてもよい。尚、便宜的に、第1および第2のゲート電極40および42の奥行き(ゲート幅)は、等しいものとする。よって、第1のゲート電極40の面積は、第2のゲート電極42の面積よりも大きい
次に、エクステンション(LDD(Lightly Doped Drain))層50を形成するためにイオン注入を行う。次に、第1および第2のゲート電極40および42の側壁にスペーサ60を形成し、ソース・ドレイン層70を形成するためにイオン注入を行う。続いて、イオン注入によるシリコン基板10が受けたダメージの回復および不純物の活性化のためにアニールを行う。これにより、エクステンション層50およびソース・ドレイン層70が形成される。次に、シリコン酸化膜等の層間絶縁膜80を全面に堆積した後、この層間絶縁膜80をCMP等により平坦化する。このとき、第1および第2のゲート電極40および42の上面が露出するまで層間絶縁膜80を研磨する。これにより、図1に示す構造が得られる。
【0015】
次に、図2に示すように、シリサイド用の金属膜としてニッケル膜100を堆積する。ニッケル膜100の厚さは、ゲート電極40、42の厚みの70%以下である。例えば、ゲート電極40、42の厚みが100nmの場合に、ニッケル膜100の厚さは、ゲート電極40、42の厚みの50%、即ち、50nmとしてよい。
【0016】
次に、RTA(Rapid Thermal Annealing)を用いて300℃〜400℃の温度範囲で20秒以上、シリコン基板10を熱処理する。より好ましくは、325℃〜375℃の温度範囲で30秒以上、シリコン基板10を熱処理する。これを、第1の熱処理とする。第1の熱処理によって、図3に示すように、第1および第2のゲート電極40および42とニッケル膜100とをシリサイド化させる。この第1の熱処理は、300℃〜400℃(好ましくは、325℃〜375℃)という比較的低温の熱処理である。従って、第1および第2のゲート電極40および42の上部のみがシリサイド化され、その下部には、ポリシリコンが残存する。
【0017】
また、このような低温のRTAによって、第1および第2のゲート電極40および42の上部に形成されたシリサイド層43、45の組成は、NixSi(1≦x≦3)となる。ニッケル膜100に近いシリサイド層43、45の上面近傍は、ニッケル含有量の多い組成(例えば、NixSi(2≦x≦3))となる。ゲート絶縁膜30に近いシリサイド層43、45の底面近傍は、ニッケル含有量の少ない組成(例えば、NiSi)となる。シリサイド層43、45の上面近傍のニッケル含有率は、NiSiのニッケル含有率よりも多く、尚且つ、ニッケル膜の除去液(例えば、過酸化水素水と硫酸との混合液)に侵食されない程度の含有率である必要がある。そこで、上述のように、第1の熱処理の温度範囲を300℃〜400℃と制限した。これは、第1の熱処理の温度が300℃を下回る場合には、ゲート電極40および42のシリサイド化が進まないからである。一方、第1の熱処理の温度が400℃を超える場合には、シリサイド層43、45の上面近傍の組成がNixSi(x>3)となってしまう。この場合、ゲート電極40および42がニッケル膜の除去液(例えば、過酸化水素水と硫酸との混合液)によって削られてしまうからである。また、熱処理時間を20秒未満とすると、ゲート電極40および42のシリサイド化が進行しない。
【0018】
これらの不具合をさらに効果的に抑制するためには、第1の熱処理は、325℃〜375℃の温度範囲で、30秒以上行なわれることがより好ましい。
【0019】
次に、図4に示すように、シリサイド化しなかったニッケル膜100を過酸化水素水と硫酸との混合液によってエッチングする。このときゲート電極40および42はこの混合液によってエッチングされない。
【0020】
次に、RTAを用いて450℃〜550℃の温度範囲で60秒以上、シリコン基板10を熱処理する。代表的には、500℃の温度範囲で60秒以上、シリコン基板10を熱処理する。これを、第2の熱処理とする。第2の熱処理によって、シリサイド層43、45に多く含有しているニッケルがゲート電極40、42の下部に残存していたポリシリコン層44、46へ拡散する。これにより、ゲート絶縁膜30に接するゲート電極40、42の下部までシリサイド化を進行させ、ポリシリコン層44、46がシリサイド化される。その結果、図5に示すように、実質的に、ゲート電極40、42の全部がシリサイド化される。
【0021】
第2の熱処理の温度を450℃〜550℃と限定した。これは、第2の熱処理の温度が450℃を下回ると、ポリシリコン層44、46がシリサイド化されないからである。また、第2の熱処理の温度が550℃を超えると、ニッケルがアグロメレーション(凝集)を起こすからである。
【0022】
これらの不具合をさらに効果的に抑制するためには、第2の熱処理は、500℃の温度で60秒以上行なわれることがより好ましい。
【0023】
この後の製造工程は、通常のトランジスタ形成プロセスと同じでよい。例えば、層間膜として酸化膜(図示せず)を堆積した後、コンタクトおよび配線を形成する。これにより半導体装置が完成する。
【0024】
本実施形態は、様々なパターンを有する第1のゲート電極40および第2のゲート電極42を、ともにフルシリサイド化することができる。
【0025】
(変形例)
図6から図12は、上記実施形態の変形例を示している。この変形例は、シリサイド層110がソース・ドレイン層70上に形成されている点で上記実施形態と異なる。シリサイド層110の形成工程において、第1のゲート電極40および第2のゲート電極42がシリサイド化されないように、シリコン窒化膜キャップ115が第1のゲート電極40および第2のゲート電極42上に設けられている。第1および第2のゲート電極40、42およびシリコン窒化膜キャップ115の形成方法は以下の通りである。
【0026】
まず、上記実施形態と同様の工程を経て、ゲート絶縁膜30がシリコン基板10上に形成される。次に、ゲート絶縁膜30上にゲート電極材料としてのポリシリコンおよびキャップ材料としてのシリコン窒化膜を堆積する。フォトリソグラフィ技術およびRIE等の異方性エッチングを利用して、このポリシリコンおよびシリコン窒化膜をゲート電極パターンに成形する。これにより、図6に示すように、第1および第2のゲート電極40、42およびシリコン窒化膜キャップ115が形成される。シリコン窒化膜キャップ115は、シリサイド化抑制材料として第1および第2のゲート電極40、42のそれぞれの上面を被覆している。次に、必要に応じて側壁を形成した後、第1の金属膜としてのニッケル膜101が堆積される。これにより、図6に示す構造が得られる。
【0027】
次に、シリコン基板10を熱処理することによって、図7に示すようにシリサイド層110がソース・ドレイン層70上に形成される。このとき、シリコン窒化膜キャップ115が第1および第2のゲート電極40、42のシリサイド化を防止する。さらに、ニッケル膜101が除去される。
【0028】
次に、層間絶縁膜80を堆積する。層間絶縁膜80をCMPで研磨することによって、図8に示すようにシリコン窒化膜キャップ115の上面が露出される。さらに、シリコン窒化膜キャップ115を除去する。次に、図9に示すように、ゲート電極40、42をシリサイド化するための第2の金属膜としてニッケル膜100が堆積される。ニッケル膜100の厚さは、上記実施形態と同様に、ゲート電極40、42の厚みの70%以下である。
【0029】
次に、上述の第1の熱処理を実行する。これにより、図10に示すように、第1および第2のゲート電極40および42の上部のみがシリサイド化され、その下部には、ポリシリコンが残存する。図10に示すゲート電極40および42の構造および組成は、図3に示すゲート電極40、42の構造および組成と同様でよい。
【0030】
次に、図11に示すように、シリサイド化されなかったニッケル膜100を過酸化水素水と硫酸との混合液によってエッチングする。このときゲート電極40および42はこの混合液によってエッチングされない。
【0031】
次に、上述の第2の熱処理を実行する。これにより、シリサイド層43、45に多く含有しているニッケルがゲート電極40、42の下部に残存していたポリシリコン層44、46へ拡散する。これにより、ゲート絶縁膜30に接するゲート電極40、42の下部までシリサイド化を進行させ、ポリシリコン層44、46がシリサイド化される。その結果、図12に示すように、実質的に、ゲート電極40、42の全部がシリサイド化される。その後、上記実施形態と同様の工程を経て半導体装置が完成する。
【0032】
上記実施形態およびその変形例において、第1および第2の熱処理は、RTAに代えて、通常の電気炉を用いた熱処理であってもよい。この場合、第1および第2の熱処理の熱処理時間は、RTAに比べて長くなる。
【0033】
トランジスタの閾値電圧を制御するために、第1および第2のゲート電極40、42の材料となるポリシリコンには、ゲートパターンに加工される前に予め不純物を導入してよい。
【0034】
第1および第2のゲート電極40、42の材料はアモルファスシリコンであってもよい。
【0035】
金属膜100および101は、ニッケルに限定されず、例えば、チタン(Ti)、コバルト(Co)、プラチナ(Pt)、タングステン(W)、エルビウム(Er)、イットリウム(Y)、ニオブ(Nb)または鉛(Pb)等でもよい。さらに、金属膜100は、ニッケルと、チタン(Ti)、コバルト(Co)、プラチナ(Pt)、タングステン(W)、エルビウム(Er)、イットリウム(Y)、ニオブ(Nb)または鉛(Pb)のいずれかの合金であってもよい。ただし、ニッケル以外の金属を採用する場合には、ゲート電極40、42と金属膜100との膜厚比、並びに、第1および第2の熱処理の温度や時間を変更する必要がある。
【0036】
ゲート絶縁膜30は、上述の材料以外の高誘電体、その酸化膜、酸窒化膜等であってもよい。
【0037】
層間絶縁膜80の平坦化工程において、シリコン酸化膜が第1および第2のゲート電極40および42の上面に僅かに残った状態でCMPによるエッチングを停止し、残りのシリコン酸化膜はRIE等のエッチングで除去してもよい。
【0038】
上記の実施形態は、平面型トランジスタに適用されているが、Fin型トランジスタのようなチャネルおよびゲート電極が立体構造であるトランジスタにも適用できる。
【0039】
上記実施形態によるトランジスタは、SOI基板に製造してもよい。
【図面の簡単な説明】
【0040】
【図1】本発明に係る実施形態に従った半導体装置の製造方法を示す断面図。
【図2】図1に続く、半導体装置の製造方法を示す断面図。
【図3】図2に続く、半導体装置の製造方法を示す断面図。
【図4】図3に続く、半導体装置の製造方法を示す断面図。
【図5】図4に続く、半導体装置の製造方法を示す断面図。
【図6】上記実施形態の変形例に従った半導体装置の製造方法を示す断面図。
【図7】図6に続く、半導体装置の製造方法を示す断面図。
【図8】図7に続く、半導体装置の製造方法を示す断面図。
【図9】図8に続く、半導体装置の製造方法を示す断面図。
【図10】図9に続く、半導体装置の製造方法を示す断面図。
【図11】図10に続く、半導体装置の製造方法を示す断面図。
【図12】図11に続く、半導体装置の製造方法を示す断面図。
【符号の説明】
【0041】
10…半導体基板
20…STI
30…ゲート絶縁膜
40…第1のゲート電極
42…第2のゲート電極
50…エクステンション層
60…スペーサ
70…ソース・ドレイン層
80…層間絶縁膜
100…ニッケル膜
【技術分野】
【0001】
本発明は半導体装置の製造方法に関する。
【背景技術】
【0002】
近年、ゲート電極全体をシリサイド化(以下、フルシリサイド化という)するMOSFETを半導体基板上に製造することが考えられている。このフルシリサイド電極は、ロジック回路、メモリ回路またはアナログ回路におけるトランジスタに採用することができる。
【0003】
しかし、同一の半導体基板上に形成されるMOSFETであっても、ゲート電極のゲート長およびゲート幅には、広狭(大小)の差がある。シリサイドプロセスの進行は、このようなゲート電極のパターンの相違によって異なる。そのため、総てのパターンのゲート電極をフルシリサイド化することは困難であった。
【0004】
例えば、ゲートパターンの面積が小さいゲート電極のパターンでは、シリサイド化が速く進行する。ゲート電極の材料に対して一定の比率の金属が必要であり、面積が狭いゲート電極のパターンでは、金属がゲート電極の周辺から多く供給されるからである。従って、この場合、ゲート電極はフルシリサイド化されやすく、尚且つ、金属含有率の大きいシリサイドになりやすい。金属含有率が大きいシリサイドは、余剰の金属を除去するエッチング工程において金属とともにエッチングされるおそれがある。よって、このエッチング工程で、ゲート電極自体がエッチングされてしまうという問題があった。
【0005】
一方、ゲートパターンの面積が広いゲート電極のパターンでは、シリサイド化の進行が遅い。これは、シリサイド工程において、メタルがゲート電極の周辺から充分に供給され得ないからである。従って、この場合には、ゲート電極はフルシリサイド化され難いという問題が生じる。
【特許文献1】米国特許第6,555,453号明細書
【発明の開示】
【発明が解決しようとする課題】
【0006】
そこで、様々なパターンを有するゲート電極を容易にフルシリサイド化することができる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【0007】
本発明に係る実施形態に従った半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極上に金属膜を堆積し、第1の熱処理を施すことによって前記ゲート電極の上部をシリサイド化し、前記第1の熱処理においてシリサイド化しなかった前記金属膜を除去し、第2の熱処理を施すことによって前記ゲート電極の下部までシリサイド化することを具備する。
【0008】
本発明に係る他の実施形態に従った半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極材料を堆積し、前記ゲート電極材料上に前記ゲート電極材料を被覆するキャップ材料を堆積し、前記ゲート電極材料および前記キャップ材料をゲート電極パターンに成形し、前記ゲート電極の側壁および前記キャップ材料の側壁にスペーサを形成し、前記ゲート電極の両側にソースおよびドレイン拡散層を形成し、前記ソースおよびドレイン拡散層上に第1の金属膜を用いてシリサイドを形成し、前記ソースおよびドレイン拡散層を被覆するように絶縁材料を堆積し、前記絶縁材料を平坦化することによって、前記キャップ材料の上面を露出させ、前記キャップ材料を除去し、前記ゲート電極の上面に第2の金属膜を堆積し、第1の熱処理を施すことによって前記ゲート電極の上部をシリサイド化し、前記第1の熱処理においてシリサイド化しなかった前記第2の金属膜を除去し、第2の熱処理を施すことによって前記ゲート電極の下部までシリサイド化する。
【発明の効果】
【0009】
本発明による半導体装置の製造方法は、様々なパターンを有するゲート電極を容易にフルシリサイド化することができる。
【発明を実施するための最良の形態】
【0010】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【0011】
図1から図5は、本発明に係る実施形態に従った半導体装置の製造方法の流れを示す断面図である。これらの図面は、便宜的に、半導体基板10表面の占有面積が小さいMOSFETおよびその占有面積が大きいMOSFETを1つずつ図示している。実際には、これらのMOSFETがシリコン基板上に多数形成される。ここでは、半導体基板10の表面を占める面積を、単に、“面積”とも呼ぶ。
【0012】
図1に示すように、まず、半導体基板としてのシリコン基板10上に素子分離領域STI(Shallow Trench Isolation)20を形成する。例えば、シリコン基板10上にシリコン酸化膜およびシリコン窒化膜(図示せず)を堆積させる。次に、フォトリソグラフィ技術およびRIE法等を用いてシリコン窒化膜をパターニングする。このパターニングされたシリコン窒化膜をマスクとして、シリコン酸化膜およびシリコン基板10を所定の深さまでエッチングし、トレンチを形成する。続いて、シリコン基板10の全面にシリコン酸化膜を堆積し、トレンチ内にシリコン酸化膜を充填する。このシリコン酸化膜をCMP等で平坦化する。さらに、シリコン窒化膜を除去することによって、素子分離領域20が完成する。
【0013】
次に、シリコン基板10の全面にゲート絶縁膜30を形成する。例えば、シリコン基板10を熱酸化してシリコン基板10の表面に熱酸化膜を形成する。ゲート絶縁膜30は、熱酸化膜をさらに窒化することによって形成された酸窒化膜または窒化膜であってもよい。あるいは、ゲート絶縁膜30は、ハフニウム酸化膜またはハフニウムシリケート等の高誘電体膜であってもよい。ゲート絶縁膜30の厚さは、例えば、3nm以下である。
【0014】
次に、ゲート絶縁膜30上にポリシリコンからなる第1のゲート電極40および第2のゲート電極42を形成する。例えば、ゲート絶縁膜30上にポリシリコンを堆積する。ポリシリコンの厚さは、例えば、100nmである。フォトリソグラフィ技術およびRIE等の異方性エッチングを利用して、このポリシリコンをゲートパターンに成形する。これにより、第1および第2のゲート電極40および42が形成される。第1のゲート電極40のゲート長は、例えば、0.3μm未満とし、第2のゲート電極42のゲート長は、例えば、0.3μm以上とする。第1および第2のゲート電極40および42の材料としてポリシリコンに代えてアモルファスシリコンを用いてもよい。尚、便宜的に、第1および第2のゲート電極40および42の奥行き(ゲート幅)は、等しいものとする。よって、第1のゲート電極40の面積は、第2のゲート電極42の面積よりも大きい
次に、エクステンション(LDD(Lightly Doped Drain))層50を形成するためにイオン注入を行う。次に、第1および第2のゲート電極40および42の側壁にスペーサ60を形成し、ソース・ドレイン層70を形成するためにイオン注入を行う。続いて、イオン注入によるシリコン基板10が受けたダメージの回復および不純物の活性化のためにアニールを行う。これにより、エクステンション層50およびソース・ドレイン層70が形成される。次に、シリコン酸化膜等の層間絶縁膜80を全面に堆積した後、この層間絶縁膜80をCMP等により平坦化する。このとき、第1および第2のゲート電極40および42の上面が露出するまで層間絶縁膜80を研磨する。これにより、図1に示す構造が得られる。
【0015】
次に、図2に示すように、シリサイド用の金属膜としてニッケル膜100を堆積する。ニッケル膜100の厚さは、ゲート電極40、42の厚みの70%以下である。例えば、ゲート電極40、42の厚みが100nmの場合に、ニッケル膜100の厚さは、ゲート電極40、42の厚みの50%、即ち、50nmとしてよい。
【0016】
次に、RTA(Rapid Thermal Annealing)を用いて300℃〜400℃の温度範囲で20秒以上、シリコン基板10を熱処理する。より好ましくは、325℃〜375℃の温度範囲で30秒以上、シリコン基板10を熱処理する。これを、第1の熱処理とする。第1の熱処理によって、図3に示すように、第1および第2のゲート電極40および42とニッケル膜100とをシリサイド化させる。この第1の熱処理は、300℃〜400℃(好ましくは、325℃〜375℃)という比較的低温の熱処理である。従って、第1および第2のゲート電極40および42の上部のみがシリサイド化され、その下部には、ポリシリコンが残存する。
【0017】
また、このような低温のRTAによって、第1および第2のゲート電極40および42の上部に形成されたシリサイド層43、45の組成は、NixSi(1≦x≦3)となる。ニッケル膜100に近いシリサイド層43、45の上面近傍は、ニッケル含有量の多い組成(例えば、NixSi(2≦x≦3))となる。ゲート絶縁膜30に近いシリサイド層43、45の底面近傍は、ニッケル含有量の少ない組成(例えば、NiSi)となる。シリサイド層43、45の上面近傍のニッケル含有率は、NiSiのニッケル含有率よりも多く、尚且つ、ニッケル膜の除去液(例えば、過酸化水素水と硫酸との混合液)に侵食されない程度の含有率である必要がある。そこで、上述のように、第1の熱処理の温度範囲を300℃〜400℃と制限した。これは、第1の熱処理の温度が300℃を下回る場合には、ゲート電極40および42のシリサイド化が進まないからである。一方、第1の熱処理の温度が400℃を超える場合には、シリサイド層43、45の上面近傍の組成がNixSi(x>3)となってしまう。この場合、ゲート電極40および42がニッケル膜の除去液(例えば、過酸化水素水と硫酸との混合液)によって削られてしまうからである。また、熱処理時間を20秒未満とすると、ゲート電極40および42のシリサイド化が進行しない。
【0018】
これらの不具合をさらに効果的に抑制するためには、第1の熱処理は、325℃〜375℃の温度範囲で、30秒以上行なわれることがより好ましい。
【0019】
次に、図4に示すように、シリサイド化しなかったニッケル膜100を過酸化水素水と硫酸との混合液によってエッチングする。このときゲート電極40および42はこの混合液によってエッチングされない。
【0020】
次に、RTAを用いて450℃〜550℃の温度範囲で60秒以上、シリコン基板10を熱処理する。代表的には、500℃の温度範囲で60秒以上、シリコン基板10を熱処理する。これを、第2の熱処理とする。第2の熱処理によって、シリサイド層43、45に多く含有しているニッケルがゲート電極40、42の下部に残存していたポリシリコン層44、46へ拡散する。これにより、ゲート絶縁膜30に接するゲート電極40、42の下部までシリサイド化を進行させ、ポリシリコン層44、46がシリサイド化される。その結果、図5に示すように、実質的に、ゲート電極40、42の全部がシリサイド化される。
【0021】
第2の熱処理の温度を450℃〜550℃と限定した。これは、第2の熱処理の温度が450℃を下回ると、ポリシリコン層44、46がシリサイド化されないからである。また、第2の熱処理の温度が550℃を超えると、ニッケルがアグロメレーション(凝集)を起こすからである。
【0022】
これらの不具合をさらに効果的に抑制するためには、第2の熱処理は、500℃の温度で60秒以上行なわれることがより好ましい。
【0023】
この後の製造工程は、通常のトランジスタ形成プロセスと同じでよい。例えば、層間膜として酸化膜(図示せず)を堆積した後、コンタクトおよび配線を形成する。これにより半導体装置が完成する。
【0024】
本実施形態は、様々なパターンを有する第1のゲート電極40および第2のゲート電極42を、ともにフルシリサイド化することができる。
【0025】
(変形例)
図6から図12は、上記実施形態の変形例を示している。この変形例は、シリサイド層110がソース・ドレイン層70上に形成されている点で上記実施形態と異なる。シリサイド層110の形成工程において、第1のゲート電極40および第2のゲート電極42がシリサイド化されないように、シリコン窒化膜キャップ115が第1のゲート電極40および第2のゲート電極42上に設けられている。第1および第2のゲート電極40、42およびシリコン窒化膜キャップ115の形成方法は以下の通りである。
【0026】
まず、上記実施形態と同様の工程を経て、ゲート絶縁膜30がシリコン基板10上に形成される。次に、ゲート絶縁膜30上にゲート電極材料としてのポリシリコンおよびキャップ材料としてのシリコン窒化膜を堆積する。フォトリソグラフィ技術およびRIE等の異方性エッチングを利用して、このポリシリコンおよびシリコン窒化膜をゲート電極パターンに成形する。これにより、図6に示すように、第1および第2のゲート電極40、42およびシリコン窒化膜キャップ115が形成される。シリコン窒化膜キャップ115は、シリサイド化抑制材料として第1および第2のゲート電極40、42のそれぞれの上面を被覆している。次に、必要に応じて側壁を形成した後、第1の金属膜としてのニッケル膜101が堆積される。これにより、図6に示す構造が得られる。
【0027】
次に、シリコン基板10を熱処理することによって、図7に示すようにシリサイド層110がソース・ドレイン層70上に形成される。このとき、シリコン窒化膜キャップ115が第1および第2のゲート電極40、42のシリサイド化を防止する。さらに、ニッケル膜101が除去される。
【0028】
次に、層間絶縁膜80を堆積する。層間絶縁膜80をCMPで研磨することによって、図8に示すようにシリコン窒化膜キャップ115の上面が露出される。さらに、シリコン窒化膜キャップ115を除去する。次に、図9に示すように、ゲート電極40、42をシリサイド化するための第2の金属膜としてニッケル膜100が堆積される。ニッケル膜100の厚さは、上記実施形態と同様に、ゲート電極40、42の厚みの70%以下である。
【0029】
次に、上述の第1の熱処理を実行する。これにより、図10に示すように、第1および第2のゲート電極40および42の上部のみがシリサイド化され、その下部には、ポリシリコンが残存する。図10に示すゲート電極40および42の構造および組成は、図3に示すゲート電極40、42の構造および組成と同様でよい。
【0030】
次に、図11に示すように、シリサイド化されなかったニッケル膜100を過酸化水素水と硫酸との混合液によってエッチングする。このときゲート電極40および42はこの混合液によってエッチングされない。
【0031】
次に、上述の第2の熱処理を実行する。これにより、シリサイド層43、45に多く含有しているニッケルがゲート電極40、42の下部に残存していたポリシリコン層44、46へ拡散する。これにより、ゲート絶縁膜30に接するゲート電極40、42の下部までシリサイド化を進行させ、ポリシリコン層44、46がシリサイド化される。その結果、図12に示すように、実質的に、ゲート電極40、42の全部がシリサイド化される。その後、上記実施形態と同様の工程を経て半導体装置が完成する。
【0032】
上記実施形態およびその変形例において、第1および第2の熱処理は、RTAに代えて、通常の電気炉を用いた熱処理であってもよい。この場合、第1および第2の熱処理の熱処理時間は、RTAに比べて長くなる。
【0033】
トランジスタの閾値電圧を制御するために、第1および第2のゲート電極40、42の材料となるポリシリコンには、ゲートパターンに加工される前に予め不純物を導入してよい。
【0034】
第1および第2のゲート電極40、42の材料はアモルファスシリコンであってもよい。
【0035】
金属膜100および101は、ニッケルに限定されず、例えば、チタン(Ti)、コバルト(Co)、プラチナ(Pt)、タングステン(W)、エルビウム(Er)、イットリウム(Y)、ニオブ(Nb)または鉛(Pb)等でもよい。さらに、金属膜100は、ニッケルと、チタン(Ti)、コバルト(Co)、プラチナ(Pt)、タングステン(W)、エルビウム(Er)、イットリウム(Y)、ニオブ(Nb)または鉛(Pb)のいずれかの合金であってもよい。ただし、ニッケル以外の金属を採用する場合には、ゲート電極40、42と金属膜100との膜厚比、並びに、第1および第2の熱処理の温度や時間を変更する必要がある。
【0036】
ゲート絶縁膜30は、上述の材料以外の高誘電体、その酸化膜、酸窒化膜等であってもよい。
【0037】
層間絶縁膜80の平坦化工程において、シリコン酸化膜が第1および第2のゲート電極40および42の上面に僅かに残った状態でCMPによるエッチングを停止し、残りのシリコン酸化膜はRIE等のエッチングで除去してもよい。
【0038】
上記の実施形態は、平面型トランジスタに適用されているが、Fin型トランジスタのようなチャネルおよびゲート電極が立体構造であるトランジスタにも適用できる。
【0039】
上記実施形態によるトランジスタは、SOI基板に製造してもよい。
【図面の簡単な説明】
【0040】
【図1】本発明に係る実施形態に従った半導体装置の製造方法を示す断面図。
【図2】図1に続く、半導体装置の製造方法を示す断面図。
【図3】図2に続く、半導体装置の製造方法を示す断面図。
【図4】図3に続く、半導体装置の製造方法を示す断面図。
【図5】図4に続く、半導体装置の製造方法を示す断面図。
【図6】上記実施形態の変形例に従った半導体装置の製造方法を示す断面図。
【図7】図6に続く、半導体装置の製造方法を示す断面図。
【図8】図7に続く、半導体装置の製造方法を示す断面図。
【図9】図8に続く、半導体装置の製造方法を示す断面図。
【図10】図9に続く、半導体装置の製造方法を示す断面図。
【図11】図10に続く、半導体装置の製造方法を示す断面図。
【図12】図11に続く、半導体装置の製造方法を示す断面図。
【符号の説明】
【0041】
10…半導体基板
20…STI
30…ゲート絶縁膜
40…第1のゲート電極
42…第2のゲート電極
50…エクステンション層
60…スペーサ
70…ソース・ドレイン層
80…層間絶縁膜
100…ニッケル膜
【特許請求の範囲】
【請求項1】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極上に金属膜を堆積し、
第1の熱処理を施すことによって前記ゲート電極の上部をシリサイド化し、
前記第1の熱処理においてシリサイド化しなかった前記金属膜を除去し、
第2の熱処理を施すことによって前記ゲート電極の下部までシリサイド化することを具備した半導体装置の製造方法。
【請求項2】
前記ゲート電極はポリシリコンからなり、
前記金属膜はニッケル(Ni)からなることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記第1の熱処理は、300℃〜400℃の温度範囲で20秒以上実行されることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項4】
前記第2の熱処理は、450℃〜550℃の温度範囲で60秒以上実行されることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項5】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極材料を堆積し、
前記ゲート電極材料上に前記ゲート電極材料を被覆するキャップ材料を堆積し、
前記ゲート電極材料および前記キャップ材料をゲート電極パターンに成形し、
前記ゲート電極の側壁および前記キャップ材料の側壁にスペーサを形成し、
前記ゲート電極の両側にソースおよびドレイン拡散層を形成し、
前記ソースおよびドレイン拡散層上に第1の金属膜を用いてシリサイドを形成し、
前記ソースおよびドレイン拡散層を被覆するように絶縁材料を堆積し、
前記絶縁材料を平坦化することによって、前記キャップ材料の上面を露出させ、
前記キャップ材料を除去し、
前記ゲート電極の上面に第2の金属膜を堆積し、
第1の熱処理を施すことによって前記ゲート電極の上部をシリサイド化し、
前記第1の熱処理においてシリサイド化しなかった前記第2の金属膜を除去し、
第2の熱処理を施すことによって前記ゲート電極の下部までシリサイド化することを具備した半導体装置の製造方法。
【請求項1】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極上に金属膜を堆積し、
第1の熱処理を施すことによって前記ゲート電極の上部をシリサイド化し、
前記第1の熱処理においてシリサイド化しなかった前記金属膜を除去し、
第2の熱処理を施すことによって前記ゲート電極の下部までシリサイド化することを具備した半導体装置の製造方法。
【請求項2】
前記ゲート電極はポリシリコンからなり、
前記金属膜はニッケル(Ni)からなることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記第1の熱処理は、300℃〜400℃の温度範囲で20秒以上実行されることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項4】
前記第2の熱処理は、450℃〜550℃の温度範囲で60秒以上実行されることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項5】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極材料を堆積し、
前記ゲート電極材料上に前記ゲート電極材料を被覆するキャップ材料を堆積し、
前記ゲート電極材料および前記キャップ材料をゲート電極パターンに成形し、
前記ゲート電極の側壁および前記キャップ材料の側壁にスペーサを形成し、
前記ゲート電極の両側にソースおよびドレイン拡散層を形成し、
前記ソースおよびドレイン拡散層上に第1の金属膜を用いてシリサイドを形成し、
前記ソースおよびドレイン拡散層を被覆するように絶縁材料を堆積し、
前記絶縁材料を平坦化することによって、前記キャップ材料の上面を露出させ、
前記キャップ材料を除去し、
前記ゲート電極の上面に第2の金属膜を堆積し、
第1の熱処理を施すことによって前記ゲート電極の上部をシリサイド化し、
前記第1の熱処理においてシリサイド化しなかった前記第2の金属膜を除去し、
第2の熱処理を施すことによって前記ゲート電極の下部までシリサイド化することを具備した半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2006−294800(P2006−294800A)
【公開日】平成18年10月26日(2006.10.26)
【国際特許分類】
【出願番号】特願2005−112173(P2005−112173)
【出願日】平成17年4月8日(2005.4.8)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成18年10月26日(2006.10.26)
【国際特許分類】
【出願日】平成17年4月8日(2005.4.8)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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