【課題】フォトレジスト膜の除去の際の洗浄における半導体層上のシミのない半導体装置の製造方法を提供する。
【解決手段】露出している半導体層の表面部を酸化して、アッシング酸化膜１７を形成した後、ＣＶＤ酸化膜を堆積する。ＣＶＤ酸化膜の上に形成したフォトレジスト膜９をマスクとする気相フッ酸処理により、アッシング酸化膜１７は残したままでＣＶＤ酸化膜を部分的に除去し、非シリサイド領域Ｒnsを覆う反応防止用酸化膜１８を形成する。フォトレジスト膜９を除去した後、アッシング酸化膜１７を除去し、乾燥処理を行なった後、基板上に金属膜を堆積する。そして、半導体層と金属膜との反応により、高濃度ソース・ドレイン領域１１などの半導体層の上部にシリサイド層１２を形成する。 （もっと読む）

【課題】集積度及び製造コストを損ねることなく良好な電気的特性のＳＯＩ−ＬＤＭＯＳを有する半導体装置を得る。
【解決手段】Ｐ型ボディ領域３及びゲート電極５はソース側において、ゲート長方向に一部突出したＰ型ボディ領域突出部３ａ及びゲート電極突出部５ａを有している。ＳＯＩ層３０内において、Ｐ型ボディ領域３に隣接してソース側にＮ⁺型ソース拡散領域９が形成されるとともに、Ｐ型ボディ領域突出部３ａに隣接してＰ⁺型ボディコンタクト拡散領域７Ｂ（７Ａ）が形成される。このＰ⁺型ボディコンタクト拡散領域７ＢはＮ⁺型ソース拡散領域９の平面視中心部に形成され、Ｐ型ボディ領域突出部３ａと電気的接続関係を有する。 （もっと読む）

本発明は、ＰＮダイオードが集積化されたトレンチＭＯＳバリアショットキーダイオードを有する半導体装置（２０）、並びに、その製造方法に関する。
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【課題】 基板の一表面から他表面にわたって延びる配線を、貫通孔に確実に形成することができる基板の貫通配線の形成方法を提供する。
【解決手段】 半導体基材２４に、第１樹脂層２７および金属層４０をこの順番で積層して形成する。金属層４０に第１貫通孔４４を形成し、第１貫通孔４４に連通するように第１樹脂層２７および半導体基材２４に、第２貫通孔４５および未貫通孔４６をそれぞれ形成する。導電性樹脂材料６２を第１貫通孔４４に供給すると、金属層４０と導電性樹脂材料６２との接触角が大きいので、導電性樹脂材料６２は、金属層４０の表面に広がらず、第１貫通孔４４を確実に閉塞することができ、圧力差を利用して導電性樹脂材料６２を未貫通孔４６に確実に注入することができる。導電性樹脂材料６２を硬化させ、半導体基材２４の一部を他表面３６側から除去することによって貫通配線２１が形成される。 （もっと読む）

【課題】 高性能な半導体装置を提供する。
【解決手段】 シリコン基板１に、素子分離膜３に囲まれた活性領域２ａが設けられる。活性領域２ａの上には、ベース層として機能するＳｉＧｅ合金層４およびエミッタ層として機能するｎ型拡散層５を設け、ＳｉＧｅ合金層４と素子分離膜３との間の活性領域２ａの表面に溝６０が設けられる。またＳｉＧｅ合金層４およびｎ型拡散層５は、シリコン酸化膜からなる側壁膜６で囲われる。この側壁膜６は、活性領域２ａの表面に設けられた溝６０を埋め込むとともに、溝６０と素子分離膜３との境界５０にまたがって設けられる。ｎ型拡散層５の上の多結晶シリコン膜７およびシリサイド膜８は、ｎ型拡散層５、側壁膜６、及び素子分離膜３にまたがって設けられる。そして層間絶縁膜１０を設けて平坦化した後、素子分離膜３の上のシリサイド膜８に接続するように、エミッタ層（ｎ型拡散層５）につながる引き出し電極２１が設けられる。 （もっと読む）

ＣＭＯＳデバイスおよび作製方法が開示されている。本発明では、ＣＭＯＳデバイスおよびＣＭＯＳ集積回路の文脈の中でソースおよび／またはドレイン・コンタクト作製においてショットキ・バリア・コンタクトを用いて、ハロー／ポケット注入、浅いソース／ドレイン・エクステンションに対する必要性をなくし、短チャネル効果、ウェル注入ステップ、および複雑なデバイス・アイソレーション・ステップを制御する。加えて、本発明では、ＣＭＯＳデバイス動作に付随する寄生のバイポーラ・ゲインをなくし、製造コストを下げ、デバイス性能パラメータの制御を厳しくし、従来技術と比べて優れたデバイス特性を与える。
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【課題】ソース・ドレイン領域の占有面積が小さい半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１９１０は、素子分離領域１０１と活性領域１０２とを有する半導体基板１００と、活性領域１０２上にゲート絶縁膜１０３を介して設けられ、側壁の少なくとも一部がゲート電極側壁絶縁膜１０５で覆われたゲート電極１０４と、ゲート電極１０４の両側にゲート電極側壁絶縁膜１０５を介してそれぞれ設けられたソース領域１０６およびドレイン領域１０６とを備えている。ソース領域１０６およびドレイン領域１０６の少なくとも一方は、コンタクト配線と接触するための第２の面を有し、第２の面は、第１の面ＡＡ’に対して傾いており、第２の面は、素子分離領域の表面と８０度以下の角度で交差する。 （もっと読む）

【課題】基板表面側でトランジスタとストレージノード電極との接続を低抵抗で実現する。
【解決手段】トレンチ３を形成し、トレンチの内壁にカラー酸化膜４を形成し、不純物が導入されている半導体材料を、前記カラー酸化膜４が形成されているトレンチ内に埋め込んでストレージノード電極５を形成する。ストレージノード電極５に隣接した基板領域に、ソース・ドレイン領域１１を有するトランジスタＴＲを形成する。ソース・ドレイン領域１１とストレージノード電極５とがカラー酸化膜４を挟んで近接する箇所を、半導体材料のエッチングレートに比べ絶縁材料のエッチングレートが大きい条件でエッチングする。このエッチングによりカラー酸化膜４が基板深部側に後退した部分４Ａが形成され、そこに非晶質シリコンなどの半導体材料を埋め込んで半導体接続層１５Ａを形成する。半導体接続層１５Ａおよび周囲の半導体部に半導体と金属の合金層１９を形成し、当該合金層１９によりソース・ドレイン領域１１とストレージノード電極５とを電気的に接続する。 （もっと読む）

【課題】均一で良好な特性を有する半導体金属合金層を有する半導体装置の製造方法を提供する。
【解決手段】本発明にかかる半導体装置の製造方法は、（ａ）半導体層１０の上方にゲート絶縁層２０を形成する工程と、（ｂ）前記ゲート絶縁層の上方にゲート電極２２を形成する工程と、（ｃ）前記半導体層の上方の所定の領域にレジスト層を形成する工程と、（ｄ）前記レジスト層に覆われていない領域の半導体層の表面４０をアモルファス化する工程と、（ｅ）前記半導体層の上方に金属層３２ａを形成する工程と、（ｆ）アモルファス化された前記半導体層と、前記金属層とを反応させるために熱処理を行う工程と、を含む。 （もっと読む）

【課題】
ポリメタル構造のゲート電極を有するＭＯＳＦＥＴ、特に、ＤＲＡＭのメモリセルトランジスタの接合リークをよりいっそう低減する。
【解決手段】
半導体基板上に、ゲート絶縁膜、ポリシリコン膜、タングステンなどの高融点金属膜、ゲートキャップ絶縁膜を順次積層し、エッチングによりゲートキャップ絶縁膜および高融点金属膜を選択的に除去する。その後、ゲートキャップ絶縁膜、高融点金属膜及びポリシリコン膜の側面に、シリコン窒化膜及びシリコン酸化膜からなる２重の保護膜を形成し、これをマスクとして用いてポリシリコン膜をエッチングする。その後、ライト酸化処理を行って、ポリシリコン膜の側面にシリコン酸化膜を形成する。 （もっと読む）

【課題】
ソース／ドレイン層での金属シリサイド膜の突き抜けやリーク電流の発生を抑えること。
【解決手段】
金属シリサイドのみからなるゲート６と、ソース／ドレイン層９上に形成されるとともに、ゲート６の膜厚よりも薄く、かつ、シリコン基板２のシリサイド化を抑制するシリサイド化抑制成分を含む金属シリサイド膜１０と、を備えることを特徴とする。 （もっと読む）

【課題】 高いＯＮ電流を有し、しかも消費電力の低いＣＭＯＳ回路を実現するためのＭＩＳトランジスタ構造を提供する。
【解決手段】 ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）とｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のそれぞれのゲート絶縁膜５は、酸化ハフニウム膜で構成されている。また、ゲート電極１８は、ゲート絶縁膜５と接する領域の近傍において、Ｐｔ原子に対するＳｉ原子の比がほぼ１（ＰｔＳｉ_x：ｘ＝１）のＰｔシリサイド膜で構成されている。ｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のゲート電極１７は、ゲート絶縁膜５と接する領域の近傍において、Ｐｔ原子に対するＳｉ原子の比が１未満（ＰｔＳｉ_x：ｘ＜１）のＰｔシリサイド膜で構成され、ゲート電極１７のフェルミレベルピニングが抑制されている。 （もっと読む）

【課題】 高性能な半導体装置を提供する。
【解決手段】 シリコン基板１上に、素子分離膜３に周囲を囲まれた活性領域２ａが設けられる。活性領域２ａの上には、ベース層として機能するＳｉＧｅ合金層４およびエミッタ層として機能するｎ型拡散層５が設けられ、さらにＳｉＧｅ合金層４およびｎ型拡散層５は、シリコン酸化膜からなる側壁膜６で囲われている。ｎ型拡散層５の上の多結晶シリコン膜７およびシリサイド膜８は、ｎ型拡散層５、側壁膜６、及び素子分離膜３にまたがって設けられる。尚、多結晶シリコン膜７の下に位置する側壁膜６は、活性領域２ａと素子分離膜３との境界５０にまたがって設けられる。そして層間絶縁膜１０を設けて平坦化した後、素子分離膜３の上のシリサイド膜８に接続するように、エミッタ層（ｎ型拡散層５）につながる引き出し電極２１が形成されている。 （もっと読む）

【課題】 サイドウォールのエッチングを抑えて、加工マージンを確保する。
【解決手段】 ゲート電極の側壁にサイドウォールを有するトランジスタを覆うように、下から順番に第１のシリコン窒化膜、第１のシリコン酸化膜、第２のシリコン窒化膜及び第２のシリコン酸化膜を形成する。トランジスタのソース・ドレイン領域とゲート電極の両方にまたがる領域に開口を有するフォトレジストをマスクとし、第２のシリコン窒化膜をエッチングストッパとして第２のシリコン酸化膜をドライエッチングし、第２のシリコン窒化膜をドライエッチングし、第１のシリコン窒化膜をエッチングストッパとして第１のシリコン酸化膜をドライエッチングし、第１のシリコン窒化膜をドライエッチングして、コンタクトホールを形成する。コンタクトホールに導電物質を埋め込むことにより、トランジスタのソース・ドレイン領域とゲート電極の両方に達するシェアードコンタクトを形成する。 （もっと読む）

【課題】メモリセルトランジスタにおけるトランジスタ特性の劣化と、周辺回路用トランジスタにおけるゲートエッジの電界集中とをともに回避し得る半導体装置及びその製造方法を得る。
【解決手段】フローティングゲート３の底面端部及び上面端部には、熱酸化膜４のバーズビーク形状５がそれぞれ形成されている。また、コントロールゲートの底面端部には、熱酸化膜１０のバーズビーク形状１１が形成されている。ゲート長方向に関する熱酸化膜４の寸法は、ゲート長方向に関する熱酸化膜１０の寸法よりも小さい。バーズビーク形状５は、バーズビーク形状１１よりも小さい。また、バーズビーク形状５は、周辺回路用トランジスタのゲート電極（ポリシリコン膜３６）の底面端部に形成される熱酸化膜３７のバーズビーク形状３８（図１２）よりも小さい。 （もっと読む）

【課題】 ソース・ドレインの界面形状とショットキー障壁高さ、電極比抵抗を同時に制御可能なショットキートランジスタを提供する。
【解決手段】 チャネル領域を構成する半導体領域１１２と、半導体領域１１２上にゲート絶縁膜１１３を介して形成されたゲート電極１１４と、ゲート電極１１４に対応して半導体領域１１２の両側に形成されたソース・ドレイン電極とを備えたＭＩＳ型電界効果トランジスタにおいて、ソース・ドレイン電極は、半導体領域１１２を挟んで形成され、且つキャリアがトンネル可能な厚さに形成されたトンネル絶縁膜１１６と、トンネル絶縁膜に接して形成された第１の金属層１１７と、第１の金属層１１７に接して形成され、第１の金属層１１７よりも小さい比抵抗を持つ第２の金属層１１８と、をチャネル長方向に積層してなる。 （もっと読む）

【課題】 上部領域が破損しにくいゲート・スタックを提供する。
【解決手段】 半導体基板（１１０）においてソース／ドレイン領域を定めるのに用いられるゲート・スタック構造体及びその製造方法である。本方法は、（ａ）基板（１１０）の上にゲート誘電体層（１２０）を形成し、（ｂ）ゲート誘電体層（１２０）の上にゲート・ポリシリコン層（１３０）を形成し、（ｃ）ゲート・ポリシリコン層（１３０）の上部層（１３０ａ）にｎ型ドーパントを注入し、（ｄ）基板（１１０）の上にゲート・スタック（１３２、１３４、１２２）を形成するように、ゲート・ポリシリコン層（１３０）及びゲート誘電体層（１２０）の一部をエッチングによって除去し、（ｅ）窒素運搬ガスの存在下でゲート・スタック（１３２、１３４、１２２）の側壁を熱酸化することを含む。結果として、拡散バリア層（１７０）が、ドープ濃度に関わらずゲート・スタック（１３２、１３４、１２２）のポリシリコン材料内の同じ深さのところに形成される。したがって、ゲート・スタックのｎ型ドープ領域（１３２）は、ゲート・スタック（１３２、１３４、１２２）の非ドープ領域（１３４）の幅と等しい幅を有する。 （もっと読む）

【課題】 ソースおよびドレインにおける接合リークを抑制し、膜厚が互いに異なるシリサイドをゲート電極に含むトランジスタを同一半導体基板上に備えた半導体装置を提供する。
【解決手段】 半導体基板１０の表面に形成された第１のソース層１３ａおよび第１のドレイン層２３ａとこの上に形成された第１のシリサイド層１４ａと、半導体基板表面に設けられた第１のゲート絶縁膜５ａ上に形成され、第２のシリサイド層２０ａを有する第１のゲート電極６ａと、前記第１のゲート電極の側壁に設けられたシリコン窒化膜９ａとを含む第１のトランジスタ１０１および、半導体基板１０の表面に形成された第２のソース層１３ｂおよび第２のドレイン層２３ｂと、この上に形成され、第１のシリサイド層１４ａと膜厚が同じである第３のシリサイド層１４ｂと、半導体基板表面に設けられたゲート絶縁膜５ｂ上に形成され、第２のシリサイド層２０ａと膜厚が異なる第４のシリサイド層２０ｂを有する第２のゲート電極６ｂとを含む第２のトランジスタ１０２、を備えている。 （もっと読む）

リンが注入されたポリシリコンのシート抵抗を減少するプロセスが存在する。一実施の形態において、ＭＯＳトランジスタ構造（３００）が存在する。構造は、ゲート領域、ドレイン領域及びソース領域を有する。ゲート領域のシート抵抗を減少する方法（２２０）は、予め決定された温度で真性アモルファスシリコンをゲート領域に堆積する（２２１）。アモルファス化の種が、真性アモルファスシリコンに注入される（２２２）。その後、リンの種が、ＭＯＳトランジスタ構造のゲート領域に注入される（２２３）。この実施の形態の特徴は、アモルファス化の種としてのＡｒ＋の使用を含む。
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【課題】 本発明は、安定した処理が可能で、且つゲートショートしない、ダマシンゲート構造を有する半導体装置の製造方法を提供することを目的としている。
【解決手段】 本発明は、エッチングストッパー膜に用いたシリコン窒化膜を触媒ＣＶＤ（Ｃａｔａｌｙｔｉｃ−ＣＶＤ）法により、基板温度２５０〜４００℃、触媒体温度１６００〜２０００℃で成膜する。これによって、シリコン窒化膜中の水素・塩素などの不純物を低減し、ＨＦ系のウェットエッチレートを熱酸化膜の１／４以下に抑えることにより、ゲート溝上部に露出したエッチングストッパー膜表面のエッチング量を抑えることができる。 （もっと読む）