電界効果トランジスタ及びその製造方法
【課題】 ソース・ドレインの界面形状とショットキー障壁高さ、電極比抵抗を同時に制御可能なショットキートランジスタを提供する。
【解決手段】 チャネル領域を構成する半導体領域１１２と、半導体領域１１２上にゲート絶縁膜１１３を介して形成されたゲート電極１１４と、ゲート電極１１４に対応して半導体領域１１２の両側に形成されたソース・ドレイン電極とを備えたＭＩＳ型電界効果トランジスタにおいて、ソース・ドレイン電極は、半導体領域１１２を挟んで形成され、且つキャリアがトンネル可能な厚さに形成されたトンネル絶縁膜１１６と、トンネル絶縁膜に接して形成された第１の金属層１１７と、第１の金属層１１７に接して形成され、第１の金属層１１７よりも小さい比抵抗を持つ第２の金属層１１８と、をチャネル長方向に積層してなる。
【解決手段】 チャネル領域を構成する半導体領域１１２と、半導体領域１１２上にゲート絶縁膜１１３を介して形成されたゲート電極１１４と、ゲート電極１１４に対応して半導体領域１１２の両側に形成されたソース・ドレイン電極とを備えたＭＩＳ型電界効果トランジスタにおいて、ソース・ドレイン電極は、半導体領域１１２を挟んで形成され、且つキャリアがトンネル可能な厚さに形成されたトンネル絶縁膜１１６と、トンネル絶縁膜に接して形成された第１の金属層１１７と、第１の金属層１１７に接して形成され、第１の金属層１１７よりも小さい比抵抗を持つ第２の金属層１１８と、をチャネル長方向に積層してなる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係わり、特にソース・ドレインの改良をはかったＭＩＳ型電界効果トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の高性能化には、その構成要素である電界効果トランジスタの高性能化が必須である。これまで、素子性能の向上は素子の微細化によって進められてきたが、今後は微細化の限界が指摘されている。中でも浅い接合形成と寄生抵抗低減は深刻な課題と考えられており、国際半導体ロードマップによると６５ｎｍ世代の１０〜２０ｎｍ接合（ドレイン・エクステンション部）の解は見えていないのが現状である。
【０００３】
このような状況に対して近年、従来のｐｎ接合の代わりに、ソース・ドレインをショットキー接合にしたＭＯＳＦＥＴ（ショットキートランジスタ）が研究されている（例えば、非特許文献１参照）。ショットキートランジスタは、ソース・ドレイン部に不純物の拡散は利用せず、ソース・ドレインを金属で形成するので、極めて浅い接合が可能となる。また、金属自体の抵抗は極めて低いので電極抵抗の低減が達成できる、イオン注入プロセスを省略できプロセスが簡便となる、など種々の利点があり、次世代の電界効果トランジスタとして期待されている。
この種のショットキートランジスタでは、ソース・ドレイン部分のショットキー接合がその特性を決定しており、良好な特性を実現するためには、ソース・ドレインに用いる金属のショットキー障壁高さをキャリアに対して小さくすること、界面形状を平坦に形成すること、金属自体の比抵抗が低いこと、の３つの条件を満たす必要があることが知られている。しかしながら、これらの条件を全て満たすことは困難であった。
【非特許文献１】J. R. Tucker et al, Appl. Phys. Lett., vol. 65, no. 5, August 1994, pp. 618-620.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このように従来、ソース・ドレインの寄生抵抗の低減及び短チャネル効果の抑制のためにはショットキートランジスタが有効であるが、この種のショットキートランジスタにおいてはソース・ドレインに用いる金属のショットキー障壁高さをキャリアに対して小さくすること、界面形状を平坦に形成すること、金属自体の比抵抗が低いことの３つの条件を満たす必要がある。しかしながら、これら３つの特性は、本来、金属の種類によってほぼ決まってしまい、これらの全ての特性を任意にコントロールする手段はなかった。これまでに、これら３つの特性を全て良好に満たすような材料はｎＭＯＳ用、ｐＭＯＳ用共に無く、このことがショットキートランジスタの実用化を妨げる大きな要因の一つであった。
【０００５】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、ソース・ドレインの界面形状とショットキー障壁高さ、電極比抵抗を同時に制御することができ、高性能のショットキートランジスタの実現に寄与し得るＭＩＳ型電界効果トランジスタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために本発明は、次のような構成を採用している。
【０００７】
即ち、本発明の一態様は、チャネル領域を構成する半導体領域と、前記半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に対応して前記半導体領域の両側に形成されたソース・ドレイン電極とを具備してなるＭＩＳ型電界効果トランジスタであって、前記ソース・ドレイン電極は、前記半導体領域にソース側及びドレイン側でそれぞれ接して形成され、且つキャリアがトンネル可能な厚さに形成されたトンネル絶縁膜と、前記トンネル絶縁膜と接してそれぞれ形成された第１の金属層と、前記第１の金属層と接してそれぞれ形成され、該金属層よりも小さい比抵抗を持つ第２の金属層と、をチャネル長方向に積層してなることを特徴とする。
【０００８】
また、本発明の別の一態様は、ＭＩＳ型電界効果トランジスタの製造方法であって、チャネル領域を構成する半導体領域を形成する工程と、前記半導体領域上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体領域をチャネル長方向から挟んで、キャリアがトンネル可能な厚さにトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜及び半導体領域をチャネル長方向から挟んで第１の金属層を形成する工程と、前記第１の金属層，トンネル絶縁膜，及び半導体領域をチャネル長方向から挟んで該金属層よりも小さい比抵抗を持つ第２の金属層を形成する工程と、を含むことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ソース・ドレイン電極の一部としてトンネル絶縁膜を用いることにより、ソース・ドレイン電極とチャネル領域との界面形状を平坦に形成することができる。また、トンネル絶縁膜に接する部分を第１の金属層とし、それ以外の大部分を第２の金属層としているため、第１の金属層の選択によりショットキー障壁高さを設定することができ、ソース・ドレイン部分のショットキー障壁高さをキャリアに対して小さくすることができる。即ち、ソース・ドレインの界面形状とショットキー障壁高さ、電極比抵抗を同時に制御することができ、高性能のショットキートランジスタの実現に寄与することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図である。
【００１２】
シリコン基板１１０上に、シリコン酸化膜等からなる埋め込み絶縁膜１１１及びチャネル領域１１２が形成されている。そして、チャネル領域１１２上に、ゲート絶縁膜１１３を介してゲート電極１１４が形成され、ゲート電極１１４の側面にはゲート側壁絶縁膜１１５が形成されている。そして、チャネル領域１１２をチャネル長方向から挟んでトンネル絶縁膜１１６が形成され、その外側にはトンネル絶縁膜１１６と接して第１の金属層１１７が形成されている。さらに、第１の金属層１１７の外側には、該金属層１１７と接して第２の金属層１１８が形成されている。ここで、トンネル絶縁膜１１６，第１の金属層１１７，及び第２の金属層１１８がソース・ドレイン電極となる。
【００１３】
本実施形態の特徴は、ソース・ドレイン電極を単層の金属で形成するのではなく、トンネル絶縁膜１１６と第１及び第２の金属層１１７，１１８で構成したことにある。これらの構造に望ましい要件は次の通りである。
【００１４】
トンネル絶縁膜１１６はキャリアが充分トンネルできるような２ｎｍ以下の絶縁膜である。材質は何でも良いが従来プロセスとの整合性を考慮すると窒化シリコン，酸化シリコン，酸窒化シリコン，Ｈｆ（Ｓｉ）Ｏ（Ｎ）などが望ましい。トンネル絶縁膜１１６は、熱酸化法やＣＶＤ法などによって形成できるが、その界面形状は、通常のシリサイドプロセスで得られるショットキー界面と比べて極めて平坦にすることができる。また、膜厚を薄くすることで、キャリアは容易にこの膜をトンネルできることになる。
【００１５】
第１の金属層１１７の厚みはトーマス・フェルミの遮蔽長（１〜２ｎｍ程度）以上あればよく、また、その材質はキャリアに対する所望のショットキー障壁（０．６ｅＶ以下）を持った金属であればよい。従って、単体金属以外にも、化合物金属は勿論のこと、不純物ドーピングによって仕事関数が変調された金属であっても良い。ソース・ドレインのショットキー障壁はこの第１の金属層１１７によって形成される。
【００１６】
第２の金属層１１８は比抵抗の低い金属が望ましく、従来プロセスとの整合性を考慮すると、Ｃｏシリサイド，Ｎｉシリサイド，Ｐａシリサイドなどがよい。この第２の金属層１１８が存在することによって第１の金属層１１７の比抵抗が高くても、素子全体としては比抵抗を低くすることが可能となる。
【００１７】
このように本実施形態は、ソース・ドレインのショットキー障壁高さを第１の金属層１１７によって、界面形状をトンネル絶縁膜１１６によって、さらに比抵抗を第２の金属層１１８によって制御可能なショットキートランジスタである。これによって、通常は困難な、ショットキートランジスタのソース・ドレインのショットキー障壁高さ・界面形状・比抵抗のそれぞれを所望の状態にコントロールすることが可能となり、高性能のショットキートランジスタを実現することができる。
【００１８】
図２及び図３は、本実施形態のＭＩＳ型電界効果トランジスタの製造工程を示す断面図である。
【００１９】
まず、図２（ａ）に示すように、面方位（１００），比抵抗２〜６Ωｃｍのシリコン基板１１０上にシリコン酸化膜などの埋め込み絶縁膜１１１を形成し、その上にシリコン層１１２を形成したＳＯＩ基板１００を用意する。そして、このＳＯＩ基板１００上に、公知の技術により素子分離領域（図示せず）、ゲート酸化膜（ゲート絶縁膜）１１３、ゲート電極となる多結晶シリコン膜を積層し、多結晶シリコン膜をパターニングしてゲート電極１１４を形成する。
【００２０】
次いで、図２（ｂ）に示すように、窒化シリコン膜などを減圧化学的気相堆積（ＬＰ−ＣＶＤ）法などによって堆積した後、ＲＩＥ法などによってエッチバックすることによりゲート側壁窒化シリコン膜１１５を形成する。続いて、ゲート電極１１４及び側壁窒化シリコン膜１１５をマスクにシリコン層１１２を選択エッチングする。
【００２１】
次いで、図２（ｃ）に示すように、シリコン層１１２を更にエッチングすることによってシリコン層１１２をスリミングする。このスリミングされた領域がチャネル領域となる。続いて、公知の熱酸化法及び酸化膜窒化法などによって、チャネル領域１１２の側面にトンネル絶縁膜１１６（ＳｉＮ）を形成する。即ち、チャネル領域１１２をチャネル長方向から挟むようにトンネル絶縁膜１１６を形成する。このとき同時に、ゲート電極１１４上にも窒化シリコン膜１２１が形成される。
【００２２】
次いで、図２（ｄ）に示すように、ＬＰ−ＣＶＤ法などによって全面にポリシリコン膜１２２を堆積する。
【００２３】
次いで、図３（ｅ）に示すように、ＲＩＥ法などによってポリシリコン膜１２２をエッチバックすることにより、チャネル領域１１２の側部のみにポリシリコン膜１２２を残す。即ち、トンネル絶縁膜１１６及びチャネル領域１１２をチャネル長方向から挟むように、トンネル絶縁膜１１６に接してポリシリコン膜１２２を形成する。
【００２４】
次いで、図３（ｆ）に示すように、スパッタ法などによって、全面にアルミニウム膜１２３を厚さ５０ｎｍ堆積し、更にその上にＮｉ膜１２４を厚さ１５０ｎｍ堆積する。
【００２５】
次いで、図３（ｇ）に示すように、ＣＭＰ法などによってゲート電極１１４が露出するまで上部をポリッシュする。
【００２６】
次いで、例えば５３０℃，３０分の熱処理を施すことにより、図３（ｈ）に示すように、第１及び第２の金属層１１７，１１８を形成する。具体的には、熱反応を起こすと、ポリシリコン膜１２２とアルミニウム膜１２３の間で原子の交換反応が起こり、ポリシリコン膜１２２の存在した個所に第１の金属層（Ａｌ）１１７が形成される。さらに、置換したシリコン原子と金属膜１２４が反応することにより、第１の金属１１７をチャネル長方向から挟むように第１の金属層１１７と接して第２の金属層（Ｎｉシリサイド）１１８が形成される。
【００２７】
最後に未反応のＮｉ膜１２４を除去することにより、前記図１に示したような構造を作製することができる。
【００２８】
（第２の実施形態）
第１の実施形態においては、第１の金属層と第２の金属層を異なる金属で構成したが、第１の金属層としては上述の通り、ショットキー障壁が所望の値に調整されてさえいればよいため、不純物を界面に導入することで第１の金属層と第２の金属層を同じ金属材料を用いて形成することが可能である。
【００２９】
図４及び図５は、このような観点による、本発明の第２の実施形態に係わるＭＩＳ型電界効果トランジスタの構造及び製造工程を示す断面図である。
【００３０】
まず、図４（ａ）に示すように、シリコン基板２１０，埋め込み絶縁膜２１１，シリコン層２１２からなるＳＯＩ基板２００上に公知の技術により素子分離領域（図示せず）、ゲート酸化膜（ゲート絶縁膜）２１３、ゲート電極２１４を形成する。
【００３１】
次いで、図４（ｂ）に示すように、窒化シリコン膜などを減圧化学的気相堆積（ＬＰ−ＣＶＤ）法などによって堆積した後、ＲＩＥ法などによってエッチバックすることによりゲート側壁窒化シリコン膜２１５を形成する。続いて、ゲート電極２１４及び側壁窒化シリコン膜２１５をマスクにシリコン層２１２を選択エッチングする。ここまでの基本的なプロセスは第１の実施形態と同様である。
【００３２】
次いで、図４（ｃ）に示すように、シリコン層２１２を更にエッチングすることによってシリコン層２１２をスリミングする。このスリミングされた領域がチャネル領域となる。続いて、公知の熱酸化法及び酸化膜窒化法などによって、チャネル領域２１２の側面にトンネル絶縁膜２１６（ＳｉＮ）を形成する。即ち、チャネル領域２１２をチャネル長方向から挟むようにトンネル絶縁膜２１６を形成する。このとき同時に、ゲート電極２１４上に窒化シリコン層２２１が形成される。
【００３３】
次いで、図４（ｄ）に示すように、ＬＰ−ＣＶＤ法などによって全面にポリシリコン膜２２２を堆積する。このポリシリコン膜２２２は第１の実施形態とは異なり十分に厚く、例えば２００ｎｍの厚さに形成する。
【００３４】
次いで、図５（ｅ）に示すように、ＣＭＰ法などによってゲート電極２１４が露出するまで上部をポリッシュする。
【００３５】
次いで、図５（ｆ）に示すように、ポリシリコン膜２２２に不純物をイオン注入し、活性化アニールを行って、ドーピング層２２３を形成する。より具体的には、ｐＭＯＳ領域には例えばボロン（Ｂ）を、ｎＭＯＳ領域には例えばリン（Ｐ）をイオン注入し、１０５０℃程度のスパイクアニールを行う。
【００３６】
次いで、図５（ｇ）に示すように、Ｎｉ膜２２４をスパッタ法などによって厚さ２５ｎｍ程度堆積する。
【００３７】
次いで、例えば４５０℃，３０秒の熱処理を施すことにより、図５（ｈ）に示すように、第１及び第２の金属層２１７，２１８を形成する。具体的には、加熱処理によりＮｉ膜２２４とポリシリコン膜２２２のＳｉとがシリサイデーションを起こし、ＮｉＳｉ膜が形成される。このとき、ドーピング層２２３中の不純物は偏析により反応界面に集まるため、シリサイデーション終了後にはトンネル絶縁膜２１６の近傍に不純物を高濃度に含む第１の金属層２１７が形成され、それ以外の領域が第２の金属層２１８となることにより、前記図１に示したような構造を作製することができる。
【００３８】
本実施形態においても、トンネル絶縁膜２１６により界面形状を平坦にでき、第１の金属層２１７によりショットキー障壁高さを制御することができ、第２の金属層２１８によりソース・ドレインの低抵抗化をはかることができ、第１の実施形態と同様の効果が得られる。
【００３９】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、ＳＯＩ基板を用いたが、バルク基板を用いることも可能である。また、基板材料としては必ずしもＳｉに限るものではなく、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、シリコンカーバイド（ＳｉＣ）、ガリウム砒素（ＧａＡｓ）、窒化アルミニウム（ＡｌＮ）を用いることが可能である。さらに、基板材料の面方位は必ずしも（１００）面に限るものではなく、（１１０）面或いは（１１１）面等を適宜選択することができる。
【００４０】
また、本発明の本質は、ソース・ドレイン電極を構成するトンネル絶縁膜と第１及び第２の金属層にある。従って、ゲート電極とソース・ドレイン電極のオーバーラップ若しくはオフセット、電極がチャネル長方向となす角度、位置などは自由に設計してよい。さらに、本発明は、Ｆｉｎ型構造やダブルゲート構造などの三次元型も含み、あらゆるＭＩＳ型電界効果トランジスタに対して適用が可能である。
【００４１】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００４２】
【図１】第１の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図。
【図２】第１の実施形態のＭＩＳ型電界効果トランジスタの製造工程を示す断面図。
【図３】第１の実施形態のＭＩＳ型電界効果トランジスタの製造工程を示す断面図。
【図４】第２の実施形態のＭＩＳ型電界効果トランジスタの製造工程を示す断面図。
【図５】第２の実施形態のＭＩＳ型電界効果トランジスタの製造工程を示す断面図。
【符号の説明】
【００４３】
１００，２００…ＳＯＩ基板
１１０，２１０…シリコン基板
１１１，２１１…埋め込み絶縁膜
１１２，２１２…シリコン層（チャネル領域）
１１３，２１３…ゲート絶縁膜
１１４，２１４…ゲート電極
１１５，２１５…ゲート側壁絶縁膜
１１６，２１６…トンネル絶縁膜
１１７，２１７…第１の金属層
１１８，２１８…第２の金属層
１２１，２２１…窒化シリコン膜
１２２，２２２…ポリシリコン膜
１２３…アルミニウム膜
１２４…Ｎｉ膜
２２３…ドーピング層
【技術分野】
【０００１】
本発明は、半導体装置に係わり、特にソース・ドレインの改良をはかったＭＩＳ型電界効果トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の高性能化には、その構成要素である電界効果トランジスタの高性能化が必須である。これまで、素子性能の向上は素子の微細化によって進められてきたが、今後は微細化の限界が指摘されている。中でも浅い接合形成と寄生抵抗低減は深刻な課題と考えられており、国際半導体ロードマップによると６５ｎｍ世代の１０〜２０ｎｍ接合（ドレイン・エクステンション部）の解は見えていないのが現状である。
【０００３】
このような状況に対して近年、従来のｐｎ接合の代わりに、ソース・ドレインをショットキー接合にしたＭＯＳＦＥＴ（ショットキートランジスタ）が研究されている（例えば、非特許文献１参照）。ショットキートランジスタは、ソース・ドレイン部に不純物の拡散は利用せず、ソース・ドレインを金属で形成するので、極めて浅い接合が可能となる。また、金属自体の抵抗は極めて低いので電極抵抗の低減が達成できる、イオン注入プロセスを省略できプロセスが簡便となる、など種々の利点があり、次世代の電界効果トランジスタとして期待されている。
この種のショットキートランジスタでは、ソース・ドレイン部分のショットキー接合がその特性を決定しており、良好な特性を実現するためには、ソース・ドレインに用いる金属のショットキー障壁高さをキャリアに対して小さくすること、界面形状を平坦に形成すること、金属自体の比抵抗が低いこと、の３つの条件を満たす必要があることが知られている。しかしながら、これらの条件を全て満たすことは困難であった。
【非特許文献１】J. R. Tucker et al, Appl. Phys. Lett., vol. 65, no. 5, August 1994, pp. 618-620.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このように従来、ソース・ドレインの寄生抵抗の低減及び短チャネル効果の抑制のためにはショットキートランジスタが有効であるが、この種のショットキートランジスタにおいてはソース・ドレインに用いる金属のショットキー障壁高さをキャリアに対して小さくすること、界面形状を平坦に形成すること、金属自体の比抵抗が低いことの３つの条件を満たす必要がある。しかしながら、これら３つの特性は、本来、金属の種類によってほぼ決まってしまい、これらの全ての特性を任意にコントロールする手段はなかった。これまでに、これら３つの特性を全て良好に満たすような材料はｎＭＯＳ用、ｐＭＯＳ用共に無く、このことがショットキートランジスタの実用化を妨げる大きな要因の一つであった。
【０００５】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、ソース・ドレインの界面形状とショットキー障壁高さ、電極比抵抗を同時に制御することができ、高性能のショットキートランジスタの実現に寄与し得るＭＩＳ型電界効果トランジスタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために本発明は、次のような構成を採用している。
【０００７】
即ち、本発明の一態様は、チャネル領域を構成する半導体領域と、前記半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に対応して前記半導体領域の両側に形成されたソース・ドレイン電極とを具備してなるＭＩＳ型電界効果トランジスタであって、前記ソース・ドレイン電極は、前記半導体領域にソース側及びドレイン側でそれぞれ接して形成され、且つキャリアがトンネル可能な厚さに形成されたトンネル絶縁膜と、前記トンネル絶縁膜と接してそれぞれ形成された第１の金属層と、前記第１の金属層と接してそれぞれ形成され、該金属層よりも小さい比抵抗を持つ第２の金属層と、をチャネル長方向に積層してなることを特徴とする。
【０００８】
また、本発明の別の一態様は、ＭＩＳ型電界効果トランジスタの製造方法であって、チャネル領域を構成する半導体領域を形成する工程と、前記半導体領域上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体領域をチャネル長方向から挟んで、キャリアがトンネル可能な厚さにトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜及び半導体領域をチャネル長方向から挟んで第１の金属層を形成する工程と、前記第１の金属層，トンネル絶縁膜，及び半導体領域をチャネル長方向から挟んで該金属層よりも小さい比抵抗を持つ第２の金属層を形成する工程と、を含むことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ソース・ドレイン電極の一部としてトンネル絶縁膜を用いることにより、ソース・ドレイン電極とチャネル領域との界面形状を平坦に形成することができる。また、トンネル絶縁膜に接する部分を第１の金属層とし、それ以外の大部分を第２の金属層としているため、第１の金属層の選択によりショットキー障壁高さを設定することができ、ソース・ドレイン部分のショットキー障壁高さをキャリアに対して小さくすることができる。即ち、ソース・ドレインの界面形状とショットキー障壁高さ、電極比抵抗を同時に制御することができ、高性能のショットキートランジスタの実現に寄与することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図である。
【００１２】
シリコン基板１１０上に、シリコン酸化膜等からなる埋め込み絶縁膜１１１及びチャネル領域１１２が形成されている。そして、チャネル領域１１２上に、ゲート絶縁膜１１３を介してゲート電極１１４が形成され、ゲート電極１１４の側面にはゲート側壁絶縁膜１１５が形成されている。そして、チャネル領域１１２をチャネル長方向から挟んでトンネル絶縁膜１１６が形成され、その外側にはトンネル絶縁膜１１６と接して第１の金属層１１７が形成されている。さらに、第１の金属層１１７の外側には、該金属層１１７と接して第２の金属層１１８が形成されている。ここで、トンネル絶縁膜１１６，第１の金属層１１７，及び第２の金属層１１８がソース・ドレイン電極となる。
【００１３】
本実施形態の特徴は、ソース・ドレイン電極を単層の金属で形成するのではなく、トンネル絶縁膜１１６と第１及び第２の金属層１１７，１１８で構成したことにある。これらの構造に望ましい要件は次の通りである。
【００１４】
トンネル絶縁膜１１６はキャリアが充分トンネルできるような２ｎｍ以下の絶縁膜である。材質は何でも良いが従来プロセスとの整合性を考慮すると窒化シリコン，酸化シリコン，酸窒化シリコン，Ｈｆ（Ｓｉ）Ｏ（Ｎ）などが望ましい。トンネル絶縁膜１１６は、熱酸化法やＣＶＤ法などによって形成できるが、その界面形状は、通常のシリサイドプロセスで得られるショットキー界面と比べて極めて平坦にすることができる。また、膜厚を薄くすることで、キャリアは容易にこの膜をトンネルできることになる。
【００１５】
第１の金属層１１７の厚みはトーマス・フェルミの遮蔽長（１〜２ｎｍ程度）以上あればよく、また、その材質はキャリアに対する所望のショットキー障壁（０．６ｅＶ以下）を持った金属であればよい。従って、単体金属以外にも、化合物金属は勿論のこと、不純物ドーピングによって仕事関数が変調された金属であっても良い。ソース・ドレインのショットキー障壁はこの第１の金属層１１７によって形成される。
【００１６】
第２の金属層１１８は比抵抗の低い金属が望ましく、従来プロセスとの整合性を考慮すると、Ｃｏシリサイド，Ｎｉシリサイド，Ｐａシリサイドなどがよい。この第２の金属層１１８が存在することによって第１の金属層１１７の比抵抗が高くても、素子全体としては比抵抗を低くすることが可能となる。
【００１７】
このように本実施形態は、ソース・ドレインのショットキー障壁高さを第１の金属層１１７によって、界面形状をトンネル絶縁膜１１６によって、さらに比抵抗を第２の金属層１１８によって制御可能なショットキートランジスタである。これによって、通常は困難な、ショットキートランジスタのソース・ドレインのショットキー障壁高さ・界面形状・比抵抗のそれぞれを所望の状態にコントロールすることが可能となり、高性能のショットキートランジスタを実現することができる。
【００１８】
図２及び図３は、本実施形態のＭＩＳ型電界効果トランジスタの製造工程を示す断面図である。
【００１９】
まず、図２（ａ）に示すように、面方位（１００），比抵抗２〜６Ωｃｍのシリコン基板１１０上にシリコン酸化膜などの埋め込み絶縁膜１１１を形成し、その上にシリコン層１１２を形成したＳＯＩ基板１００を用意する。そして、このＳＯＩ基板１００上に、公知の技術により素子分離領域（図示せず）、ゲート酸化膜（ゲート絶縁膜）１１３、ゲート電極となる多結晶シリコン膜を積層し、多結晶シリコン膜をパターニングしてゲート電極１１４を形成する。
【００２０】
次いで、図２（ｂ）に示すように、窒化シリコン膜などを減圧化学的気相堆積（ＬＰ−ＣＶＤ）法などによって堆積した後、ＲＩＥ法などによってエッチバックすることによりゲート側壁窒化シリコン膜１１５を形成する。続いて、ゲート電極１１４及び側壁窒化シリコン膜１１５をマスクにシリコン層１１２を選択エッチングする。
【００２１】
次いで、図２（ｃ）に示すように、シリコン層１１２を更にエッチングすることによってシリコン層１１２をスリミングする。このスリミングされた領域がチャネル領域となる。続いて、公知の熱酸化法及び酸化膜窒化法などによって、チャネル領域１１２の側面にトンネル絶縁膜１１６（ＳｉＮ）を形成する。即ち、チャネル領域１１２をチャネル長方向から挟むようにトンネル絶縁膜１１６を形成する。このとき同時に、ゲート電極１１４上にも窒化シリコン膜１２１が形成される。
【００２２】
次いで、図２（ｄ）に示すように、ＬＰ−ＣＶＤ法などによって全面にポリシリコン膜１２２を堆積する。
【００２３】
次いで、図３（ｅ）に示すように、ＲＩＥ法などによってポリシリコン膜１２２をエッチバックすることにより、チャネル領域１１２の側部のみにポリシリコン膜１２２を残す。即ち、トンネル絶縁膜１１６及びチャネル領域１１２をチャネル長方向から挟むように、トンネル絶縁膜１１６に接してポリシリコン膜１２２を形成する。
【００２４】
次いで、図３（ｆ）に示すように、スパッタ法などによって、全面にアルミニウム膜１２３を厚さ５０ｎｍ堆積し、更にその上にＮｉ膜１２４を厚さ１５０ｎｍ堆積する。
【００２５】
次いで、図３（ｇ）に示すように、ＣＭＰ法などによってゲート電極１１４が露出するまで上部をポリッシュする。
【００２６】
次いで、例えば５３０℃，３０分の熱処理を施すことにより、図３（ｈ）に示すように、第１及び第２の金属層１１７，１１８を形成する。具体的には、熱反応を起こすと、ポリシリコン膜１２２とアルミニウム膜１２３の間で原子の交換反応が起こり、ポリシリコン膜１２２の存在した個所に第１の金属層（Ａｌ）１１７が形成される。さらに、置換したシリコン原子と金属膜１２４が反応することにより、第１の金属１１７をチャネル長方向から挟むように第１の金属層１１７と接して第２の金属層（Ｎｉシリサイド）１１８が形成される。
【００２７】
最後に未反応のＮｉ膜１２４を除去することにより、前記図１に示したような構造を作製することができる。
【００２８】
（第２の実施形態）
第１の実施形態においては、第１の金属層と第２の金属層を異なる金属で構成したが、第１の金属層としては上述の通り、ショットキー障壁が所望の値に調整されてさえいればよいため、不純物を界面に導入することで第１の金属層と第２の金属層を同じ金属材料を用いて形成することが可能である。
【００２９】
図４及び図５は、このような観点による、本発明の第２の実施形態に係わるＭＩＳ型電界効果トランジスタの構造及び製造工程を示す断面図である。
【００３０】
まず、図４（ａ）に示すように、シリコン基板２１０，埋め込み絶縁膜２１１，シリコン層２１２からなるＳＯＩ基板２００上に公知の技術により素子分離領域（図示せず）、ゲート酸化膜（ゲート絶縁膜）２１３、ゲート電極２１４を形成する。
【００３１】
次いで、図４（ｂ）に示すように、窒化シリコン膜などを減圧化学的気相堆積（ＬＰ−ＣＶＤ）法などによって堆積した後、ＲＩＥ法などによってエッチバックすることによりゲート側壁窒化シリコン膜２１５を形成する。続いて、ゲート電極２１４及び側壁窒化シリコン膜２１５をマスクにシリコン層２１２を選択エッチングする。ここまでの基本的なプロセスは第１の実施形態と同様である。
【００３２】
次いで、図４（ｃ）に示すように、シリコン層２１２を更にエッチングすることによってシリコン層２１２をスリミングする。このスリミングされた領域がチャネル領域となる。続いて、公知の熱酸化法及び酸化膜窒化法などによって、チャネル領域２１２の側面にトンネル絶縁膜２１６（ＳｉＮ）を形成する。即ち、チャネル領域２１２をチャネル長方向から挟むようにトンネル絶縁膜２１６を形成する。このとき同時に、ゲート電極２１４上に窒化シリコン層２２１が形成される。
【００３３】
次いで、図４（ｄ）に示すように、ＬＰ−ＣＶＤ法などによって全面にポリシリコン膜２２２を堆積する。このポリシリコン膜２２２は第１の実施形態とは異なり十分に厚く、例えば２００ｎｍの厚さに形成する。
【００３４】
次いで、図５（ｅ）に示すように、ＣＭＰ法などによってゲート電極２１４が露出するまで上部をポリッシュする。
【００３５】
次いで、図５（ｆ）に示すように、ポリシリコン膜２２２に不純物をイオン注入し、活性化アニールを行って、ドーピング層２２３を形成する。より具体的には、ｐＭＯＳ領域には例えばボロン（Ｂ）を、ｎＭＯＳ領域には例えばリン（Ｐ）をイオン注入し、１０５０℃程度のスパイクアニールを行う。
【００３６】
次いで、図５（ｇ）に示すように、Ｎｉ膜２２４をスパッタ法などによって厚さ２５ｎｍ程度堆積する。
【００３７】
次いで、例えば４５０℃，３０秒の熱処理を施すことにより、図５（ｈ）に示すように、第１及び第２の金属層２１７，２１８を形成する。具体的には、加熱処理によりＮｉ膜２２４とポリシリコン膜２２２のＳｉとがシリサイデーションを起こし、ＮｉＳｉ膜が形成される。このとき、ドーピング層２２３中の不純物は偏析により反応界面に集まるため、シリサイデーション終了後にはトンネル絶縁膜２１６の近傍に不純物を高濃度に含む第１の金属層２１７が形成され、それ以外の領域が第２の金属層２１８となることにより、前記図１に示したような構造を作製することができる。
【００３８】
本実施形態においても、トンネル絶縁膜２１６により界面形状を平坦にでき、第１の金属層２１７によりショットキー障壁高さを制御することができ、第２の金属層２１８によりソース・ドレインの低抵抗化をはかることができ、第１の実施形態と同様の効果が得られる。
【００３９】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、ＳＯＩ基板を用いたが、バルク基板を用いることも可能である。また、基板材料としては必ずしもＳｉに限るものではなく、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、シリコンカーバイド（ＳｉＣ）、ガリウム砒素（ＧａＡｓ）、窒化アルミニウム（ＡｌＮ）を用いることが可能である。さらに、基板材料の面方位は必ずしも（１００）面に限るものではなく、（１１０）面或いは（１１１）面等を適宜選択することができる。
【００４０】
また、本発明の本質は、ソース・ドレイン電極を構成するトンネル絶縁膜と第１及び第２の金属層にある。従って、ゲート電極とソース・ドレイン電極のオーバーラップ若しくはオフセット、電極がチャネル長方向となす角度、位置などは自由に設計してよい。さらに、本発明は、Ｆｉｎ型構造やダブルゲート構造などの三次元型も含み、あらゆるＭＩＳ型電界効果トランジスタに対して適用が可能である。
【００４１】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００４２】
【図１】第１の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図。
【図２】第１の実施形態のＭＩＳ型電界効果トランジスタの製造工程を示す断面図。
【図３】第１の実施形態のＭＩＳ型電界効果トランジスタの製造工程を示す断面図。
【図４】第２の実施形態のＭＩＳ型電界効果トランジスタの製造工程を示す断面図。
【図５】第２の実施形態のＭＩＳ型電界効果トランジスタの製造工程を示す断面図。
【符号の説明】
【００４３】
１００，２００…ＳＯＩ基板
１１０，２１０…シリコン基板
１１１，２１１…埋め込み絶縁膜
１１２，２１２…シリコン層（チャネル領域）
１１３，２１３…ゲート絶縁膜
１１４，２１４…ゲート電極
１１５，２１５…ゲート側壁絶縁膜
１１６，２１６…トンネル絶縁膜
１１７，２１７…第１の金属層
１１８，２１８…第２の金属層
１２１，２２１…窒化シリコン膜
１２２，２２２…ポリシリコン膜
１２３…アルミニウム膜
１２４…Ｎｉ膜
２２３…ドーピング層
【特許請求の範囲】
【請求項１】
チャネル領域を構成する半導体領域と、前記半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に対応して前記半導体領域の両側に形成されたソース・ドレイン電極とを具備してなり、
前記ソース・ドレイン電極は、前記半導体領域にソース側及びドレイン側でそれぞれ接して形成され、且つキャリアがトンネル可能な厚さに形成されたトンネル絶縁膜と、前記トンネル絶縁膜と接してそれぞれ形成された第１の金属層と、前記第１の金属層と接してそれぞれ形成され、該金属層よりも小さい比抵抗を持つ第２の金属層と、をチャネル長方向に積層してなることを特徴とするＭＩＳ型電界効果トランジスタ。
【請求項２】
前記トンネル絶縁膜は前記半導体領域をチャネル長方向から挟んで形成され、前記第１の金属層は前記トンネル絶縁膜及び半導体領域をチャネル長方向から挟んで形成され、前記第２の金属層は前記第１の金属層，トンネル絶縁膜，及び半導体領域をチャネル長方向から挟んで形成されていることを特徴とする請求項１記載のＭＩＳ型電界効果トランジスタ。
【請求項３】
前記第１の金属層はシリコンとは反応しない金属であり、前記第２の金属層はシリコンを含有する金属シリサイドであることを特徴とする請求項１又は２記載のＭＩＳ型電界効果トランジスタ。
【請求項４】
前記第１の金属層は前記第２の金属層と同一材料で形成され、前記第１の金属層はショットキー障壁を変調する不純物を含有することで、前記第２の金属層とは異なるショットキー障壁を有していることを特徴とする請求項１又は２記載のＭＩＳ型電界効果トランジスタ。
【請求項５】
前記第１及び第２の金属層はシリコンを含有する金属シリサイドであることを特徴とする請求項１，２又は４記載のＭＩＳ型電界効果トランジスタ。
【請求項６】
前記第１の金属層が含有する不純物は、Ｂ（ボロン），Ｐ（リン），Ａｓ（砒素），インジウム，アンチモンのいずれか、若しくはこれらの複数であることを特徴とする請求項４又は５記載のＭＩＳ型電界効果トランジスタ。
【請求項７】
前記第１の金属層は０．６ｅＶ以下のショットキー障壁高さを持つ金属から形成されたものであることを特徴とする請求項１記載のＭＩＳ型電界効果トランジスタ。
【請求項８】
チャネル領域を構成する半導体領域を形成する工程と、
前記半導体領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体領域をチャネル長方向から挟んで、キャリアがトンネル可能な厚さにトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜及び半導体領域をチャネル長方向から挟んで第１の金属層を形成する工程と、
前記第１の金属層，トンネル絶縁膜，及び半導体領域をチャネル長方向から挟んで該金属層よりも小さい比抵抗を持つ第２の金属層を形成する工程と、
を含むことを特徴とするＭＩＳ型電界効果トランジスタの製造方法。
【請求項１】
チャネル領域を構成する半導体領域と、前記半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に対応して前記半導体領域の両側に形成されたソース・ドレイン電極とを具備してなり、
前記ソース・ドレイン電極は、前記半導体領域にソース側及びドレイン側でそれぞれ接して形成され、且つキャリアがトンネル可能な厚さに形成されたトンネル絶縁膜と、前記トンネル絶縁膜と接してそれぞれ形成された第１の金属層と、前記第１の金属層と接してそれぞれ形成され、該金属層よりも小さい比抵抗を持つ第２の金属層と、をチャネル長方向に積層してなることを特徴とするＭＩＳ型電界効果トランジスタ。
【請求項２】
前記トンネル絶縁膜は前記半導体領域をチャネル長方向から挟んで形成され、前記第１の金属層は前記トンネル絶縁膜及び半導体領域をチャネル長方向から挟んで形成され、前記第２の金属層は前記第１の金属層，トンネル絶縁膜，及び半導体領域をチャネル長方向から挟んで形成されていることを特徴とする請求項１記載のＭＩＳ型電界効果トランジスタ。
【請求項３】
前記第１の金属層はシリコンとは反応しない金属であり、前記第２の金属層はシリコンを含有する金属シリサイドであることを特徴とする請求項１又は２記載のＭＩＳ型電界効果トランジスタ。
【請求項４】
前記第１の金属層は前記第２の金属層と同一材料で形成され、前記第１の金属層はショットキー障壁を変調する不純物を含有することで、前記第２の金属層とは異なるショットキー障壁を有していることを特徴とする請求項１又は２記載のＭＩＳ型電界効果トランジスタ。
【請求項５】
前記第１及び第２の金属層はシリコンを含有する金属シリサイドであることを特徴とする請求項１，２又は４記載のＭＩＳ型電界効果トランジスタ。
【請求項６】
前記第１の金属層が含有する不純物は、Ｂ（ボロン），Ｐ（リン），Ａｓ（砒素），インジウム，アンチモンのいずれか、若しくはこれらの複数であることを特徴とする請求項４又は５記載のＭＩＳ型電界効果トランジスタ。
【請求項７】
前記第１の金属層は０．６ｅＶ以下のショットキー障壁高さを持つ金属から形成されたものであることを特徴とする請求項１記載のＭＩＳ型電界効果トランジスタ。
【請求項８】
チャネル領域を構成する半導体領域を形成する工程と、
前記半導体領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体領域をチャネル長方向から挟んで、キャリアがトンネル可能な厚さにトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜及び半導体領域をチャネル長方向から挟んで第１の金属層を形成する工程と、
前記第１の金属層，トンネル絶縁膜，及び半導体領域をチャネル長方向から挟んで該金属層よりも小さい比抵抗を持つ第２の金属層を形成する工程と、
を含むことを特徴とするＭＩＳ型電界効果トランジスタの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００６−１００３８７（Ｐ２００６−１００３８７Ａ）
【公開日】平成１８年４月１３日（２００６．４．１３）
【国際特許分類】
【出願番号】特願２００４−２８２０５７（Ｐ２００４−２８２０５７）
【出願日】平成１６年９月２８日（２００４．９．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年４月１３日（２００６．４．１３）
【国際特許分類】
【出願日】平成１６年９月２８日（２００４．９．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]