【課題】製造プロセスが容易であり、かつ、電流駆動能力の高い半導体基板およびその製造方法を提供することである。
【解決手段】本実施形態による半導体装置は、半導体基板を備える。第１導電型のＦｉｎ型半導体層は、半導体基板上に形成されている。第１導電型のソース層および第１導電型のドレイン層は、Ｆｉｎ型半導体層の長手方向の両端に設けられている。ゲート絶縁膜は、Ｆｉｎ型半導体層の両側面に設けられている。ゲート電極は、Ｆｉｎ型半導体層の両側面にゲート絶縁膜を介して設けられている。第２導電型のパンチスルーストッパ層は、ゲート電極およびＦｉｎ型半導体層の下に設けられている。パンチスルーストッパ層の不純物濃度は、ソース層およびドレイン層の下にある半導体基板の不純物濃度よりも高い。 （もっと読む）

【課題】ゲート電極膜に注入したイオンがチャネル領域に達してＭＩＳＦＥＴの電気特性に影響を与えていた。
【解決手段】半導体基板の主面上にゲート絶縁膜を介して形成されるとともに、第１導電型となる不純物を含んだシリコンを主体とする第１ゲート電極膜と、前記第１ゲート電極膜上に形成されるとともに、酸素及び窒素のうち一方又は両方を含んだシリコンを主体とする介在層と、前記第１ゲート電極膜上に前記介在層を介して形成されるとともに、前記第１導電型となる不純物を含んだシリコンを主体とする第２ゲート電極膜と、を含む電界効果トランジスタを有する。 （もっと読む）

【課題】半導体層と電極との間に絶縁膜を介するＭＩＳ構造を採用するも、オン抵抗の上昇及び閾値の変動を抑止し、信頼性の高い半導体装置を得る。
【解決手段】ＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、化合物半導体積層構造２と、化合物半導体積層構造２の表面と接触する挿入金属層４と、挿入金属層４上に形成されたゲート絶縁膜７と、挿入金属層４の上方でゲート絶縁膜７を介して形成されたゲート電極８とを含み構成される。 （もっと読む）

【課題】実施形態は、一括して形成することが可能なメモリセルを有し、その直下に制御回路を設けた構成を実現する半導体装置およびその製造方法を提供する。
【解決手段】実施形態は、基板上に設けられたメモリアレイと、前記基板と前記メモリアレイとの間の前記基板の表面に設けられた制御回路と、を有する半導体装置の製造方法であって、前記制御回路のｐ形半導体領域およびｎ形半導体領域を覆う絶縁層に、前記ｐ形半導体領域に連通する第１のコンタクトホールを形成する工程と、前記第１のコンタクトホールの内部に、前記ｐ形半導体領域に接したコンタクトプラグを形成する工程と、を備える。さらに、前記ｎ形半導体領域に連通する第２のコンタクトホールを前記絶縁層に形成する工程と、前記コンタクトプラグと、前記第２のコンタクトホールの内部に露出した前記ｎ形半導体領域と、に接する配線を形成する工程と、を備える。 （もっと読む）

【課題】薄膜トランジスタ液晶表示装置の薄膜トランジスタ及びその製造方法を提供する。
【解決手段】ゲート電極、ゲート絶縁層、活性層及びソースドレイン電極を有した薄膜トランジスタであって、該ゲート電極は該活性層のチャンネル領域と重なり、該ゲート絶縁層は該ゲート電極と該活性層間に設けられており、該ソースドレイン電極と該活性層のソースドレイン領域は重なり、該活性層と前記ソースドレイン電極間に電子の走行を許容する薄いＳｉＮｘ又はＳｉＯｘＮｙ層が設けられる。 （もっと読む）

【課題】リーク電流をより小さくし、かつ、電気的特性を改善したショットキーバリア型のＺｎO系半導体素子を提供する。
【解決手段】基板１上にｎ型ＺｎＯ系半導体層２、酸化アルミニウム膜３が順に形成されている。また、酸化アルミニウム膜３上には、金属電極４、パッド電極５が形成される。金属電極４は、Ｐｄ層４ａ上にＡｕ層４ｂが積層された多層膜構造を有している。金属電極４は、半透明電極として機能する。金属電極４上にはパッド電極５が形成されている。基板１の裏面には金属電極４に対向するように、裏面電極６が形成される。ｎ型ＺｎＯ系半導体層２とＰｄ層４ａでショットキーバリア構造を構成している。 （もっと読む）

【課題】従来のＤＲＡＭは、データを保持するために数十ミリ秒間隔でリフレッシュをしなければならず、消費電力の増大を招いていた。また、頻繁にトランジスタのオン状態とオフ状態が切り換わるのでトランジスタの劣化が問題となっていた。この問題は、メモリ容量が増大し、トランジスタの微細化が進むにつれて顕著なものとなっていた。
【解決手段】酸化物半導体を有するトランジスタを用い、ゲート電極用のトレンチと、素子分離用のトレンチを有するトレンチ構造のトランジスタとする。ソース電極とドレイン電極との距離を狭くしてもゲート電極用のトレンチの深さを適宜設定することで、短チャネル効果の発現を抑制することができる。 （もっと読む）

【課題】半導体デバイスを提供する。
【解決手段】理論的な金属：酸素化学量論比を有する高kゲート誘電体、前記高ｋゲート誘電体の上部に設置された、Mを遷移金属として、組成がM_xAl_yで表されるアルミナイドを含むNMOS金属ゲート電極、および前記高ｋゲート誘電体の上部に設置された、アルミナイドを含まないPMOS金属ゲート電極、を有するCMOS半導体デバイス。 （もっと読む）

【課題】アルミニウム電極における膨れや突起の発生を防止し、歩留まりに優れた太陽電池セル及びその製造方法を得ること。
【解決手段】ｐ型多結晶Ｓｉ基板１と、ｐ型多結晶Ｓｉ基板１の受光面に形成されたｎ型拡散層２と、ｎ型拡散層２上に設けられた表面側電極７と、ｐ型多結晶Ｓｉ基板１の受光面とは反対側の面の表層に設けられたアルミニウム電極５及び銀電極１６を有する太陽電池セルであって、アルミニウム電極５及び銀電極１６とｐ型多結晶Ｓｉ基板１との間にＳｉ酸化膜４を介在させ、熱処理を施した。 （もっと読む）

【課題】純ＣｕまたはＣｕ合金のＣｕ系合金配線と半導体層との間のバリアメタル層を省略することが可能なダイレクトコンタクト技術であって、幅広いプロセスマージンの範囲においてＣｕ系合金配線を半導体層に直接かつ確実に接続することができる技術を提供する。
【解決手段】本発明の配線構造は、基板の上に、基板側から順に、半導体層と、純ＣｕまたはＣｕ合金のＣｕ系合金膜とを備えた配線構造であって、前記半導体層と前記Ｃｕ系合金膜との間に、基板側から順に、窒素、炭素、フッ素、および酸素よりなる群から選択される少なくとも一種の元素を含有する（Ｎ、Ｃ、Ｆ、Ｏ）層と、ＣｕおよびＳｉを含むＣｕ−Ｓｉ拡散層との積層構造を含んでおり、且つ、前記（Ｎ、Ｃ、Ｆ、Ｏ）層を構成する窒素、炭素、フッ素、および酸素のいずれかの元素は、前記半導体層のＳｉと結合している。 （もっと読む）

【課題】本発明は、一つの実施形態において半導体デバイスを形成する方法を提供する。
【解決手段】該方法は、第一導電型領域および第二導電型領域を包含する基板を用意するステップと、基板の第一導電型領域および第二導電型領域の上のゲート誘電体とＨｉｇｈ−ｋの該ゲート誘電体上を覆う第一金属ゲート導体を包含するゲート・スタックを形成するステップと、第一金属ゲート導体の第一導電型領域中に所在する部分を除去して、第一導電型領域中に所在するゲート誘電体を露出するステップと、基板に対し窒素ベース・プラズマを印加するステップであって、窒素ベース・プラズマは、第一導電型領域中に所在するゲート誘電体を窒化し、第二導電型領域中に所在する第一金属ゲート導体を窒化する、該印加するステップと、少なくとも第一導電型領域中に所在するゲート誘電体上を覆う第二金属ゲート導体を形成するステップと、を含む。 （もっと読む）

【課題】表示装置の薄膜トランジスタ基板において、窒化ケイ素膜上への銅の微細配線を、より簡易に行う。
【解決手段】微細配線がされたＴＦＴ基板は、無アルカリガラスからなるガラス基板１０１と、インジウム錫酸化物からなる透明導電膜１０２と、アルミニウムを４原子％含有し銅を主成分とする合金からなる第一の導電層１０３及び１０９と、９９．９９％純度の純銅からなる銅配線である第二の導電層１０４及び１１０と、窒化ケイ素からなるゲート絶縁膜１０６と、非晶質ケイ素からなる半導体層１０７と、ｎ＋型非晶質ケイ素からなるコンタクト層１０８と、透明導電膜１０２と第一の導電層１０３との界面の金属酸化物層１０５と、を備える。 （もっと読む）

低いゲートリークを有する例えばＧａＮトランジスタなどのＭＩＳＦＥＴが提供される。一実施形態において、ゲートコンタクトの下且つバリア層の上に、補償型のＧａＮ層を有することで、ゲートリークが低減される。他の一実施形態において、ゲートコンタクトの下且つバリア層の上に半絶縁性の層を用いることによって、ゲートリークが低減される。
（もっと読む）

【課題】半導体または誘電体と、金属との界面において、接合する金属の実効仕事関数を最適化することを可能にするとともに、抵抗を可及的に低くすることを可能にする。
【解決手段】半導体膜４ａと、半導体膜上に形成された酸化膜６ｂと、酸化膜上に形成された金属膜１２ａと、を備え、酸化膜がＴｉ酸化膜であって、酸化膜に、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔから選ばれた少なくとも一つの元素が添加されている。 （もっと読む）

本発明はソース領域又はドレイン領域へのコンタクトに関する。コンタクトは導電性材料を有するが、その導電性材料は絶縁体によりソース領域又はドレイン領域から分離されている。
（もっと読む）

【課題】バリア膜とドレイン電極膜およびソース電極膜が高い密着強度を有する薄膜トランジスターを提供する。
【解決手段】上記酸化ケイ素膜のバリア膜と、上記純銅膜のドレイン電極膜およびソース電極膜の間に、水素プラズマ処理後の厚さ方向断面組織が、（ａ）上記純銅膜のドレイン電極膜およびソース電極膜側に形成された純銅化帯域と、（ｂ）上記酸化ケイ素膜のバリア膜との界面部に形成され、構成成分がＣｕとＣａと酸素とＳｉからなる成分凝集帯域、の２帯域で構成され、上記成分凝集帯域の厚さ方向に形成されたＣａおよび酸素の含有ピークの最高含有量が、それぞれＣａ：５〜２０原子％、酸素：３０〜５０原子％、であり、かつ、１０〜１００ｎｍの目標膜厚を有する密着強化膜を介在させる。 （もっと読む）

【課題】ＦＥＯＬレベルから正負とも低電圧の範囲で拡散工程中のチャージアップから被保護素子を保護し、且つ、拡散工程完了後は被保護素子の駆動に必要な正負両極性の高電圧を被保護素子に印加することが可能な半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１に形成され、被保護素子電極２２を有する被保護素子２１と、半導体基板１１と電気的に接続された基板接続電極４２を有する基板接続部４１と、被保護素子電極２２と基板接続電極４２との間に形成されたヒューズ素子電極３２を有するヒューズ素子部３１とを備えている。ヒューズ素子電極３２は、所定の電流を流すことにより切断可能に形成され、ヒューズ素子電極３２が切断されていない状態において、被保護素子電極２２、基板接続電極４２及びヒューズ素子電極３２は、一体に形成された導電膜１５からなる。 （もっと読む）

【課題】厚いゲート絶縁膜を形成することに起因する不具合を生じさせることなく、高耐圧デバイスにも適用可能なＭＯＳトランジスタを備えた半導体装置を提供する。
【解決手段】ドレイン領域はＮ−ドレイン領域３ｄとＮ＋ドレイン領域１１ｄからなる二重拡散構造を備えている。ゲート電極は、ゲート絶縁膜７上に形成された第１ゲート電極９と、第１ゲート電極上９にゲート電極間絶縁膜１１を介して形成された第２ゲート電極１３とからなる。第２ゲート電極１３にゲート配線１３ｇが接続され、第１ゲート電極９にはゲート配線１３ｇは接続されていない。ゲート絶縁膜７とＮ＋ソース領域１１ｓの間の半導体基板１表面にフィールド絶縁膜１５配置されている。第１ゲート電極９のドレイン領域側の端部はフィールド絶縁膜１５上に配置されている。第２ゲート電極１３に印加されるゲート電圧はゲート絶縁膜７とゲート電極間絶縁膜１１で分割される。 （もっと読む）

【課題】電気めっきにより金属層を形成し、化学的機械研摩（ＣＭＰ）法で研摩して金属膜パターンを形成する際に、金属膜パターンの組成分布、膜厚分布を小さくしてに電子デバイスの高性能化に対応し、かつ、めっき液、めっき装置への負荷を小さくして生産性を高める金属膜パターンの形成方法を提供する。
【解決手段】めっきする被めっき体１０となる基板の表面に形成される金属膜パターン２０Ｂを形成するために、基板表面をめっきするめっき工程と、そのめっき工程の後に、めっきにより形成された金属層２０Ａの膜厚を薄く平坦化するために研摩する研摩工程とを有する金属膜パターンの形成方法であって、めっき工程でめっきする部分に形成される金属層２０Ａが、被めっき体１０表面全体に対してできるだけ小さくする。 （もっと読む）