半導体装置および半導体装置の製造方法
【課題】 ソースおよびドレインにおける接合リークを抑制し、膜厚が互いに異なるシリサイドをゲート電極に含むトランジスタを同一半導体基板上に備えた半導体装置を提供する。
【解決手段】 半導体基板10の表面に形成された第1のソース層13aおよび第1のドレイン層23aとこの上に形成された第1のシリサイド層14aと、半導体基板表面に設けられた第1のゲート絶縁膜5a上に形成され、第2のシリサイド層20aを有する第1のゲート電極6aと、前記第1のゲート電極の側壁に設けられたシリコン窒化膜9aとを含む第1のトランジスタ101および、半導体基板10の表面に形成された第2のソース層13bおよび第2のドレイン層23bと、この上に形成され、第1のシリサイド層14aと膜厚が同じである第3のシリサイド層14bと、半導体基板表面に設けられたゲート絶縁膜5b上に形成され、第2のシリサイド層20aと膜厚が異なる第4のシリサイド層20bを有する第2のゲート電極6bとを含む第2のトランジスタ102、を備えている。
【解決手段】 半導体基板10の表面に形成された第1のソース層13aおよび第1のドレイン層23aとこの上に形成された第1のシリサイド層14aと、半導体基板表面に設けられた第1のゲート絶縁膜5a上に形成され、第2のシリサイド層20aを有する第1のゲート電極6aと、前記第1のゲート電極の側壁に設けられたシリコン窒化膜9aとを含む第1のトランジスタ101および、半導体基板10の表面に形成された第2のソース層13bおよび第2のドレイン層23bと、この上に形成され、第1のシリサイド層14aと膜厚が同じである第3のシリサイド層14bと、半導体基板表面に設けられたゲート絶縁膜5b上に形成され、第2のシリサイド層20aと膜厚が異なる第4のシリサイド層20bを有する第2のゲート電極6bとを含む第2のトランジスタ102、を備えている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体装置のスイッチングを高速化するために、ポリシリコンよりも低抵抗のシリサイド層をゲート電極に設けることが頻繁にある。ゲート電極上にシリサイド層を形成するために、半導体基板上にゲート電極およびソース/ドレイン拡散層を形成した後、金属層を半導体基板上に堆積し、さらに半導体基板を熱処理する。このとき、一般に、シリサイド層の膜厚は、金属層の膜厚に依存する。
【0003】
近年、ゲート電極全体をシリサイド化するMOSFET(以下、フルシリサイドMOSFETという)と、ゲート電極の上部のみをシリサイド化するMOSFET(以下、ノンフルシリサイドMOSFETという)とを同一の半導体基板上に製造することが考えられている。従来、フォトリソグラフィ技術によって所望の領域にシリコン酸化膜などのマスク材を残すプロセスを用いて、フルシリサイドMOSFETが形成される領域(以下、フルシリサイド領域という)に比較的厚い金属層を、ノンフルシリサイドMOSFETが形成される領域(以下、ノンフルシリサイド領域という)に比較的薄い金属層を形成していた。これにより、フルシリサイド領域のゲート電極は全体的にシリサイド化され、ノンフルシリサイド領域のゲート電極は上部のみシリサイド化される。このようにフルシリサイドMOSFETおよびノンフルシリサイドMOSFETを同一の半導体基板上に作り分けていた。
【0004】
しかし、金属層の形成後に、マスク材の剥離を行うと、ゲート電極の側壁保護膜およびシリサイド層がエッチングされてしまうという問題があった。
【0005】
また、MOSFETのソースおよびドレイン層上にもシリサイド層が形成されるため、フルシリサイドMOSFETのソースおよびドレイン層上のシリサイド層は、ノンフルシリサイドMOSFETのそれに比べ厚く形成される。それによって、フルシリサイドMOSFETのソースおよびドレインでは、接合リークが生じる虞がある。
【0006】
さらに、ゲート電極のみを露出させてシリサイドを形成するプロセスが考えられる。しかし、このプロセスでは、ソースおよびドレイン層上にシリサイドを形成することができないという問題がある。
【非特許文献1】Kedzierski等による“Issues in NiSi-gated FDSOI device integration(NiSiゲートFDSOI装置の集積に関する発表)”IEDM Tech. Dig., 2003,pp.441−444
【発明の開示】
【発明が解決しようとする課題】
【0007】
ソースおよびドレインにおける接合リークを抑制し、膜厚が互いに異なるシリサイドをゲート電極に含むトランジスタを同一半導体基板上に備えた半導体装置を提供する。
【課題を解決するための手段】
【0008】
本発明に係る実施形態に従った半導体装置は、半導体基板の表面に形成された第1のソース層および第1のドレイン層と、前記第1のソース層および前記第1のドレイン層上に形成された第1のシリサイド層と、前記半導体基板表面に設けられた第1のゲート絶縁膜上に形成され、第2のシリサイド層を有する第1のゲート電極と、前記第1のゲート電極の側壁に設けられたシリコン窒化膜とを含む第1のトランジスタおよび、
前記半導体基板の表面に形成された第2のソース層および第2のドレイン層と、前記第2のソース層および前記第2のドレイン層上に形成され、前記第1のシリサイド層と膜厚が同じである第3のシリサイド層と、前記半導体基板表面に設けられた第2のゲート絶縁膜上に形成され、前記第2のシリサイド層よりも膜厚が薄い第4のシリサイド層を有する第2のゲート電極とを含む第2のトランジスタ、を備えている。
【0009】
本発明に係る実施形態に従った半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上に複数のゲート電極を形成するステップと、前記複数のゲート電極のうち第1のゲート電極の側壁にシリコン窒化膜を形成するステップと、前記複数のゲート電極のうち側壁にシリコン窒化膜を有しない第2のゲート電極の側壁にシリコン酸化膜を形成するステップと、前記複数のゲート電極上および前記半導体基板上に金属層を堆積するステップと、前記半導体基板を熱処理することによって前記複数のゲート電極の少なくとも上部をシリサイド化するステップとを具備する。
【発明の効果】
【0010】
本発明による半導体装置は、ソースおよびドレインにおける接合リークを抑制し、膜厚が互いに異なるシリサイドをゲート電極に含むトランジスタを同一半導体基板上に備える。
【発明を実施するための最良の形態】
【0011】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下に説明する実施の形態において、フルシリサイドとは、必ずしもゲート電極が100%シリサイド化されている必要は無く、その一部がドープトポリシリコンであってもよい。例えば、ゲート電極中のシリサイド層がゲート絶縁膜に到達してはいるものの、ゲート電極とゲート絶縁膜との接触部の一部がシリサイド化されていなくともよい。
【0012】
(第1の実施形態)
図1(A)は、本発明に係る第1の実施形態に従った半導体装置のフルシリサイド領域における第1のトランジスタ101の断面図である。図1(B)は、本発明に係る第1の実施形態に従った半導体装置のノンフルシリサイド領域における第2のトランジスタ102の断面図である。第1のトランジスタ101および第2のトランジスタ102は、同一の半導体チップ上に形成されている。
【0013】
第1のトランジスタ101は、第1のソース層13a、第1のドレイン層23a、第1のシリサイド層14a、第2のシリサイド層20a、第1のゲート電極6a、シリコン酸化膜7a、シリコン窒化膜9aおよびシリコン酸化膜12aを備えている。第2のトランジスタ102は、第2のソース層13b、第2のドレイン層23b、第3のシリサイド層14b、第4のシリサイド層20b、第2のゲート電極6b、シリコン酸化膜7b、シリコン窒化膜9bおよびシリコン酸化膜12bを備えている。
【0014】
第1のトランジスタ101において、第1のソース層13aおよび第1のドレイン層23aは、p型またはn型のシリコン基板10の表面に設けられたウェル拡散層3a内に形成されている。第1のソース層13aおよび第1のドレイン層23aの導電型はp型またはn型のいずれでもよい。短チャネル効果を防止するために、エクステンション層8aが、第1のソース層13aおよび第1のドレイン層23aの間のチャネル領域4aの近傍に設けられている。エクステンション層8aの導電型は、第1のソース層13aおよび第1のドレイン層23aと同じ導電型である。
【0015】
第1のシリサイド層14aは、第1のソース層13aおよび第1のドレイン層23a上に形成されている。第1のシリサイド層14aは、例えば、ニッケルシリサイドから成り、その膜厚はD1である。膜厚D1は、第1のソース層13aおよび第1のドレイン層23aの深さが80nm以下であることを考慮し、接合リークを抑制するために30nm以下に設定される。
【0016】
チャネル領域4aの表面上にはゲート絶縁膜5aが形成されている。ゲート電極6aは、チャネル領域4aから絶縁されるようにゲート絶縁膜5a上に設けられている。ゲート電極6aは、例えば、ニッケルシリサイドから成る。ゲート電極6aは、その全体がシリサイド化されていることが好ましい。少なくとも、第2のシリサイド層20aの膜厚D2は、第2のトランジスタ102における第4のシリサイド層20bの膜厚D3よりも厚い。これにより、第1のトランジスタ101は、第2のトランジスタ102よりもゲート抵抗において低くなる。その結果、第1のトランジスタ101は、スイッチング速度において高速化される。代表的には、第1のトランジスタ101は、低ゲート抵抗が求められるアナログ回路領域、高速スイッチングが求められる論理回路領域、あるいは、SRAM領域に用いられる。
【0017】
シリコン酸化膜7aは、ゲート電極6aの側壁に形成されている。シリコン窒化膜9aは、シリコン酸化膜7aに隣接するようにゲート電極6aの側壁に形成されている。シリコン酸化膜12aはシリコン窒化膜9aを被覆するようにゲート電極6aの側壁に形成されている。
【0018】
シリコン窒化膜9aをゲート電極6aの側壁に設けることによって、ゲート電極6aのシリサイド化が促進される。ゲート電極6aのフルシリサイド化の条件は後述する。
【0019】
第2のトランジスタ102において、第2のソース層13bおよび第2のドレイン層23bは、シリコン基板10の表面に形成されたウェル拡散層3b内に形成されている。第2のソース層13bおよび第2のドレイン層23bの導電型はp型またはn型のいずれでもよい。エクステンション層8bがチャネル領域4bの近傍に設けられている。エクステンション層8bの導電型は、第2のソース層13bおよび第2のドレイン層23bと同じ導電型である。
【0020】
第3のシリサイド層14bは、第2のソース層13bおよび第2のドレイン層23b上に形成されている。第3のシリサイド層14bは、例えば、ニッケルシリサイドから成る。第3のシリサイド層14bの膜厚は第1のシリサイド層14aの膜厚と同じD1である。
【0021】
チャネル領域4bの表面上にはゲート絶縁膜5bが形成されている。ゲート電極6bは、チャネル領域4bから絶縁されるようにゲート絶縁膜5b上に設けられている。ゲート電極6bの上部には、第4のシリサイド層20bが形成されている。第4のシリサイド層20bは、例えば、ニッケルシリサイドから成る。第4のシリサイド層20bの下のゲート電極6bの下部はドープトポリシリコンから成る。前述の通り、第4のシリサイド層20bの膜厚D3は、第2のシリサイド層20aの膜厚D2よりも薄い。第4のシリサイド層20bは、ゲート絶縁膜5bに到達していないので、ゲート絶縁膜5bの信頼性を比較的高く維持することができる。代表的には、第2のトランジスタ102は、高い信頼性が求められるDRAM、あるいは、既存の回路領域をそのまま組み込む場合などに用いられる。
【0022】
シリコン酸化膜7bは、ゲート電極6bの側壁に形成されている。さらに、シリコン酸化膜12bがシリコン酸化膜7bを被覆するようにゲート電極6aの側壁に形成されている。第2のトランジスタ102では、シリコン窒化膜がゲート電極6bの側壁に設けられていないので、ゲート電極6bの上部のみがシリサイド化されている。
【0023】
図2(A)は、第1のトランジスタ101のゲート長Lgに対する第2のシリサイド層20aのシート抵抗を示すグラフである。図2(B)は、第2のトランジスタ102のゲート長Lgに対する第4のシリサイド層20bのシート抵抗を示すグラフである。
【0024】
ゲート長Lgが50nmより大きい場合、第2のシリサイド層20aおよび第4のシリサイド層20bのそれぞれのシート抵抗はほぼ等しい。しかし、図2(A)に示すようにゲート長Lgが50nm以下になると、第2のシリサイド層20aのシート抵抗が低下し始める。これは、ゲート電極6aのゲート長Lgが短い場合に、ゲート電極6aの側壁に設けられたシリコン窒化膜9aがゲート電極6aのシリサイド化を促進し、それによって第2のシリサイド層20aの膜厚が厚くなるからである。以下、これを“逆細線効果”という。
【0025】
ゲート長Lgが50nmよりも長い場合には、シリサイド膜20aおよび20bの膜厚は、シリサイド膜20aおよび20bを形成する際に堆積される金属層の膜厚に依存する。しかし、ゲート長Lgが50nm以下になるとゲート電極6aの側面部分からのシリサイド形成が顕著になるので、金属層のスパッタリング膜厚(例えば、ニッケル層の膜厚)が一定であっても、シリコン窒化膜9aをゲート電極6aの側壁に設けることによって、シリサイド膜20aの膜厚が変化し得る。尚、ゲート電極6bの側壁にはシリコン窒化膜が設けられていない。よって、図2(B)に示すように第2のトランジスタ102では、逆細線効果が生じていない。
【0026】
さらに、ゲート長Lgが20nm以下になるとゲート電極6aは、その全体がシリサイド化(フルシリサイド化)される。
【0027】
以上から、第2のシリサイド層20aの膜厚を第4のシリサイド層20bの膜厚よりも厚くするためには、ゲート電極6aのゲート長Lgは50nm以下であることが好ましいことがわかる。さらに、ゲート電極6aをフルシリサイド化するためには、ゲート電極6aのゲート長Lgは20nm以下であることが好ましい。
【0028】
図3は、シリコン酸化膜7aの膜厚とシリサイド膜20aの抵抗との関係を示すグラフである。尚、ゲート長Lgは20nmである。シリコン酸化膜7aの膜厚は、ゲート電極6aの側壁に形成された膜厚であり、かつ、ゲート電極6aとゲート絶縁膜5aとの境界近傍での膜厚である。
【0029】
ゲート電極6aとシリコン窒化膜9aとの間には、シリコン酸化膜7aが介在している。シリコン酸化膜7aは、ゲート絶縁膜5aの端部に電界が集中することを抑制するために、即ち、第1のトランジスタ101の信頼性を向上させるために設けられている。しかし、シリコン酸化膜7aの膜厚が厚すぎると、ゲート電極6aとシリコン窒化膜9aとの間の距離が大きくなるので、逆細線効果が生じなくなる。
【0030】
図3に示すように、シリコン酸化膜7aの膜厚が28nmよりも大きい場合には、シリサイド膜20aの抵抗は比較的高い。これは、逆細線効果が生じていないことを意味する。シリコン酸化膜7aの膜厚が28nm以下になると、逆細線効果が生じ、シリサイド膜20aの抵抗が低下する。さらに、シリコン酸化膜7aの膜厚が約10nm以下になると、シリサイド膜20aの抵抗は低い状態で安定する。これは、ゲート電極6aがフルシリサイド化されていることを意味する。
【0031】
以上から、逆細線効果を発生させるためには、シリコン酸化膜7aの膜厚は28nm以下であることが好ましいことがわかる。さらに、ゲート電極6aをフルシリサイド化するためには、シリコン酸化膜7aの膜厚は約10nm以下であることが好ましい。
【0032】
本実施形態は、フルシリサイド領域のトランジスタ上に厚い金属層を堆積させる必要がないので、フルシリサイド領域およびノンフルシリサイド領域のそれぞれのソースおよびドレイン層上に膜厚の等しいシリサイド層を有する。従って、ソースおよびドレイン層における接合リークを抑制することができる。さらに、本実施形態は、フルシリサイド領域およびノンフルシリサイド領域のそれぞれのゲート電極上に膜厚の異なるシリサイド層を有する。従って、スイッチング速度の速いフルシリサイドMOSFETとゲート絶縁膜の信頼性が高いノンフルシリサイドMOSFETとを同一基板上に作り分けることができる。
【0033】
また、ゲート電極のシリサイド層の膜厚は、堆積させる金属層の膜厚に依存しないので、従来のように別個に金属層を堆積する必要がなく、その際に発生するマスク剥離等の工程も必要ない。従って、製造工程の容易化、および、トランジスタの性能の向上を図ることができる。
【0034】
図4(A)から図13(B)は、本発明に係る第1の実施形態に従った半導体装置の製造方法の流れを示す断面フロー図である。図4(A)、図5(A)、図6(A)、図7(A)、図8(A)、図9(A)、図10(A)、図11(A)、図12(A)および図13(A)は、フルシリサイド領域の断面を示す。図4(B)、図5(B)、図6(B)、図7(B)、図8(B)、図9(B)、図10(B)、図11(B)、図12(B)および図13(B)は、ノンフルシリサイド領域の断面を示す。
【0035】
図4(A)および図4(B)に示すように、まず、深さ200nm〜350nmの素子分離絶縁膜STIがp型またはn型のシリコン基板10に埋めこみ素子分離法により形成される。次に、20nm以下のシリコン酸化膜(図示せず)がシリコン基板10の表面に形成される。
【0036】
次に、ウェル領域3a、3bおよびチャネル領域4a、4bを形成するために、不純物注入および活性化RTA(Rapid Thermal Annealing)を行う。代表的には、n型ウェルの不純物注入の条件は、リンを3.0*13cm−2の濃度、500keVのエネルギーでイオン注入する。n型チャネル領域の不純物注入の条件は、ボロンを1.5*13cm−2の濃度、10keVのエネルギーでイオン注入する。p型ウェルの不純物注入の条件は、ボロンを2.0*13cm−2の濃度、260keVのエネルギーでイオン注入する。p型チャネル領域の不純物注入の条件は、砒素を1.0*13cm−2の濃度、80keVのエネルギーでイオン注入する。次に、先に形成したシリコン酸化膜(図示せず)を除去する。
【0037】
その後、0.5〜6nmのゲート絶縁膜5aおよび5bを熱酸化法またはLPCVD(Low Presser Chemical Vapor Deposition)法によって形成する。ゲート絶縁膜5aおよび5b上に、50nm〜200nmのポリシリコンまたはポリシリコンゲルマニウムを堆積する。次に、光リソグラフィ法、X線リソグラフィ法または電子ビームリソグラフィ法によって、10nm〜150nmのゲート長のパターニングを行う。さらに、RIE(Reactive Ion Etching)法により、ポリシリコンまたはポリシリコンゲルマニウムをエッチングする。これにより、50nm以下のゲート長Lgを有するゲート電極6aおよび6bが形成される。ここで、ゲート絶縁膜5aおよび5bは、シリコン酸化膜(SiO2)、シリコン酸窒化膜(SiON)、シリコン窒化膜(SiN)、高誘電体膜(例えば、Ta2O5等)のいずれでもよい。
【0038】
図5(A)および図5(B)に示すように、次に、熱酸化法によってゲート電極6aおよび6bの側壁に1nm〜6nmのシリコン酸化膜を形成する。その後、LPCVD法によってシリコン酸化膜を堆積する。さらに、RIE法によりエッチバックを行うことで、10nm以下の膜厚を有するシリコン酸化膜7aおよび7bが形成される。シリコン酸化膜7aおよび7bは、エクステンション層8aおよび8bを形成する際にオフセットスペーサして用いられる。
【0039】
次に、エクステンション層8aおよび8bを形成する。代表的には、n型エクステンション層の不純物注入の条件は、砒素を 5.0*14cm−2〜1.5*15cm−2の濃度、1〜5keVのエネルギーでイオン注入する。p型エクステンション層の不純物注入の条件は、BF2を5.0*14cm−2〜1.5*15cm−2 の濃度、1〜3keVのエネルギーでイオン注入する。エクステンション層8aおよび8bは、シリコン酸化膜7aおよび7bをオフセットスペーサとして用いて、自己整合的に形成される。
【0040】
図6(A)および図6(B)に示すように、次に、シリコン窒化膜30を堆積する。続いて、図7(A)および図7(B)に示すように、ゲート電極6aおよび6bの側壁にシリコン窒化膜9aおよび9bが残存するように、RIE法によりシリコン窒化膜30に異方性のエッチングを施す。
【0041】
図8(A)および図8(B)に示すように、次に、TEOS膜40を堆積し、さらに、フォトレジスト11を塗布する。続いて、フォトレジスト11を塗布し、フルシリサイド領域のフォトレジスト11を残存させたまま、ノンフルシリサイド領域のフォトレジスト11を除去して、パターニングする。
【0042】
図9(A)および図9(B)に示すように、次に、ノンフルシリサイド領域のTEOS膜40をエッチングし、さらに、レジストを除去する。
【0043】
図10(A)および図10(B)に示すように、次に、フルシリサイド領域を被覆するTEOS膜40をマスクとして用いて、ノンフルシリサイド領域のシリコン窒化膜9bをエッチングする。代表的には、シリコン窒化膜9bのエッチングは、160℃に加熱された熱燐酸液にシリコン窒化膜9bを晒すことにより処理される。
【0044】
図11(A)および図11(B)に示すように、TEOS膜40を希弗酸で除去する。このように、フルシリサイド領域のゲート電極6aの側壁にはシリコン窒化膜9aが残存し、一方で、ノンフルシリサイド領域のゲート電極6bの側壁ではシリコン窒化膜9bが除去される。
【0045】
図12(A)および図12(B)に示すように、次に、シリコン酸化膜12aおよび12bをゲート電極6aおよび6bの側壁にさらに形成する。シリコン酸化膜12aおよび12bは、フルシリサイド領域では、シリコン窒化膜9aを被覆するように形成されている。
【0046】
シリコン酸化膜12aおよび12bは、単層のTEOS膜でもよい。また、シリコン酸化膜12aおよび12bは二層構造でもよい。例えば、シリコン酸化膜12aおよび12bは、ライナー膜としてTEOSを有し、このライナー膜の外側にシリコン窒化膜を有してもよい。さらに、シリコン酸化膜12aおよび12bは三層構造でもよい。例えば、シリコン酸化膜12aおよび12bは、ライナー膜としてTEOSを有し、ライナー膜の外側にシリコン窒化膜を有し、さらにこのシリコン窒化膜の外側にシリコン酸化膜を有してもよい。シリコン酸化膜12aおよび12bは三層以上の構造でもよい。シリコン酸化膜12aおよび12bは下地にシリコン酸化膜を含む任意の膜でよい。
【0047】
図13(A)および図13(B)に示すように、次に、第1のソース層13a、23aおよび第2のドレイン層13b、23bを形成する。ソースおよびドレイン層13a、23a、13bおよび23bをRTAにより活性化する。
【0048】
次に、弗酸処理を行って自然酸化膜を除去し、ニッケル層をシリコン基板10の表面に均一にスパッタリングする。次に、シリサイデーションのために400℃〜500℃のRTAを実行する。これにより、ソースおよびドレイン層13a、23a、13bおよび23bの表面およびゲート電極6aおよび6bの表面がシリサイド化される。続いて、硫酸と過酸化水素水との混合溶液に晒して、未反応のニッケルを除去する。尚、ニッケル層のスパッタ後に、窒化チタン(TiN)膜の堆積工程を追加してもよい。また、一旦、250℃〜400℃の低温RTAを行い、硫酸と過酸化水素水の混合溶液に晒した後に、再度、シート抵抗を低減させるために400℃〜500℃のRTAを行う2ステップアニールプロセスでもよい。
【0049】
このシリサイデーション工程により第1〜第4のシリサイド層14a、14b、20aおよび20bが形成される。このとき、フルシリサイド領域では、シリコン窒化膜9aがゲート電極6aの側壁に形成されているので、ゲート電極6a中の第2のシリサイド層20aの膜厚は逆細線効果によって厚く形成される。さらに、第2のシリサイド層20aがゲート絶縁膜5aに到達すると、第1のトランジスタ101は、フルシリサイドMOSFETになる。尚、ゲート電極6aとシリコン窒化膜9aとの間に1〜10nmのシリコン酸化膜7aが介在するが、図3で示したとおり、薄膜であるため、シリコン酸化膜7aは逆細線効果を抑制する働きはない。
【0050】
一方、ノンフルシリサイド領域では、ゲート電極6bの近傍にシリコン窒化膜がない。よって、ゲート電極6b中の第4のシリサイド層20bは比較的薄く形成される。これにより第2のトランジスタ102はノンフルシリサイドMOSFETになる。
【0051】
シリサイデーション工程の前に、ソースおよびドレイン層13a、23a、13bおよび23b上にシリコンをエピタキシャル成長させてもよい。あるいは、ソースおよびドレイン層13a、23a、13bおよび23b上にシリコンゲルマニウムをエピタキシャル成長させてもよい。
【0052】
その後、第1および第2のシリサイド層14aおよび14bを保護する保護膜(図示せず)が堆積される。さらに、この保護膜上に層間膜(図示せず)が堆積される。コンタクトホールを形成する際に、この層間膜がRIE法によりエッチングされる。このときに、保護膜は、第1および第2のシリサイド層14aおよび14bを保護し、ソースおよびドレイン層13a、23a、13bおよび23bのRIE法による基板のえぐれにより生じる接合リークを未然に防止する。従って、保護膜は層間膜よりもエッチング選択比が高い材料から成る。
【0053】
コンタクトホール形成後、バリアメタルとしてチタン(Ti)または窒化チタン(TiN)を堆積し、さらにタングステン(W)を堆積する。最後に、金属配線が形成され、半導体装置が完成する。
【0054】
本実施形態による製造方法は、フルシリサイド領域およびノンフルシリサイド領域のそれぞれのソースおよびドレイン層上に膜厚の等しいシリサイド層を有し、かつ、フルシリサイド領域およびノンフルシリサイド領域のそれぞれのゲート電極上に膜厚の異なるシリサイド層を有する半導体装置を同一基板上に簡単に製造することができる。
【0055】
本実施形態による半導体装置の製造方法の変形例を次に説明する。図4(A)から図6(B)に示す工程を経た後、TEOS膜を堆積する。次に、フォトリソグラフィ技術およびRIE法あるいはウェットエッチングを用いて、ノンフルシリサイド領域に堆積されたTEOS膜を除去する。フルシリサイド領域に残存するTEOS膜をマスクとして、160℃の熱燐酸液でノンフルシリサイド領域のシリコン窒化膜30を総てエッチングする。さらに、ノンフルシリサイド領域をフォトレジストで被覆して、弗酸処理でTEOS膜を除去した後、RIE法によりフルシリサイド領域のシリコン窒化膜30を異方的にエッチングする。これにより、図11(A)および図11(B)に示す形態を形成することができる。
【0056】
(第2の実施形態)
図14(A)本発明に係る第2の実施形態に従った半導体装置のフルシリサイド領域における第1のトランジスタ101の断面図である。図14(B)は、本発明に係る第2の実施形態に従った半導体装置のノンフルシリサイド領域における第2のトランジスタ102の断面図である。
【0057】
第2の実施形態は、オフセットスペーサとしてシリコン窒化膜15aを用いている点で第1の実施形態と異なる。第1の実施形態では、シリコン酸化膜7aがオフセットスペーサとして設けられていた。さらに、シリコン酸化膜7aを被覆するようにシリコン窒化膜9aが形成されていた。しかし、第2の実施形態では、オフセットスペーサ自体がシリコン窒化膜15aであるので、シリコン窒化膜9aは不要である。
【0058】
シリコン窒化膜15aは、ゲート電極6aの側壁に直接接していてもよい。しかし、通常、ゲート電極6aの表面には、薄い自然酸化膜(図示せず)が形成される。シリコン窒化膜15aは、この自然酸化膜を介してゲート電極6aの側壁に形成されていてもよい。
【0059】
第2の実施形態では、シリコン窒化膜15aはフルシリサイド領域のゲート電極6aのみに形成されている。よって、第2のシリサイド層20aは、第4のシリサイド層20bよりも厚く形成される。その結果、第2の実施形態は、第1の実施形態と同様の効果を有する。
【0060】
図15(A)から図16(B)は、第2の実施形態に従った半導体装置の製造方法の流れを示す断面フロー図である。図15(A)および図16(A)は、フルシリサイド領域の断面を示す。図15(B)および図16(B)は、ノンフルシリサイド領域の断面を示す。
【0061】
ゲート電極6aおよび6bは、図4(A)および図4(B)に示す方法で形成される。図15(A)および図15(B)に示すように、次に、シリコン窒化膜15aおよび15bがゲート電極6aおよび6bの側壁に形成される。シリコン窒化膜15aおよび15bは、エクステンション層8aおよび8bを形成するときに、オフセットスペーサとして作用する。エクステンション層8aおよび8bの形成後、TEOS膜40をシリコン基板10上に堆積する。フォトリソグラフィ技術およびRIE法あるいはウェットエッチングを用いて、フルシリサイド領域にTEOS膜40を残存させ、ノンフルシリサイド領域のシリコン窒化膜15bを露出させる。続いて、シリコン窒化膜15bを160℃の熱燐酸液に晒し、シリコン窒化膜15bを除去する。さらに、フルシリサイド領域のTEOS膜40を除去する。これにより、図16(A)および16(B)に示すように、フルシリサイド領域のゲート電極6aの側壁にシリコン窒化膜15aを形成することができる。
【0062】
その後、第1の実施形態の製造方法と同様に、シリコン酸化膜12aおよび12bを形成し、シリサイデーション工程を経ることによって、図14(A)および図14(B)に示す半導体基板を形成することができる。
【0063】
第2の実施形態による半導体装置の製造方法は、第1の実施形態による半導体装置の製造方法と同様の効果を有する。
【0064】
第2の実施形態による半導体装置の製造方法に関しても、第1の実施形態と同様に変形例が考えられる。即ち、シリコン窒化膜15aおよび15bの材料を堆積した後、TEOS膜を堆積する。次に、フォトリソグラフィ技術およびRIE法あるいはウェットエッチングを用いて、ノンフルシリサイド領域に堆積されたTEOS膜を除去する。フルシリサイド領域に残存するTEOS膜をマスクとして、160℃の熱燐酸液でノンフルシリサイド領域のシリコン窒化膜を総てエッチングする。さらに、ノンフルシリサイド領域をフォトレジストで被覆して、弗酸処理でTEOS膜を除去した後、RIE法によりフルシリサイド領域のシリコン窒化膜を異方的にエッチングする。これにより、図15(A)および図15(B)に示す形態を形成することができる。
【0065】
図17は、フルシリサイドMOSFETおよびノンフルシリサイドMOSFETを同一基板上に備えたデジタル・アナログ混載回路のブロック図である。低いゲート抵抗が求められるアナログ回路領域、高速スイッチングが求められる論理回路領域およびSRAM領域では、フルシリサイドMOSFETが形成される。一方、信頼性の高いゲート絶縁膜が求められるDRAM領域、あるいは、既存の回路をそのまま組み込んだ領域では、ノンフルシリサイドMOSFETが形成される。
【0066】
以上説明した第1および第2の実施の形態は、フルシリサイドおよびノンフルシリサイドのゲート電極のトランジスタを同一基板上に備えた半導体装置に関するものであった。しかし、ゲート電極全体がシリサイド化されなくとも、本発明に基づいて、単に、シリサイド層の膜厚が異なるトランジスタを同一基板上に形成することができることは、当業者にとって明白である。
【図面の簡単な説明】
【0067】
【図1】本発明に係る第1の実施形態に従った半導体装置の断面図。
【図2】ゲート長Lgに対するゲート電極上のシリサイド層のシート抵抗を示すグラフ。
【図3】シリコン酸化膜7aの膜厚とゲート電極上のシリサイド膜20aの抵抗との関係を示すグラフ。
【図4】本発明に係る第1の実施形態に従った半導体装置の製造方法を示す断面図。
【図5】図4に続く半導体装置の製造方法を示す断面図。
【図6】図5に続く半導体装置の製造方法を示す断面図。
【図7】図6に続く半導体装置の製造方法を示す断面図。
【図8】図7に続く半導体装置の製造方法を示す断面図。
【図9】図8に続く半導体装置の製造方法を示す断面図。
【図10】図9に続く半導体装置の製造方法を示す断面図。
【図11】図10に続く半導体装置の製造方法を示す断面図。
【図12】図11に続く半導体装置の製造方法を示す断面図。
【図13】図12に続く半導体装置の製造方法を示す断面図。
【図14】本発明に係る第2の実施形態に従った半導体装置の断面図。
【図15】第2の実施形態に従った半導体装置の製造方法を示す断面図。
【図16】図15に続く半導体装置の製造方法を示す断面図。
【図17】フルシリサイドMOSFETおよびノンフルシリサイドMOSFETを同一基板上に備えたデジタル・アナログ混載回路のブロック図。
【符号の説明】
【0068】
10…半導体基板
101…第1のトランジスタ
102…第2のトランジスタ
13a…第1のソース層
13b…第2のソース層
23a…第1のドレイン層
23b…第2のドレイン層
14a…第1のシリサイド層
20a…第2のシリサイド層
14b…第3のシリサイド層
20b…第4のシリサイド層
5a、5b…ゲート絶縁膜
6a…第1のゲート電極
6b…第2のゲート電極
9a…シリコン窒化膜
【技術分野】
【0001】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体装置のスイッチングを高速化するために、ポリシリコンよりも低抵抗のシリサイド層をゲート電極に設けることが頻繁にある。ゲート電極上にシリサイド層を形成するために、半導体基板上にゲート電極およびソース/ドレイン拡散層を形成した後、金属層を半導体基板上に堆積し、さらに半導体基板を熱処理する。このとき、一般に、シリサイド層の膜厚は、金属層の膜厚に依存する。
【0003】
近年、ゲート電極全体をシリサイド化するMOSFET(以下、フルシリサイドMOSFETという)と、ゲート電極の上部のみをシリサイド化するMOSFET(以下、ノンフルシリサイドMOSFETという)とを同一の半導体基板上に製造することが考えられている。従来、フォトリソグラフィ技術によって所望の領域にシリコン酸化膜などのマスク材を残すプロセスを用いて、フルシリサイドMOSFETが形成される領域(以下、フルシリサイド領域という)に比較的厚い金属層を、ノンフルシリサイドMOSFETが形成される領域(以下、ノンフルシリサイド領域という)に比較的薄い金属層を形成していた。これにより、フルシリサイド領域のゲート電極は全体的にシリサイド化され、ノンフルシリサイド領域のゲート電極は上部のみシリサイド化される。このようにフルシリサイドMOSFETおよびノンフルシリサイドMOSFETを同一の半導体基板上に作り分けていた。
【0004】
しかし、金属層の形成後に、マスク材の剥離を行うと、ゲート電極の側壁保護膜およびシリサイド層がエッチングされてしまうという問題があった。
【0005】
また、MOSFETのソースおよびドレイン層上にもシリサイド層が形成されるため、フルシリサイドMOSFETのソースおよびドレイン層上のシリサイド層は、ノンフルシリサイドMOSFETのそれに比べ厚く形成される。それによって、フルシリサイドMOSFETのソースおよびドレインでは、接合リークが生じる虞がある。
【0006】
さらに、ゲート電極のみを露出させてシリサイドを形成するプロセスが考えられる。しかし、このプロセスでは、ソースおよびドレイン層上にシリサイドを形成することができないという問題がある。
【非特許文献1】Kedzierski等による“Issues in NiSi-gated FDSOI device integration(NiSiゲートFDSOI装置の集積に関する発表)”IEDM Tech. Dig., 2003,pp.441−444
【発明の開示】
【発明が解決しようとする課題】
【0007】
ソースおよびドレインにおける接合リークを抑制し、膜厚が互いに異なるシリサイドをゲート電極に含むトランジスタを同一半導体基板上に備えた半導体装置を提供する。
【課題を解決するための手段】
【0008】
本発明に係る実施形態に従った半導体装置は、半導体基板の表面に形成された第1のソース層および第1のドレイン層と、前記第1のソース層および前記第1のドレイン層上に形成された第1のシリサイド層と、前記半導体基板表面に設けられた第1のゲート絶縁膜上に形成され、第2のシリサイド層を有する第1のゲート電極と、前記第1のゲート電極の側壁に設けられたシリコン窒化膜とを含む第1のトランジスタおよび、
前記半導体基板の表面に形成された第2のソース層および第2のドレイン層と、前記第2のソース層および前記第2のドレイン層上に形成され、前記第1のシリサイド層と膜厚が同じである第3のシリサイド層と、前記半導体基板表面に設けられた第2のゲート絶縁膜上に形成され、前記第2のシリサイド層よりも膜厚が薄い第4のシリサイド層を有する第2のゲート電極とを含む第2のトランジスタ、を備えている。
【0009】
本発明に係る実施形態に従った半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上に複数のゲート電極を形成するステップと、前記複数のゲート電極のうち第1のゲート電極の側壁にシリコン窒化膜を形成するステップと、前記複数のゲート電極のうち側壁にシリコン窒化膜を有しない第2のゲート電極の側壁にシリコン酸化膜を形成するステップと、前記複数のゲート電極上および前記半導体基板上に金属層を堆積するステップと、前記半導体基板を熱処理することによって前記複数のゲート電極の少なくとも上部をシリサイド化するステップとを具備する。
【発明の効果】
【0010】
本発明による半導体装置は、ソースおよびドレインにおける接合リークを抑制し、膜厚が互いに異なるシリサイドをゲート電極に含むトランジスタを同一半導体基板上に備える。
【発明を実施するための最良の形態】
【0011】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下に説明する実施の形態において、フルシリサイドとは、必ずしもゲート電極が100%シリサイド化されている必要は無く、その一部がドープトポリシリコンであってもよい。例えば、ゲート電極中のシリサイド層がゲート絶縁膜に到達してはいるものの、ゲート電極とゲート絶縁膜との接触部の一部がシリサイド化されていなくともよい。
【0012】
(第1の実施形態)
図1(A)は、本発明に係る第1の実施形態に従った半導体装置のフルシリサイド領域における第1のトランジスタ101の断面図である。図1(B)は、本発明に係る第1の実施形態に従った半導体装置のノンフルシリサイド領域における第2のトランジスタ102の断面図である。第1のトランジスタ101および第2のトランジスタ102は、同一の半導体チップ上に形成されている。
【0013】
第1のトランジスタ101は、第1のソース層13a、第1のドレイン層23a、第1のシリサイド層14a、第2のシリサイド層20a、第1のゲート電極6a、シリコン酸化膜7a、シリコン窒化膜9aおよびシリコン酸化膜12aを備えている。第2のトランジスタ102は、第2のソース層13b、第2のドレイン層23b、第3のシリサイド層14b、第4のシリサイド層20b、第2のゲート電極6b、シリコン酸化膜7b、シリコン窒化膜9bおよびシリコン酸化膜12bを備えている。
【0014】
第1のトランジスタ101において、第1のソース層13aおよび第1のドレイン層23aは、p型またはn型のシリコン基板10の表面に設けられたウェル拡散層3a内に形成されている。第1のソース層13aおよび第1のドレイン層23aの導電型はp型またはn型のいずれでもよい。短チャネル効果を防止するために、エクステンション層8aが、第1のソース層13aおよび第1のドレイン層23aの間のチャネル領域4aの近傍に設けられている。エクステンション層8aの導電型は、第1のソース層13aおよび第1のドレイン層23aと同じ導電型である。
【0015】
第1のシリサイド層14aは、第1のソース層13aおよび第1のドレイン層23a上に形成されている。第1のシリサイド層14aは、例えば、ニッケルシリサイドから成り、その膜厚はD1である。膜厚D1は、第1のソース層13aおよび第1のドレイン層23aの深さが80nm以下であることを考慮し、接合リークを抑制するために30nm以下に設定される。
【0016】
チャネル領域4aの表面上にはゲート絶縁膜5aが形成されている。ゲート電極6aは、チャネル領域4aから絶縁されるようにゲート絶縁膜5a上に設けられている。ゲート電極6aは、例えば、ニッケルシリサイドから成る。ゲート電極6aは、その全体がシリサイド化されていることが好ましい。少なくとも、第2のシリサイド層20aの膜厚D2は、第2のトランジスタ102における第4のシリサイド層20bの膜厚D3よりも厚い。これにより、第1のトランジスタ101は、第2のトランジスタ102よりもゲート抵抗において低くなる。その結果、第1のトランジスタ101は、スイッチング速度において高速化される。代表的には、第1のトランジスタ101は、低ゲート抵抗が求められるアナログ回路領域、高速スイッチングが求められる論理回路領域、あるいは、SRAM領域に用いられる。
【0017】
シリコン酸化膜7aは、ゲート電極6aの側壁に形成されている。シリコン窒化膜9aは、シリコン酸化膜7aに隣接するようにゲート電極6aの側壁に形成されている。シリコン酸化膜12aはシリコン窒化膜9aを被覆するようにゲート電極6aの側壁に形成されている。
【0018】
シリコン窒化膜9aをゲート電極6aの側壁に設けることによって、ゲート電極6aのシリサイド化が促進される。ゲート電極6aのフルシリサイド化の条件は後述する。
【0019】
第2のトランジスタ102において、第2のソース層13bおよび第2のドレイン層23bは、シリコン基板10の表面に形成されたウェル拡散層3b内に形成されている。第2のソース層13bおよび第2のドレイン層23bの導電型はp型またはn型のいずれでもよい。エクステンション層8bがチャネル領域4bの近傍に設けられている。エクステンション層8bの導電型は、第2のソース層13bおよび第2のドレイン層23bと同じ導電型である。
【0020】
第3のシリサイド層14bは、第2のソース層13bおよび第2のドレイン層23b上に形成されている。第3のシリサイド層14bは、例えば、ニッケルシリサイドから成る。第3のシリサイド層14bの膜厚は第1のシリサイド層14aの膜厚と同じD1である。
【0021】
チャネル領域4bの表面上にはゲート絶縁膜5bが形成されている。ゲート電極6bは、チャネル領域4bから絶縁されるようにゲート絶縁膜5b上に設けられている。ゲート電極6bの上部には、第4のシリサイド層20bが形成されている。第4のシリサイド層20bは、例えば、ニッケルシリサイドから成る。第4のシリサイド層20bの下のゲート電極6bの下部はドープトポリシリコンから成る。前述の通り、第4のシリサイド層20bの膜厚D3は、第2のシリサイド層20aの膜厚D2よりも薄い。第4のシリサイド層20bは、ゲート絶縁膜5bに到達していないので、ゲート絶縁膜5bの信頼性を比較的高く維持することができる。代表的には、第2のトランジスタ102は、高い信頼性が求められるDRAM、あるいは、既存の回路領域をそのまま組み込む場合などに用いられる。
【0022】
シリコン酸化膜7bは、ゲート電極6bの側壁に形成されている。さらに、シリコン酸化膜12bがシリコン酸化膜7bを被覆するようにゲート電極6aの側壁に形成されている。第2のトランジスタ102では、シリコン窒化膜がゲート電極6bの側壁に設けられていないので、ゲート電極6bの上部のみがシリサイド化されている。
【0023】
図2(A)は、第1のトランジスタ101のゲート長Lgに対する第2のシリサイド層20aのシート抵抗を示すグラフである。図2(B)は、第2のトランジスタ102のゲート長Lgに対する第4のシリサイド層20bのシート抵抗を示すグラフである。
【0024】
ゲート長Lgが50nmより大きい場合、第2のシリサイド層20aおよび第4のシリサイド層20bのそれぞれのシート抵抗はほぼ等しい。しかし、図2(A)に示すようにゲート長Lgが50nm以下になると、第2のシリサイド層20aのシート抵抗が低下し始める。これは、ゲート電極6aのゲート長Lgが短い場合に、ゲート電極6aの側壁に設けられたシリコン窒化膜9aがゲート電極6aのシリサイド化を促進し、それによって第2のシリサイド層20aの膜厚が厚くなるからである。以下、これを“逆細線効果”という。
【0025】
ゲート長Lgが50nmよりも長い場合には、シリサイド膜20aおよび20bの膜厚は、シリサイド膜20aおよび20bを形成する際に堆積される金属層の膜厚に依存する。しかし、ゲート長Lgが50nm以下になるとゲート電極6aの側面部分からのシリサイド形成が顕著になるので、金属層のスパッタリング膜厚(例えば、ニッケル層の膜厚)が一定であっても、シリコン窒化膜9aをゲート電極6aの側壁に設けることによって、シリサイド膜20aの膜厚が変化し得る。尚、ゲート電極6bの側壁にはシリコン窒化膜が設けられていない。よって、図2(B)に示すように第2のトランジスタ102では、逆細線効果が生じていない。
【0026】
さらに、ゲート長Lgが20nm以下になるとゲート電極6aは、その全体がシリサイド化(フルシリサイド化)される。
【0027】
以上から、第2のシリサイド層20aの膜厚を第4のシリサイド層20bの膜厚よりも厚くするためには、ゲート電極6aのゲート長Lgは50nm以下であることが好ましいことがわかる。さらに、ゲート電極6aをフルシリサイド化するためには、ゲート電極6aのゲート長Lgは20nm以下であることが好ましい。
【0028】
図3は、シリコン酸化膜7aの膜厚とシリサイド膜20aの抵抗との関係を示すグラフである。尚、ゲート長Lgは20nmである。シリコン酸化膜7aの膜厚は、ゲート電極6aの側壁に形成された膜厚であり、かつ、ゲート電極6aとゲート絶縁膜5aとの境界近傍での膜厚である。
【0029】
ゲート電極6aとシリコン窒化膜9aとの間には、シリコン酸化膜7aが介在している。シリコン酸化膜7aは、ゲート絶縁膜5aの端部に電界が集中することを抑制するために、即ち、第1のトランジスタ101の信頼性を向上させるために設けられている。しかし、シリコン酸化膜7aの膜厚が厚すぎると、ゲート電極6aとシリコン窒化膜9aとの間の距離が大きくなるので、逆細線効果が生じなくなる。
【0030】
図3に示すように、シリコン酸化膜7aの膜厚が28nmよりも大きい場合には、シリサイド膜20aの抵抗は比較的高い。これは、逆細線効果が生じていないことを意味する。シリコン酸化膜7aの膜厚が28nm以下になると、逆細線効果が生じ、シリサイド膜20aの抵抗が低下する。さらに、シリコン酸化膜7aの膜厚が約10nm以下になると、シリサイド膜20aの抵抗は低い状態で安定する。これは、ゲート電極6aがフルシリサイド化されていることを意味する。
【0031】
以上から、逆細線効果を発生させるためには、シリコン酸化膜7aの膜厚は28nm以下であることが好ましいことがわかる。さらに、ゲート電極6aをフルシリサイド化するためには、シリコン酸化膜7aの膜厚は約10nm以下であることが好ましい。
【0032】
本実施形態は、フルシリサイド領域のトランジスタ上に厚い金属層を堆積させる必要がないので、フルシリサイド領域およびノンフルシリサイド領域のそれぞれのソースおよびドレイン層上に膜厚の等しいシリサイド層を有する。従って、ソースおよびドレイン層における接合リークを抑制することができる。さらに、本実施形態は、フルシリサイド領域およびノンフルシリサイド領域のそれぞれのゲート電極上に膜厚の異なるシリサイド層を有する。従って、スイッチング速度の速いフルシリサイドMOSFETとゲート絶縁膜の信頼性が高いノンフルシリサイドMOSFETとを同一基板上に作り分けることができる。
【0033】
また、ゲート電極のシリサイド層の膜厚は、堆積させる金属層の膜厚に依存しないので、従来のように別個に金属層を堆積する必要がなく、その際に発生するマスク剥離等の工程も必要ない。従って、製造工程の容易化、および、トランジスタの性能の向上を図ることができる。
【0034】
図4(A)から図13(B)は、本発明に係る第1の実施形態に従った半導体装置の製造方法の流れを示す断面フロー図である。図4(A)、図5(A)、図6(A)、図7(A)、図8(A)、図9(A)、図10(A)、図11(A)、図12(A)および図13(A)は、フルシリサイド領域の断面を示す。図4(B)、図5(B)、図6(B)、図7(B)、図8(B)、図9(B)、図10(B)、図11(B)、図12(B)および図13(B)は、ノンフルシリサイド領域の断面を示す。
【0035】
図4(A)および図4(B)に示すように、まず、深さ200nm〜350nmの素子分離絶縁膜STIがp型またはn型のシリコン基板10に埋めこみ素子分離法により形成される。次に、20nm以下のシリコン酸化膜(図示せず)がシリコン基板10の表面に形成される。
【0036】
次に、ウェル領域3a、3bおよびチャネル領域4a、4bを形成するために、不純物注入および活性化RTA(Rapid Thermal Annealing)を行う。代表的には、n型ウェルの不純物注入の条件は、リンを3.0*13cm−2の濃度、500keVのエネルギーでイオン注入する。n型チャネル領域の不純物注入の条件は、ボロンを1.5*13cm−2の濃度、10keVのエネルギーでイオン注入する。p型ウェルの不純物注入の条件は、ボロンを2.0*13cm−2の濃度、260keVのエネルギーでイオン注入する。p型チャネル領域の不純物注入の条件は、砒素を1.0*13cm−2の濃度、80keVのエネルギーでイオン注入する。次に、先に形成したシリコン酸化膜(図示せず)を除去する。
【0037】
その後、0.5〜6nmのゲート絶縁膜5aおよび5bを熱酸化法またはLPCVD(Low Presser Chemical Vapor Deposition)法によって形成する。ゲート絶縁膜5aおよび5b上に、50nm〜200nmのポリシリコンまたはポリシリコンゲルマニウムを堆積する。次に、光リソグラフィ法、X線リソグラフィ法または電子ビームリソグラフィ法によって、10nm〜150nmのゲート長のパターニングを行う。さらに、RIE(Reactive Ion Etching)法により、ポリシリコンまたはポリシリコンゲルマニウムをエッチングする。これにより、50nm以下のゲート長Lgを有するゲート電極6aおよび6bが形成される。ここで、ゲート絶縁膜5aおよび5bは、シリコン酸化膜(SiO2)、シリコン酸窒化膜(SiON)、シリコン窒化膜(SiN)、高誘電体膜(例えば、Ta2O5等)のいずれでもよい。
【0038】
図5(A)および図5(B)に示すように、次に、熱酸化法によってゲート電極6aおよび6bの側壁に1nm〜6nmのシリコン酸化膜を形成する。その後、LPCVD法によってシリコン酸化膜を堆積する。さらに、RIE法によりエッチバックを行うことで、10nm以下の膜厚を有するシリコン酸化膜7aおよび7bが形成される。シリコン酸化膜7aおよび7bは、エクステンション層8aおよび8bを形成する際にオフセットスペーサして用いられる。
【0039】
次に、エクステンション層8aおよび8bを形成する。代表的には、n型エクステンション層の不純物注入の条件は、砒素を 5.0*14cm−2〜1.5*15cm−2の濃度、1〜5keVのエネルギーでイオン注入する。p型エクステンション層の不純物注入の条件は、BF2を5.0*14cm−2〜1.5*15cm−2 の濃度、1〜3keVのエネルギーでイオン注入する。エクステンション層8aおよび8bは、シリコン酸化膜7aおよび7bをオフセットスペーサとして用いて、自己整合的に形成される。
【0040】
図6(A)および図6(B)に示すように、次に、シリコン窒化膜30を堆積する。続いて、図7(A)および図7(B)に示すように、ゲート電極6aおよび6bの側壁にシリコン窒化膜9aおよび9bが残存するように、RIE法によりシリコン窒化膜30に異方性のエッチングを施す。
【0041】
図8(A)および図8(B)に示すように、次に、TEOS膜40を堆積し、さらに、フォトレジスト11を塗布する。続いて、フォトレジスト11を塗布し、フルシリサイド領域のフォトレジスト11を残存させたまま、ノンフルシリサイド領域のフォトレジスト11を除去して、パターニングする。
【0042】
図9(A)および図9(B)に示すように、次に、ノンフルシリサイド領域のTEOS膜40をエッチングし、さらに、レジストを除去する。
【0043】
図10(A)および図10(B)に示すように、次に、フルシリサイド領域を被覆するTEOS膜40をマスクとして用いて、ノンフルシリサイド領域のシリコン窒化膜9bをエッチングする。代表的には、シリコン窒化膜9bのエッチングは、160℃に加熱された熱燐酸液にシリコン窒化膜9bを晒すことにより処理される。
【0044】
図11(A)および図11(B)に示すように、TEOS膜40を希弗酸で除去する。このように、フルシリサイド領域のゲート電極6aの側壁にはシリコン窒化膜9aが残存し、一方で、ノンフルシリサイド領域のゲート電極6bの側壁ではシリコン窒化膜9bが除去される。
【0045】
図12(A)および図12(B)に示すように、次に、シリコン酸化膜12aおよび12bをゲート電極6aおよび6bの側壁にさらに形成する。シリコン酸化膜12aおよび12bは、フルシリサイド領域では、シリコン窒化膜9aを被覆するように形成されている。
【0046】
シリコン酸化膜12aおよび12bは、単層のTEOS膜でもよい。また、シリコン酸化膜12aおよび12bは二層構造でもよい。例えば、シリコン酸化膜12aおよび12bは、ライナー膜としてTEOSを有し、このライナー膜の外側にシリコン窒化膜を有してもよい。さらに、シリコン酸化膜12aおよび12bは三層構造でもよい。例えば、シリコン酸化膜12aおよび12bは、ライナー膜としてTEOSを有し、ライナー膜の外側にシリコン窒化膜を有し、さらにこのシリコン窒化膜の外側にシリコン酸化膜を有してもよい。シリコン酸化膜12aおよび12bは三層以上の構造でもよい。シリコン酸化膜12aおよび12bは下地にシリコン酸化膜を含む任意の膜でよい。
【0047】
図13(A)および図13(B)に示すように、次に、第1のソース層13a、23aおよび第2のドレイン層13b、23bを形成する。ソースおよびドレイン層13a、23a、13bおよび23bをRTAにより活性化する。
【0048】
次に、弗酸処理を行って自然酸化膜を除去し、ニッケル層をシリコン基板10の表面に均一にスパッタリングする。次に、シリサイデーションのために400℃〜500℃のRTAを実行する。これにより、ソースおよびドレイン層13a、23a、13bおよび23bの表面およびゲート電極6aおよび6bの表面がシリサイド化される。続いて、硫酸と過酸化水素水との混合溶液に晒して、未反応のニッケルを除去する。尚、ニッケル層のスパッタ後に、窒化チタン(TiN)膜の堆積工程を追加してもよい。また、一旦、250℃〜400℃の低温RTAを行い、硫酸と過酸化水素水の混合溶液に晒した後に、再度、シート抵抗を低減させるために400℃〜500℃のRTAを行う2ステップアニールプロセスでもよい。
【0049】
このシリサイデーション工程により第1〜第4のシリサイド層14a、14b、20aおよび20bが形成される。このとき、フルシリサイド領域では、シリコン窒化膜9aがゲート電極6aの側壁に形成されているので、ゲート電極6a中の第2のシリサイド層20aの膜厚は逆細線効果によって厚く形成される。さらに、第2のシリサイド層20aがゲート絶縁膜5aに到達すると、第1のトランジスタ101は、フルシリサイドMOSFETになる。尚、ゲート電極6aとシリコン窒化膜9aとの間に1〜10nmのシリコン酸化膜7aが介在するが、図3で示したとおり、薄膜であるため、シリコン酸化膜7aは逆細線効果を抑制する働きはない。
【0050】
一方、ノンフルシリサイド領域では、ゲート電極6bの近傍にシリコン窒化膜がない。よって、ゲート電極6b中の第4のシリサイド層20bは比較的薄く形成される。これにより第2のトランジスタ102はノンフルシリサイドMOSFETになる。
【0051】
シリサイデーション工程の前に、ソースおよびドレイン層13a、23a、13bおよび23b上にシリコンをエピタキシャル成長させてもよい。あるいは、ソースおよびドレイン層13a、23a、13bおよび23b上にシリコンゲルマニウムをエピタキシャル成長させてもよい。
【0052】
その後、第1および第2のシリサイド層14aおよび14bを保護する保護膜(図示せず)が堆積される。さらに、この保護膜上に層間膜(図示せず)が堆積される。コンタクトホールを形成する際に、この層間膜がRIE法によりエッチングされる。このときに、保護膜は、第1および第2のシリサイド層14aおよび14bを保護し、ソースおよびドレイン層13a、23a、13bおよび23bのRIE法による基板のえぐれにより生じる接合リークを未然に防止する。従って、保護膜は層間膜よりもエッチング選択比が高い材料から成る。
【0053】
コンタクトホール形成後、バリアメタルとしてチタン(Ti)または窒化チタン(TiN)を堆積し、さらにタングステン(W)を堆積する。最後に、金属配線が形成され、半導体装置が完成する。
【0054】
本実施形態による製造方法は、フルシリサイド領域およびノンフルシリサイド領域のそれぞれのソースおよびドレイン層上に膜厚の等しいシリサイド層を有し、かつ、フルシリサイド領域およびノンフルシリサイド領域のそれぞれのゲート電極上に膜厚の異なるシリサイド層を有する半導体装置を同一基板上に簡単に製造することができる。
【0055】
本実施形態による半導体装置の製造方法の変形例を次に説明する。図4(A)から図6(B)に示す工程を経た後、TEOS膜を堆積する。次に、フォトリソグラフィ技術およびRIE法あるいはウェットエッチングを用いて、ノンフルシリサイド領域に堆積されたTEOS膜を除去する。フルシリサイド領域に残存するTEOS膜をマスクとして、160℃の熱燐酸液でノンフルシリサイド領域のシリコン窒化膜30を総てエッチングする。さらに、ノンフルシリサイド領域をフォトレジストで被覆して、弗酸処理でTEOS膜を除去した後、RIE法によりフルシリサイド領域のシリコン窒化膜30を異方的にエッチングする。これにより、図11(A)および図11(B)に示す形態を形成することができる。
【0056】
(第2の実施形態)
図14(A)本発明に係る第2の実施形態に従った半導体装置のフルシリサイド領域における第1のトランジスタ101の断面図である。図14(B)は、本発明に係る第2の実施形態に従った半導体装置のノンフルシリサイド領域における第2のトランジスタ102の断面図である。
【0057】
第2の実施形態は、オフセットスペーサとしてシリコン窒化膜15aを用いている点で第1の実施形態と異なる。第1の実施形態では、シリコン酸化膜7aがオフセットスペーサとして設けられていた。さらに、シリコン酸化膜7aを被覆するようにシリコン窒化膜9aが形成されていた。しかし、第2の実施形態では、オフセットスペーサ自体がシリコン窒化膜15aであるので、シリコン窒化膜9aは不要である。
【0058】
シリコン窒化膜15aは、ゲート電極6aの側壁に直接接していてもよい。しかし、通常、ゲート電極6aの表面には、薄い自然酸化膜(図示せず)が形成される。シリコン窒化膜15aは、この自然酸化膜を介してゲート電極6aの側壁に形成されていてもよい。
【0059】
第2の実施形態では、シリコン窒化膜15aはフルシリサイド領域のゲート電極6aのみに形成されている。よって、第2のシリサイド層20aは、第4のシリサイド層20bよりも厚く形成される。その結果、第2の実施形態は、第1の実施形態と同様の効果を有する。
【0060】
図15(A)から図16(B)は、第2の実施形態に従った半導体装置の製造方法の流れを示す断面フロー図である。図15(A)および図16(A)は、フルシリサイド領域の断面を示す。図15(B)および図16(B)は、ノンフルシリサイド領域の断面を示す。
【0061】
ゲート電極6aおよび6bは、図4(A)および図4(B)に示す方法で形成される。図15(A)および図15(B)に示すように、次に、シリコン窒化膜15aおよび15bがゲート電極6aおよび6bの側壁に形成される。シリコン窒化膜15aおよび15bは、エクステンション層8aおよび8bを形成するときに、オフセットスペーサとして作用する。エクステンション層8aおよび8bの形成後、TEOS膜40をシリコン基板10上に堆積する。フォトリソグラフィ技術およびRIE法あるいはウェットエッチングを用いて、フルシリサイド領域にTEOS膜40を残存させ、ノンフルシリサイド領域のシリコン窒化膜15bを露出させる。続いて、シリコン窒化膜15bを160℃の熱燐酸液に晒し、シリコン窒化膜15bを除去する。さらに、フルシリサイド領域のTEOS膜40を除去する。これにより、図16(A)および16(B)に示すように、フルシリサイド領域のゲート電極6aの側壁にシリコン窒化膜15aを形成することができる。
【0062】
その後、第1の実施形態の製造方法と同様に、シリコン酸化膜12aおよび12bを形成し、シリサイデーション工程を経ることによって、図14(A)および図14(B)に示す半導体基板を形成することができる。
【0063】
第2の実施形態による半導体装置の製造方法は、第1の実施形態による半導体装置の製造方法と同様の効果を有する。
【0064】
第2の実施形態による半導体装置の製造方法に関しても、第1の実施形態と同様に変形例が考えられる。即ち、シリコン窒化膜15aおよび15bの材料を堆積した後、TEOS膜を堆積する。次に、フォトリソグラフィ技術およびRIE法あるいはウェットエッチングを用いて、ノンフルシリサイド領域に堆積されたTEOS膜を除去する。フルシリサイド領域に残存するTEOS膜をマスクとして、160℃の熱燐酸液でノンフルシリサイド領域のシリコン窒化膜を総てエッチングする。さらに、ノンフルシリサイド領域をフォトレジストで被覆して、弗酸処理でTEOS膜を除去した後、RIE法によりフルシリサイド領域のシリコン窒化膜を異方的にエッチングする。これにより、図15(A)および図15(B)に示す形態を形成することができる。
【0065】
図17は、フルシリサイドMOSFETおよびノンフルシリサイドMOSFETを同一基板上に備えたデジタル・アナログ混載回路のブロック図である。低いゲート抵抗が求められるアナログ回路領域、高速スイッチングが求められる論理回路領域およびSRAM領域では、フルシリサイドMOSFETが形成される。一方、信頼性の高いゲート絶縁膜が求められるDRAM領域、あるいは、既存の回路をそのまま組み込んだ領域では、ノンフルシリサイドMOSFETが形成される。
【0066】
以上説明した第1および第2の実施の形態は、フルシリサイドおよびノンフルシリサイドのゲート電極のトランジスタを同一基板上に備えた半導体装置に関するものであった。しかし、ゲート電極全体がシリサイド化されなくとも、本発明に基づいて、単に、シリサイド層の膜厚が異なるトランジスタを同一基板上に形成することができることは、当業者にとって明白である。
【図面の簡単な説明】
【0067】
【図1】本発明に係る第1の実施形態に従った半導体装置の断面図。
【図2】ゲート長Lgに対するゲート電極上のシリサイド層のシート抵抗を示すグラフ。
【図3】シリコン酸化膜7aの膜厚とゲート電極上のシリサイド膜20aの抵抗との関係を示すグラフ。
【図4】本発明に係る第1の実施形態に従った半導体装置の製造方法を示す断面図。
【図5】図4に続く半導体装置の製造方法を示す断面図。
【図6】図5に続く半導体装置の製造方法を示す断面図。
【図7】図6に続く半導体装置の製造方法を示す断面図。
【図8】図7に続く半導体装置の製造方法を示す断面図。
【図9】図8に続く半導体装置の製造方法を示す断面図。
【図10】図9に続く半導体装置の製造方法を示す断面図。
【図11】図10に続く半導体装置の製造方法を示す断面図。
【図12】図11に続く半導体装置の製造方法を示す断面図。
【図13】図12に続く半導体装置の製造方法を示す断面図。
【図14】本発明に係る第2の実施形態に従った半導体装置の断面図。
【図15】第2の実施形態に従った半導体装置の製造方法を示す断面図。
【図16】図15に続く半導体装置の製造方法を示す断面図。
【図17】フルシリサイドMOSFETおよびノンフルシリサイドMOSFETを同一基板上に備えたデジタル・アナログ混載回路のブロック図。
【符号の説明】
【0068】
10…半導体基板
101…第1のトランジスタ
102…第2のトランジスタ
13a…第1のソース層
13b…第2のソース層
23a…第1のドレイン層
23b…第2のドレイン層
14a…第1のシリサイド層
20a…第2のシリサイド層
14b…第3のシリサイド層
20b…第4のシリサイド層
5a、5b…ゲート絶縁膜
6a…第1のゲート電極
6b…第2のゲート電極
9a…シリコン窒化膜
【特許請求の範囲】
【請求項1】
半導体基板の表面に形成された第1のソース層および第1のドレイン層と、前記第1のソース層および前記第1のドレイン層上に形成された第1のシリサイド層と、前記半導体基板表面に設けられた第1のゲート絶縁膜上に形成され、第2のシリサイド層を有する第1のゲート電極と、前記第1のゲート電極の側壁に設けられたシリコン窒化膜とを含む第1のトランジスタおよび、
前記半導体基板の表面に形成された第2のソース層および第2のドレイン層と、前記第2のソース層および前記第2のドレイン層上に形成され、前記第1のシリサイド層と膜厚が同じである第3のシリサイド層と、前記半導体基板表面に設けられた第2のゲート絶縁膜上に形成され、前記第2のシリサイド層よりも膜厚が薄い第4のシリサイド層を有する第2のゲート電極とを含む第2のトランジスタ、
を備えた半導体装置。
【請求項2】
前記第2のシリサイド層は、前記第1のゲート絶縁膜に到達していることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1のトランジスタは、前記第1のゲート電極の側壁に設けられたシリコン酸化膜と、前記第1のゲート電極の側壁に前記シリコン酸化膜に隣接して設けられたシリコン窒化膜とをさらに含むことを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記第1から第4のシリサイド層はニッケルシリサイドからなることを特徴とする請求項1に記載の半導体装置。
【請求項5】
半導体基板上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に複数のゲート電極を形成するステップと、
前記複数のゲート電極のうち第1のゲート電極の側壁にシリコン窒化膜を形成するステップと、
前記複数のゲート電極のうち側壁にシリコン窒化膜を有しない第2のゲート電極の側壁にシリコン酸化膜を形成するステップと、
前記複数のゲート電極上および前記半導体基板上に金属層を堆積するステップと、
前記半導体基板を熱処理することによって前記複数のゲート電極の少なくとも上部をシリサイド化するステップとを具備する半導体装置の製造方法。
【請求項1】
半導体基板の表面に形成された第1のソース層および第1のドレイン層と、前記第1のソース層および前記第1のドレイン層上に形成された第1のシリサイド層と、前記半導体基板表面に設けられた第1のゲート絶縁膜上に形成され、第2のシリサイド層を有する第1のゲート電極と、前記第1のゲート電極の側壁に設けられたシリコン窒化膜とを含む第1のトランジスタおよび、
前記半導体基板の表面に形成された第2のソース層および第2のドレイン層と、前記第2のソース層および前記第2のドレイン層上に形成され、前記第1のシリサイド層と膜厚が同じである第3のシリサイド層と、前記半導体基板表面に設けられた第2のゲート絶縁膜上に形成され、前記第2のシリサイド層よりも膜厚が薄い第4のシリサイド層を有する第2のゲート電極とを含む第2のトランジスタ、
を備えた半導体装置。
【請求項2】
前記第2のシリサイド層は、前記第1のゲート絶縁膜に到達していることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1のトランジスタは、前記第1のゲート電極の側壁に設けられたシリコン酸化膜と、前記第1のゲート電極の側壁に前記シリコン酸化膜に隣接して設けられたシリコン窒化膜とをさらに含むことを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記第1から第4のシリサイド層はニッケルシリサイドからなることを特徴とする請求項1に記載の半導体装置。
【請求項5】
半導体基板上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に複数のゲート電極を形成するステップと、
前記複数のゲート電極のうち第1のゲート電極の側壁にシリコン窒化膜を形成するステップと、
前記複数のゲート電極のうち側壁にシリコン窒化膜を有しない第2のゲート電極の側壁にシリコン酸化膜を形成するステップと、
前記複数のゲート電極上および前記半導体基板上に金属層を堆積するステップと、
前記半導体基板を熱処理することによって前記複数のゲート電極の少なくとも上部をシリサイド化するステップとを具備する半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
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【図14】
【図15】
【図16】
【図17】
【公開番号】特開2006−93233(P2006−93233A)
【公開日】平成18年4月6日(2006.4.6)
【国際特許分類】
【出願番号】特願2004−273849(P2004−273849)
【出願日】平成16年9月21日(2004.9.21)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成18年4月6日(2006.4.6)
【国際特許分類】
【出願日】平成16年9月21日(2004.9.21)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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