半導体装置及びその製造方法
【課題】非シリサイド形成領域にシリサイド化防止膜を選択的に形成することによって、シリサイド形成領域に所望のシリサイド膜を確実に形成する。
【解決手段】半導体基板にゲート電極４ａ、４ｂ、４ｃ及びｎ型ソース・ドレイン領域９ａ、９ｂを形成した後、基板上の全面に炭素含有絶縁膜１５及び保護絶縁膜１０を順次形成する。その後、レジスト１１をマスクにして、シリサイド形成領域ＡｒｅａＡの保護絶縁膜１０を除去した後、レジスト１１をＯ2アッシングによって除去する。このとき、シリサイド形成領域ＡｒｅａＡの炭素含有絶縁膜１５を改質して改質絶縁膜１５ａを形成する。その後、改質絶縁膜１５ａを選択的に除去した後、非シリサイド形成領域ＡｒｅａＢの炭素含有絶縁膜１５をシリサイド化防止膜にして、シリサイド形成領域ＡｒｅａＡにシリサイド膜１２ａ、１２ｂを選択的に形成する。
【解決手段】半導体基板にゲート電極４ａ、４ｂ、４ｃ及びｎ型ソース・ドレイン領域９ａ、９ｂを形成した後、基板上の全面に炭素含有絶縁膜１５及び保護絶縁膜１０を順次形成する。その後、レジスト１１をマスクにして、シリサイド形成領域ＡｒｅａＡの保護絶縁膜１０を除去した後、レジスト１１をＯ2アッシングによって除去する。このとき、シリサイド形成領域ＡｒｅａＡの炭素含有絶縁膜１５を改質して改質絶縁膜１５ａを形成する。その後、改質絶縁膜１５ａを選択的に除去した後、非シリサイド形成領域ＡｒｅａＢの炭素含有絶縁膜１５をシリサイド化防止膜にして、シリサイド形成領域ＡｒｅａＡにシリサイド膜１２ａ、１２ｂを選択的に形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にシリサイド形成領域と非シリサイド形成領域を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高集積化、高速化に伴い、ゲート電極及びソース・ドレイン領域の低抵抗化が要求されている。そこで、サリサイド技術を用いて、ゲート電極及びソース・ドレイン領域上に選択的にシリサイド膜を形成して低抵抗化が図られている。実際の半導体装置では、入出力回路において静電破壊に対する耐性を向上させるため、ソース・ドレイン領域の一部にシリサイド膜の形成を行なわず、トランジスタに直列に接続された抵抗素子を形成することが行われている（例えば、特許文献１参照）。
【０００３】
以下、従来のシリサイド形成領域と非シリサイド形成領域を有する半導体装置の製造方法について図面を用いて説明する。
【０００４】
図３（ａ）〜図３（ｅ）は、従来の半導体装置の製造工程を示す断面図である。図中において、左半分にシリサイド形成領域ＡｒｅａＡを示し、右半分に非シリサイド形成領域ＡｒｅａＢを示している。
【０００５】
まず、図３（ａ）に示す工程で、シリコンからなるｐ型の半導体基板１０１に、シリサイド形成領域ＡｒｅａＡと非シリサイド形成領域ＡｒｅａＢとを区画する、トレンチ内にシリコン酸化膜が埋め込まれている素子分離領域１０２を形成する。その後、シリサイド形成領域ＡｒｅａＡの素子分離領域１０２に囲まれる半導体基板１０１からなる素子形成領域上に、ゲート絶縁膜１０３ａ及びゲート電極１０４ａからなる第１のゲート部と、ゲート絶縁膜１０３ｂ及びゲート電極１０４ｂからなる第２のゲート部を形成するとともに、非シリサイド形成領域ＡｒｅａＢの素子分離領域１０２に囲まれる半導体基板１０１からなる素子形成領域上に、ゲート絶縁膜１０３ｃ及びゲート電極１０４ｃからなる第３のゲート部を形成する。第１のゲート部と第２のゲート部は、同一の素子形成領域に離間して設けられている。ここで、ゲート絶縁膜１０３ａ、１０３ｂ、１０３ｃはシリコン酸化膜からなり、ゲート電極１０４ａ、１０４ｂ、１０４ｃはポリシリコン膜からなる。その後、ゲート電極１０４ａ、１０４ｂ、１０４ｃをマスクに用いて、半導体基板１０１に、リンやヒ素等のｎ型不純物を比較的低濃度でイオン注入する。これにより、ゲート電極１０４ａ、１０４ｂ、１０４ｃの両側方下の半導体基板１０１に、ｎ型エクステンション領域１０５が形成される。
【０００６】
次に、図３（ｂ）に示す工程で、ゲート電極１０４ａ、１０４ｂ、１０４ｃを含む半導体基板１０１上の全面に、シリコン酸化膜及びシリコン窒化膜を順次形成する。その後、半導体基板１０１の深さ方向にエッチングレートが高い異方性ドライエッチング法によって、シリコン窒化膜及びシリコン酸化膜を順次エッチングすることにより、ゲート電極１０４ａ、１０４ｂ、１０４ｃの側面上にシリコン酸化膜１０６とシリコン窒化膜１０７からなる積層構造のサイドウォール１０８を形成する。このとき、ゲート電極１０４ａの側面上に形成されたサイドウォール１０８表面と対向するゲート電極１０４ｂの側面上に形成されたサイドウォール１０８表面との距離（以下、ゲート間隔と称す）Ｘは、例えば１００ｎｍに設定されている。その後、ゲート電極１０４ａ、１０４ｂ、１０４ｃ及びサイドウォール１０８をマスクにして、半導体基板１０１に、リンやヒ素等のｎ型不純物を比較的高濃度でイオン注入する。これにより、各サイドウォール１０８の側方下の半導体基板１０１に、ｎ型ソース・ドレイン領域１０９ａ、１０９ｂが形成される。
【０００７】
次に、図３（ｃ）に示す工程で、ゲート電極１０４ａ、１０４ｂ、１０４ｃ及びサイドウォール１０８を含む半導体基板１０１上に、ＮＳＧ（ｎｏｎ−ｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜からなる厚さ１００ｎｍの保護絶縁膜１１０を形成する。その後、保護絶縁膜１１０上に、シリサイド形成領域ＡｒｅａＡに開口を有し非シリサイド形成領域ＡｒｅａＢを覆うレジスト１１１を形成する。
【０００８】
次に、図３（ｄ）に示す工程で、レジスト１１１をマスクにして、保護絶縁膜１１０をフッ酸（ＨＦ）溶液でウェットエッチングする。これにより、シリサイド領域ＡｒｅａＡの保護絶縁膜１１０が除去され、ゲート電極１０４ａ、１０４ｂ及びｎ型ソース・ドレイン領域１０９ａの表面が露出する。
【０００９】
次に、図３（ｅ）に示す工程で、レジスト１１１を除去した後、半導体基板１０１上の全面に、例えばスパッタ法によりＴｉ、Ｎｉ、Ｃｏ等のシリサイド形成用金属膜を形成する。その後、例えばランプアニ−ル装置を用いて熱処理を行うことにより、金属と、それに接触しているシリコンとを反応させる。これにより、シリサイド領域ＡｒｅａＡの半導体基板１０１におけるソース・ドレイン領域１０９ａの上面がシリサイド化されて、シリサイド膜１１２ａが形成される。同時に、シリサイド領域ＡｒｅａＡのゲート電極１０４ａ、１０４ｂの上面がシリサイド化されて、シリサイド膜１１２ｂが形成される。その後、未反応のシリサイド形成用金属膜を除去する。このとき、非シリサイド形成領域ＡｒｅａＢは、保護絶縁膜１１０で覆われているため、非シリサイド形成領域ＡｒｅａＢのソース・ドレイン領域１０９ｂの上面、及び、ゲート電極１０４ｃの上面はシリサイド化されず、シリサイド膜は形成されない。
【００１０】
このように、従来の半導体装置の製造方法では、非シリサイド形成領域ＡｒｅａＢに保護絶縁膜１１０を形成することにより、非シリサイド形成領域ＡｒｅａＢのゲート電極１０４ｃ及びソース・ドレイン領域１０９ｂにシリサイド膜が形成されることを防止している。
【特許文献１】特開平１０−１２５９１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述のような従来の半導体装置の製造方法においては、下記のような不具合がある。
【００１２】
従来の方法では、保護絶縁膜１１０として、フッ酸溶液で選択的に除去できる単層のＮＳＧ膜などのシリコン酸化膜が用いられている。そして、保護絶縁膜１１０の膜厚は、図３（ｃ）の工程で保護絶縁膜１１０を形成してから図３（ｅ）の工程でシリサイド形成用金属膜を形成するまでのバッファエッチや洗浄工程での膜減りを考慮して、例えば１００ｎｍ程度形成する必要がある。このような厚さを有する保護絶縁膜１１０を形成した場合、図３（ｂ）及び図３（ｃ）に示すように、半導体装置の微細化に伴い、ゲート間隔Ｘが狭くなるにつれてゲート電極１０４ａとゲート電極１０４ｂとの間に形成される保護絶縁膜１１０の膜厚ＴｏｘＡが他の領域の膜厚ＴｏｘＢに比べて厚く形成される。このため、図３（ｄ）に示す工程で、保護絶縁膜１１０をウェットエッチングした際に、ゲート電極１０４ａとゲート電極１０４ｂとの間に保護絶縁膜１１０ａが残存するという課題がある。この結果、図３（ｅ）に示すように、残存した保護絶縁膜１１０ａによって、ゲート電極１０４ａとゲート電極１０４ｂとの間のソース・ドレイン領域１０９ａ上にシリサイド膜が形成されないという問題がある。
【００１３】
また、図３（ｄ）に示す工程で、残存する保護絶縁膜１１０ａを完全に除去するために、ウェットエッチングによって長時間のオーバーエッチングをすると、素子分離領域１０２の酸化膜がエッチングされ、リーク電流が増大する等により所望の回路特性が得られないという問題がある。
【００１４】
そこで、特許文献１では、ドライエッチングにより保護絶縁膜をエッチングする方法が提案されている。しかしながら、保護絶縁膜をドライエッチングにより除去した場合、ゲート電極の側面上に保護絶縁膜がサイドウォール状に残存しないようにオーバーエッチングする必要がある。この場合、ドライエッチングのオーバーエッチングによって、ゲート電極の側面上に形成されていたサイドウォールが膜減りする。このため、シリサイド膜がゲート電極近傍まで形成されるため、リーク電流が増大する等により所望の回路特性が得られないという問題が生じる。
【００１５】
そこで、本発明の目的は、非シリサイド形成領域にシリサイド化防止膜を選択的に形成することによって、シリサイド形成領域に所望のシリサイド膜を確実に形成することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の半導体装置は、シリサイド形成領域に形成された第１のＭＩＳトランジスタと非シリサイド形成領域に形成された第２のＭＩＳトランジスタとを有する半導体装置において、第１のＭＩＳトランジスタは、半導体基板上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のゲート電極の側面上に形成された第１のサイドウォールと、半導体基板における第１のサイドウォールの側方下に形成された第１のソース・ドレイン領域と、第１のソース・ドレイン領域上に形成された第１のシリサイド膜とを備え、第２のＭＩＳトランジスタは、半導体基板上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２のゲート電極の側面上に形成された第２のサイドウォールと、半導体基板における第２のサイドウォールの側方下に形成された第２のソース・ドレイン領域と、第２のゲート電極及び前記第２のソース・ドレイン領域の表面に接するように、非シリサイド形成領域に形成された炭素含有絶縁膜とを備えている。
【００１７】
この構成によれば、非シリサイド形成領域に形成された炭素含有絶縁膜が第２のゲート電極及び第２のソース・ドレイン領域に対するシリサイド化防止膜となり、シリサイド形成領域の第１のソース・ドレイン領域上に第１のシリサイド膜を選択的に形成することができる。
【００１８】
上記半導体装置において、第１のゲート電極上に形成された第２のシリサイド膜をさらに備えている。
【００１９】
上記半導体装置において、炭素含有絶縁膜は、ＳｉＯＣ膜であることが望ましい。
【００２０】
本発明の半導体装置の製造方法において、シリサイド形成領域に形成された第１のＭＩＳトランジスタと非シリサイド形成領域に形成された第２のＭＩＳトランジスタとを有する半導体装置の製造方法において、半導体基板におけるシリサイド形成領域に、第１のゲート電極と第１のソース・ドレイン領域を有する第１のＭＩＳトランジスタを形成し、半導体基板における非シリサイド形成領域に、第２のゲート電極と第２のソース・ドレイン領域を有する第２のＭＩＳトランジスタを形成する工程（ａ）と、工程（ａ）の後に、半導体基板上の全面に炭素含有絶縁膜を形成する工程（ｂ）と、シリサイド形成領域の炭素含有絶縁膜にＯ2アッシングを行って、炭素含有絶縁膜から炭素を抜けさせた改質絶縁膜を形成する工程（ｃ）と、シリサイド形成領域の改質絶縁膜を選択的にウェットエッチングして、非シリサイド形成領域に炭素含有絶縁膜を残存させる工程（ｄ）と、工程（ｄ）の後に、第１のソース・ドレイン領域の表面上に選択的に第１のシリサイド膜を形成する（ｅ）とを備えている。
【００２１】
この構成によれば、シリサイド形成領域の炭素含有絶縁膜にＯ2アッシングを行って、炭素含有絶縁膜から炭素を抜けさせた改質絶縁膜を形成することにより、非シリサイド形成領域に炭素含有絶縁膜を残存させたまま、選択的に改質絶縁膜を除去することができる。これにより、非シリサイド形成領域に残存する炭素含有絶縁膜をシリサイド化防止膜として、シリサイド形成領域の第１のソース・ドレイン領域上に第１のシリサイド膜を選択的に形成することができる。
【００２２】
上記半導体装置の製造方法において、工程（ｅ）は、第１のゲート電極の表面上に選択的に第２のシリサイド膜を形成する工程を有することが望ましい。
【００２３】
上記半導体装置の製造方法において、工程（ｃ）は、炭素含有絶縁膜上に保護絶縁膜を形成する工程（ｃ１）と、保護絶縁膜上に、シリサイド形成領域に開口を有し非シリサイド形成領域を覆うレジストを形成する工程（ｃ２）と、レジストをマスクにして、シリサイド形成領域の保護絶縁膜を除去する工程（ｃ３）と、工程（ｃ３）の後に、Ｏ2アッシングを行って、改質絶縁膜を形成するとともにレジストを除去する工程（ｃ４）とを有している。
【００２４】
上記半導体装置の製造方法において、炭素含有絶縁膜は、ＳｉＯＣ膜であることが望ましい。
【発明の効果】
【００２５】
本発明によれば、シリサイド形成領域の炭素含有絶縁膜にＯ2アッシングを行って炭素を抜いた改質絶縁膜にすることによって、シリサイド形成領域の改質絶縁膜を選択的に除去することが可能となり、非シリサイド形成領域に残存する炭素含有絶縁膜をシリサイド化防止膜として用いることにより、所望の回路特性が得られるシリサイド形成領域と非シリサイド形成領域とを有する半導体装置を形成することができる。
【発明を実施するための最良の形態】
【００２６】
本発明の実施形態に係る半導体装置の製造方法について図面を用いて説明する。
【００２７】
図１（ａ）〜図１（ｄ）及び図２（ａ）〜図２（ｄ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。図中において、左半分にシリサイド形成領域ＡｒｅａＡを示し、右半分に非シリサイド形成領域ＡｒｅａＢを示している。
【００２８】
まず、図１（ａ）に示す工程で、シリコンからなるｐ型の半導体基板１に、シリサイド形成領域ＡｒｅａＡと非シリサイド形成領域ＡｒｅａＢとを区画する、トレンチ内にシリコン酸化膜が埋め込まれている素子分離領域２を形成する。その後、シリサイド形成領域ＡｒｅａＡの素子分離領域２に囲まれる半導体基板１からなる素子形成領域上に、ゲート絶縁膜３ａ及びゲート電極４ａからなる第１のゲート部と、ゲート絶縁膜３ｂ及びゲート電極４ｂからなる第２のゲート部を形成するとともに、非シリサイド形成領域ＡｒｅａＢの素子分離領域２に囲まれる半導体基板１からなる素子形成領域上に、ゲート絶縁膜３ｃ及びゲート電極４ｃからなる第３のゲート部を形成する。第１のゲート部と第２のゲート部は、同一の素子形成領域に離間して設けられている。ここで、ゲート絶縁膜３ａ、３ｂ、３ｃはシリコン酸化膜又はシリコン酸窒化膜からなり、ゲート電極４ａ、４ｂ、４ｃはポリシリコン膜又はアモルファスシリコン膜からなる。その後、ゲート電極４ａ、４ｂ、４ｃをマスクにして、半導体基板１に、リンやヒ素等のｎ型不純物を比較的低濃度でイオン注入する。これにより、ゲート電極４ａ、４ｂ、４ｃの両側方下の半導体基板１に、ｎ型エクステンション領域５が形成される。
【００２９】
次に、図１（ｂ）に示す工程で、ゲート電極４ａ、４ｂ、４ｃを含む半導体基板１上の全面に、ＴＥＯＳ膜からなるシリコン酸化膜及びシリコン窒化膜を順次形成する。その後、半導体基板１の深さ方向にエッチングレートが高い異方性ドライエッチング法によって、シリコン窒化膜及びシリコン酸化膜を順次エッチングすることにより、ゲート電極４ａ、４ｂ、４ｃの側面上にシリコン酸化膜６とシリコン窒化膜７からなる積層構造のサイドウォール８を形成する。このとき、ゲート電極４ａの側面上に形成されたサイドウォール８表面と対向するゲート電極４ｂの側面上に形成されたサイドウォール８表面との距離（ゲート間隔）Ｘは、例えば１００ｎｍに設定されている。その後、ゲート電極４ａ、４ｂ、４ｃ及びサイドウォール８をマスクにして、半導体基板１に、リンやヒ素等のｎ型不純物を比較的高濃度でイオン注入する。これにより、シリサイド形成領域ＡｒｅａＡには、半導体基板１におけるサイドウォール８の側方下の領域にｎ型ソース・ドレイン領域９ａが形成され、非シリサイド形成領域ＡｒｅａＢには、半導体基板１におけるサイドウォール８の側方下の領域にｎ型ソース・ドレイン領域９ｂが形成される。
【００３０】
次に、図１（ｃ）に示す工程で、ゲート電極４ａ、４ｂ、４ｃ及びサイドウォール８を含む半導体基板１上に、炭素（Ｃ）を含む厚さ２５ｎｍの炭素含有絶縁膜１５を形成する。この炭素含有絶縁膜１５には、例えばＳｉＯＣ膜のような性質、すなわち１）フッ酸溶液におけるＳｉＯ2膜との選択比が高い（フッ酸溶液でエッチングされない）、２）Ｏ2アッシング処理により炭素が抜けて膜に改質が生じる、３）改質後の膜はフッ酸溶液で容易にエッチングされるという性質を持つ絶縁膜であることが望ましい。
【００３１】
ここで、炭素含有絶縁膜１５の膜厚は、ゲート間隔Ｘのバラツキを考慮して、バラツキによって最小幅となるゲート間隔Ｘの半分未満に設定することが望ましい。これによって、下地形状に対してコンフォーマルな炭素含有絶縁膜１５を形成することができる。具体的には、シリサイド形成領域ＡｒｅａＡの素子形成領域上に形成されている２つのゲート電極において、互いに対面する、ゲート電極４ａの側面とゲート電極４ｂの側面との距離が２００±２０ｎｍで、サイドウォール８の厚みが５０±５ｎｍの場合、ゲート間隔Ｘは１００ｎｍ±３０ｎｍとなる。このとき、炭素含有絶縁膜１５の膜厚は、ゲート電極４ａとゲート電極４ｂとの間隔のバラツキ及びサイドウォール８の厚みのバラツキを考慮して３５ｎｍ未満に設定する（〔（２００−２０）−（５０＋５）×２〕／２＝３５）。そこで、本実施形態では、炭素含有絶縁膜１５の膜厚を２５ｎｍに設定している。なお、炭素含有絶縁膜１５の最小膜厚としては、後工程で形成する保護絶縁膜をウェットエッチングする際のエッチングストッパーとなる膜厚があればよい。
【００３２】
次に、図１（ｄ）に示す工程で、炭素含有絶縁膜１５上の全面に、ＮＳＧ膜からなる厚さ２５ｎｍの保護絶縁膜１０を形成する。この保護絶縁膜１０は炭素含有絶縁膜１５に対してフッ酸溶液によるエッチングレートが速く高い選択比がある。
【００３３】
次に、図２（ａ）に示す工程で、保護絶縁膜１０上に、シリサイド形成領域ＡｒｅａＡに開口を有し非シリサイド形成領域ＡｒｅａＢを覆うレジスト１１を形成する。その後、レジスト１１をマスクにして、保護絶縁膜１０をフッ酸（ＨＦ）溶液で選択的にウェットエッチングする。これにより、シリサイド領域ＡｒｅａＡの保護絶縁膜１０が除去され、シリサイド領域ＡｒｅａＡの炭素含有絶縁膜１５が露出する。このとき、炭素含有絶縁膜１５がエッチングストッパーとして機能するため、シリサイド領域ＡｒｅａＡの保護絶縁膜１０を完全に除去するために長時間のオーバーエッチングを行っても素子分離領域２の絶縁膜がエッチングされることはない。
【００３４】
次に、図２（ｂ）に示す工程で、Ｏ2アッシングを用いてレジスト１１を除去する。このとき、Ｏ2アッシングによりシリサイド領域ＡｒｅａＡに露出している炭素含有絶縁膜１５から炭素が抜けるという改質が生じ、改質絶縁膜１５ａとなる。この改質絶縁膜１５ａは、炭素が抜けたことによりフッ酸溶液によって容易にエッチングされる膜質になっている。
【００３５】
次に、図２（ｃ）に示す工程で、フッ酸溶液を用いたウェットエッチングにより、シリサイド領域ＡｒｅａＡの改質絶縁膜１５ａ及び非シリサイド領域ＡｒｅａＢの保護絶縁膜１０を除去して、シリサイド領域ＡｒｅａＡのゲート電極４ａ、４ｂ及びｎ型ソース・ドレイン領域９ａの表面を露出する。このとき、改質絶縁膜１５ａ及び保護絶縁膜１０は、非シリサイド領域ＡｒｅａＢの炭素含有絶縁膜１５に比べてエッチングレートが速く、高い選択比を持っているので炭素含有絶縁膜１５をエッチングすることなく除去することができる。なお、非シリサイド領域ＡｒｅａＢの保護絶縁膜１０は、必ずしも完全に除去する必要はなく、一部が残存してもよい。
【００３６】
次に、図２（ｄ）に示す工程で、半導体基板１上の全面に、例えばスパッタ法によりＴｉ、Ｎｉ、Ｃｏ等のシリサイド形成用金属膜を形成する。その後、例えばランプアニ−ル装置を用いて熱処理を行うことにより、金属と、それに接触しているシリコンとを反応させる。これにより、シリサイド領域ＡｒｅａＡの半導体基板１におけるソース・ドレイン領域９ａの上面がシリサイド化されて、シリサイド膜１２ａが形成される。同時に、シリサイド領域ＡｒｅａＡのゲート電極４ａ、４ｂの上面がシリサイド化されて、シリサイド膜１２ｂが形成される。その後、未反応のシリサイド形成用金属膜を除去する。このとき、非シリサイド形成領域ＡｒｅａＢは、炭素含有絶縁膜１５で覆われているため、非シリサイド形成領域ＡｒｅａＢのソース・ドレイン領域９ｂの上面、及び、ゲート電極４ｃの上面はシリサイド化されず、シリサイド膜は形成されない。
【００３７】
その後、半導体基板１の上に、層間絶縁膜を形成した後、層間絶縁膜にソース・ドレイン領域に到達するコンタクトプラグを形成し、層間絶縁膜上に各コンタクトプラグに接続する金属配線を形成することにより、シリサイド形成領域と非シリサイド形成領域とを有する半導体装置を得ることができる。
【産業上の利用可能性】
【００３８】
以上説明したように、本発明は、シリサイド形成領域と非シリサイド形成領域とを有する半導体装置等に有用である。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施形態に係る半導体装置の製造工程を示す断面図
【図２】本発明の実施形態に係る半導体装置の製造工程を示す断面図
【図３】従来の半導体装置の製造工程を示す断面図
【符号の説明】
【００４０】
１ 半導体基板
２ 素子分離領域
３ａ ゲート絶縁膜
３ｂ ゲート絶縁膜
３ｃ ゲート絶縁膜
４ａ ゲート電極
４ｂ ゲート電極
４ｃ ゲート電極
５ ｎ型エクステンション領域
６ シリコン酸化膜
７ シリコン窒化膜
８ サイドウォール
９ａ ｎ型ソース・ドレイン領域
９ｂ ｎ型ソース・ドレイン領域
１０ 保護絶縁膜
１１ レジスト
１２ａ シリサイド膜
１２ｂ シリサイド膜
１５ 炭素含有絶縁膜
１５ａ 改質絶縁膜
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にシリサイド形成領域と非シリサイド形成領域を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高集積化、高速化に伴い、ゲート電極及びソース・ドレイン領域の低抵抗化が要求されている。そこで、サリサイド技術を用いて、ゲート電極及びソース・ドレイン領域上に選択的にシリサイド膜を形成して低抵抗化が図られている。実際の半導体装置では、入出力回路において静電破壊に対する耐性を向上させるため、ソース・ドレイン領域の一部にシリサイド膜の形成を行なわず、トランジスタに直列に接続された抵抗素子を形成することが行われている（例えば、特許文献１参照）。
【０００３】
以下、従来のシリサイド形成領域と非シリサイド形成領域を有する半導体装置の製造方法について図面を用いて説明する。
【０００４】
図３（ａ）〜図３（ｅ）は、従来の半導体装置の製造工程を示す断面図である。図中において、左半分にシリサイド形成領域ＡｒｅａＡを示し、右半分に非シリサイド形成領域ＡｒｅａＢを示している。
【０００５】
まず、図３（ａ）に示す工程で、シリコンからなるｐ型の半導体基板１０１に、シリサイド形成領域ＡｒｅａＡと非シリサイド形成領域ＡｒｅａＢとを区画する、トレンチ内にシリコン酸化膜が埋め込まれている素子分離領域１０２を形成する。その後、シリサイド形成領域ＡｒｅａＡの素子分離領域１０２に囲まれる半導体基板１０１からなる素子形成領域上に、ゲート絶縁膜１０３ａ及びゲート電極１０４ａからなる第１のゲート部と、ゲート絶縁膜１０３ｂ及びゲート電極１０４ｂからなる第２のゲート部を形成するとともに、非シリサイド形成領域ＡｒｅａＢの素子分離領域１０２に囲まれる半導体基板１０１からなる素子形成領域上に、ゲート絶縁膜１０３ｃ及びゲート電極１０４ｃからなる第３のゲート部を形成する。第１のゲート部と第２のゲート部は、同一の素子形成領域に離間して設けられている。ここで、ゲート絶縁膜１０３ａ、１０３ｂ、１０３ｃはシリコン酸化膜からなり、ゲート電極１０４ａ、１０４ｂ、１０４ｃはポリシリコン膜からなる。その後、ゲート電極１０４ａ、１０４ｂ、１０４ｃをマスクに用いて、半導体基板１０１に、リンやヒ素等のｎ型不純物を比較的低濃度でイオン注入する。これにより、ゲート電極１０４ａ、１０４ｂ、１０４ｃの両側方下の半導体基板１０１に、ｎ型エクステンション領域１０５が形成される。
【０００６】
次に、図３（ｂ）に示す工程で、ゲート電極１０４ａ、１０４ｂ、１０４ｃを含む半導体基板１０１上の全面に、シリコン酸化膜及びシリコン窒化膜を順次形成する。その後、半導体基板１０１の深さ方向にエッチングレートが高い異方性ドライエッチング法によって、シリコン窒化膜及びシリコン酸化膜を順次エッチングすることにより、ゲート電極１０４ａ、１０４ｂ、１０４ｃの側面上にシリコン酸化膜１０６とシリコン窒化膜１０７からなる積層構造のサイドウォール１０８を形成する。このとき、ゲート電極１０４ａの側面上に形成されたサイドウォール１０８表面と対向するゲート電極１０４ｂの側面上に形成されたサイドウォール１０８表面との距離（以下、ゲート間隔と称す）Ｘは、例えば１００ｎｍに設定されている。その後、ゲート電極１０４ａ、１０４ｂ、１０４ｃ及びサイドウォール１０８をマスクにして、半導体基板１０１に、リンやヒ素等のｎ型不純物を比較的高濃度でイオン注入する。これにより、各サイドウォール１０８の側方下の半導体基板１０１に、ｎ型ソース・ドレイン領域１０９ａ、１０９ｂが形成される。
【０００７】
次に、図３（ｃ）に示す工程で、ゲート電極１０４ａ、１０４ｂ、１０４ｃ及びサイドウォール１０８を含む半導体基板１０１上に、ＮＳＧ（ｎｏｎ−ｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜からなる厚さ１００ｎｍの保護絶縁膜１１０を形成する。その後、保護絶縁膜１１０上に、シリサイド形成領域ＡｒｅａＡに開口を有し非シリサイド形成領域ＡｒｅａＢを覆うレジスト１１１を形成する。
【０００８】
次に、図３（ｄ）に示す工程で、レジスト１１１をマスクにして、保護絶縁膜１１０をフッ酸（ＨＦ）溶液でウェットエッチングする。これにより、シリサイド領域ＡｒｅａＡの保護絶縁膜１１０が除去され、ゲート電極１０４ａ、１０４ｂ及びｎ型ソース・ドレイン領域１０９ａの表面が露出する。
【０００９】
次に、図３（ｅ）に示す工程で、レジスト１１１を除去した後、半導体基板１０１上の全面に、例えばスパッタ法によりＴｉ、Ｎｉ、Ｃｏ等のシリサイド形成用金属膜を形成する。その後、例えばランプアニ−ル装置を用いて熱処理を行うことにより、金属と、それに接触しているシリコンとを反応させる。これにより、シリサイド領域ＡｒｅａＡの半導体基板１０１におけるソース・ドレイン領域１０９ａの上面がシリサイド化されて、シリサイド膜１１２ａが形成される。同時に、シリサイド領域ＡｒｅａＡのゲート電極１０４ａ、１０４ｂの上面がシリサイド化されて、シリサイド膜１１２ｂが形成される。その後、未反応のシリサイド形成用金属膜を除去する。このとき、非シリサイド形成領域ＡｒｅａＢは、保護絶縁膜１１０で覆われているため、非シリサイド形成領域ＡｒｅａＢのソース・ドレイン領域１０９ｂの上面、及び、ゲート電極１０４ｃの上面はシリサイド化されず、シリサイド膜は形成されない。
【００１０】
このように、従来の半導体装置の製造方法では、非シリサイド形成領域ＡｒｅａＢに保護絶縁膜１１０を形成することにより、非シリサイド形成領域ＡｒｅａＢのゲート電極１０４ｃ及びソース・ドレイン領域１０９ｂにシリサイド膜が形成されることを防止している。
【特許文献１】特開平１０−１２５９１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述のような従来の半導体装置の製造方法においては、下記のような不具合がある。
【００１２】
従来の方法では、保護絶縁膜１１０として、フッ酸溶液で選択的に除去できる単層のＮＳＧ膜などのシリコン酸化膜が用いられている。そして、保護絶縁膜１１０の膜厚は、図３（ｃ）の工程で保護絶縁膜１１０を形成してから図３（ｅ）の工程でシリサイド形成用金属膜を形成するまでのバッファエッチや洗浄工程での膜減りを考慮して、例えば１００ｎｍ程度形成する必要がある。このような厚さを有する保護絶縁膜１１０を形成した場合、図３（ｂ）及び図３（ｃ）に示すように、半導体装置の微細化に伴い、ゲート間隔Ｘが狭くなるにつれてゲート電極１０４ａとゲート電極１０４ｂとの間に形成される保護絶縁膜１１０の膜厚ＴｏｘＡが他の領域の膜厚ＴｏｘＢに比べて厚く形成される。このため、図３（ｄ）に示す工程で、保護絶縁膜１１０をウェットエッチングした際に、ゲート電極１０４ａとゲート電極１０４ｂとの間に保護絶縁膜１１０ａが残存するという課題がある。この結果、図３（ｅ）に示すように、残存した保護絶縁膜１１０ａによって、ゲート電極１０４ａとゲート電極１０４ｂとの間のソース・ドレイン領域１０９ａ上にシリサイド膜が形成されないという問題がある。
【００１３】
また、図３（ｄ）に示す工程で、残存する保護絶縁膜１１０ａを完全に除去するために、ウェットエッチングによって長時間のオーバーエッチングをすると、素子分離領域１０２の酸化膜がエッチングされ、リーク電流が増大する等により所望の回路特性が得られないという問題がある。
【００１４】
そこで、特許文献１では、ドライエッチングにより保護絶縁膜をエッチングする方法が提案されている。しかしながら、保護絶縁膜をドライエッチングにより除去した場合、ゲート電極の側面上に保護絶縁膜がサイドウォール状に残存しないようにオーバーエッチングする必要がある。この場合、ドライエッチングのオーバーエッチングによって、ゲート電極の側面上に形成されていたサイドウォールが膜減りする。このため、シリサイド膜がゲート電極近傍まで形成されるため、リーク電流が増大する等により所望の回路特性が得られないという問題が生じる。
【００１５】
そこで、本発明の目的は、非シリサイド形成領域にシリサイド化防止膜を選択的に形成することによって、シリサイド形成領域に所望のシリサイド膜を確実に形成することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の半導体装置は、シリサイド形成領域に形成された第１のＭＩＳトランジスタと非シリサイド形成領域に形成された第２のＭＩＳトランジスタとを有する半導体装置において、第１のＭＩＳトランジスタは、半導体基板上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のゲート電極の側面上に形成された第１のサイドウォールと、半導体基板における第１のサイドウォールの側方下に形成された第１のソース・ドレイン領域と、第１のソース・ドレイン領域上に形成された第１のシリサイド膜とを備え、第２のＭＩＳトランジスタは、半導体基板上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２のゲート電極の側面上に形成された第２のサイドウォールと、半導体基板における第２のサイドウォールの側方下に形成された第２のソース・ドレイン領域と、第２のゲート電極及び前記第２のソース・ドレイン領域の表面に接するように、非シリサイド形成領域に形成された炭素含有絶縁膜とを備えている。
【００１７】
この構成によれば、非シリサイド形成領域に形成された炭素含有絶縁膜が第２のゲート電極及び第２のソース・ドレイン領域に対するシリサイド化防止膜となり、シリサイド形成領域の第１のソース・ドレイン領域上に第１のシリサイド膜を選択的に形成することができる。
【００１８】
上記半導体装置において、第１のゲート電極上に形成された第２のシリサイド膜をさらに備えている。
【００１９】
上記半導体装置において、炭素含有絶縁膜は、ＳｉＯＣ膜であることが望ましい。
【００２０】
本発明の半導体装置の製造方法において、シリサイド形成領域に形成された第１のＭＩＳトランジスタと非シリサイド形成領域に形成された第２のＭＩＳトランジスタとを有する半導体装置の製造方法において、半導体基板におけるシリサイド形成領域に、第１のゲート電極と第１のソース・ドレイン領域を有する第１のＭＩＳトランジスタを形成し、半導体基板における非シリサイド形成領域に、第２のゲート電極と第２のソース・ドレイン領域を有する第２のＭＩＳトランジスタを形成する工程（ａ）と、工程（ａ）の後に、半導体基板上の全面に炭素含有絶縁膜を形成する工程（ｂ）と、シリサイド形成領域の炭素含有絶縁膜にＯ2アッシングを行って、炭素含有絶縁膜から炭素を抜けさせた改質絶縁膜を形成する工程（ｃ）と、シリサイド形成領域の改質絶縁膜を選択的にウェットエッチングして、非シリサイド形成領域に炭素含有絶縁膜を残存させる工程（ｄ）と、工程（ｄ）の後に、第１のソース・ドレイン領域の表面上に選択的に第１のシリサイド膜を形成する（ｅ）とを備えている。
【００２１】
この構成によれば、シリサイド形成領域の炭素含有絶縁膜にＯ2アッシングを行って、炭素含有絶縁膜から炭素を抜けさせた改質絶縁膜を形成することにより、非シリサイド形成領域に炭素含有絶縁膜を残存させたまま、選択的に改質絶縁膜を除去することができる。これにより、非シリサイド形成領域に残存する炭素含有絶縁膜をシリサイド化防止膜として、シリサイド形成領域の第１のソース・ドレイン領域上に第１のシリサイド膜を選択的に形成することができる。
【００２２】
上記半導体装置の製造方法において、工程（ｅ）は、第１のゲート電極の表面上に選択的に第２のシリサイド膜を形成する工程を有することが望ましい。
【００２３】
上記半導体装置の製造方法において、工程（ｃ）は、炭素含有絶縁膜上に保護絶縁膜を形成する工程（ｃ１）と、保護絶縁膜上に、シリサイド形成領域に開口を有し非シリサイド形成領域を覆うレジストを形成する工程（ｃ２）と、レジストをマスクにして、シリサイド形成領域の保護絶縁膜を除去する工程（ｃ３）と、工程（ｃ３）の後に、Ｏ2アッシングを行って、改質絶縁膜を形成するとともにレジストを除去する工程（ｃ４）とを有している。
【００２４】
上記半導体装置の製造方法において、炭素含有絶縁膜は、ＳｉＯＣ膜であることが望ましい。
【発明の効果】
【００２５】
本発明によれば、シリサイド形成領域の炭素含有絶縁膜にＯ2アッシングを行って炭素を抜いた改質絶縁膜にすることによって、シリサイド形成領域の改質絶縁膜を選択的に除去することが可能となり、非シリサイド形成領域に残存する炭素含有絶縁膜をシリサイド化防止膜として用いることにより、所望の回路特性が得られるシリサイド形成領域と非シリサイド形成領域とを有する半導体装置を形成することができる。
【発明を実施するための最良の形態】
【００２６】
本発明の実施形態に係る半導体装置の製造方法について図面を用いて説明する。
【００２７】
図１（ａ）〜図１（ｄ）及び図２（ａ）〜図２（ｄ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。図中において、左半分にシリサイド形成領域ＡｒｅａＡを示し、右半分に非シリサイド形成領域ＡｒｅａＢを示している。
【００２８】
まず、図１（ａ）に示す工程で、シリコンからなるｐ型の半導体基板１に、シリサイド形成領域ＡｒｅａＡと非シリサイド形成領域ＡｒｅａＢとを区画する、トレンチ内にシリコン酸化膜が埋め込まれている素子分離領域２を形成する。その後、シリサイド形成領域ＡｒｅａＡの素子分離領域２に囲まれる半導体基板１からなる素子形成領域上に、ゲート絶縁膜３ａ及びゲート電極４ａからなる第１のゲート部と、ゲート絶縁膜３ｂ及びゲート電極４ｂからなる第２のゲート部を形成するとともに、非シリサイド形成領域ＡｒｅａＢの素子分離領域２に囲まれる半導体基板１からなる素子形成領域上に、ゲート絶縁膜３ｃ及びゲート電極４ｃからなる第３のゲート部を形成する。第１のゲート部と第２のゲート部は、同一の素子形成領域に離間して設けられている。ここで、ゲート絶縁膜３ａ、３ｂ、３ｃはシリコン酸化膜又はシリコン酸窒化膜からなり、ゲート電極４ａ、４ｂ、４ｃはポリシリコン膜又はアモルファスシリコン膜からなる。その後、ゲート電極４ａ、４ｂ、４ｃをマスクにして、半導体基板１に、リンやヒ素等のｎ型不純物を比較的低濃度でイオン注入する。これにより、ゲート電極４ａ、４ｂ、４ｃの両側方下の半導体基板１に、ｎ型エクステンション領域５が形成される。
【００２９】
次に、図１（ｂ）に示す工程で、ゲート電極４ａ、４ｂ、４ｃを含む半導体基板１上の全面に、ＴＥＯＳ膜からなるシリコン酸化膜及びシリコン窒化膜を順次形成する。その後、半導体基板１の深さ方向にエッチングレートが高い異方性ドライエッチング法によって、シリコン窒化膜及びシリコン酸化膜を順次エッチングすることにより、ゲート電極４ａ、４ｂ、４ｃの側面上にシリコン酸化膜６とシリコン窒化膜７からなる積層構造のサイドウォール８を形成する。このとき、ゲート電極４ａの側面上に形成されたサイドウォール８表面と対向するゲート電極４ｂの側面上に形成されたサイドウォール８表面との距離（ゲート間隔）Ｘは、例えば１００ｎｍに設定されている。その後、ゲート電極４ａ、４ｂ、４ｃ及びサイドウォール８をマスクにして、半導体基板１に、リンやヒ素等のｎ型不純物を比較的高濃度でイオン注入する。これにより、シリサイド形成領域ＡｒｅａＡには、半導体基板１におけるサイドウォール８の側方下の領域にｎ型ソース・ドレイン領域９ａが形成され、非シリサイド形成領域ＡｒｅａＢには、半導体基板１におけるサイドウォール８の側方下の領域にｎ型ソース・ドレイン領域９ｂが形成される。
【００３０】
次に、図１（ｃ）に示す工程で、ゲート電極４ａ、４ｂ、４ｃ及びサイドウォール８を含む半導体基板１上に、炭素（Ｃ）を含む厚さ２５ｎｍの炭素含有絶縁膜１５を形成する。この炭素含有絶縁膜１５には、例えばＳｉＯＣ膜のような性質、すなわち１）フッ酸溶液におけるＳｉＯ2膜との選択比が高い（フッ酸溶液でエッチングされない）、２）Ｏ2アッシング処理により炭素が抜けて膜に改質が生じる、３）改質後の膜はフッ酸溶液で容易にエッチングされるという性質を持つ絶縁膜であることが望ましい。
【００３１】
ここで、炭素含有絶縁膜１５の膜厚は、ゲート間隔Ｘのバラツキを考慮して、バラツキによって最小幅となるゲート間隔Ｘの半分未満に設定することが望ましい。これによって、下地形状に対してコンフォーマルな炭素含有絶縁膜１５を形成することができる。具体的には、シリサイド形成領域ＡｒｅａＡの素子形成領域上に形成されている２つのゲート電極において、互いに対面する、ゲート電極４ａの側面とゲート電極４ｂの側面との距離が２００±２０ｎｍで、サイドウォール８の厚みが５０±５ｎｍの場合、ゲート間隔Ｘは１００ｎｍ±３０ｎｍとなる。このとき、炭素含有絶縁膜１５の膜厚は、ゲート電極４ａとゲート電極４ｂとの間隔のバラツキ及びサイドウォール８の厚みのバラツキを考慮して３５ｎｍ未満に設定する（〔（２００−２０）−（５０＋５）×２〕／２＝３５）。そこで、本実施形態では、炭素含有絶縁膜１５の膜厚を２５ｎｍに設定している。なお、炭素含有絶縁膜１５の最小膜厚としては、後工程で形成する保護絶縁膜をウェットエッチングする際のエッチングストッパーとなる膜厚があればよい。
【００３２】
次に、図１（ｄ）に示す工程で、炭素含有絶縁膜１５上の全面に、ＮＳＧ膜からなる厚さ２５ｎｍの保護絶縁膜１０を形成する。この保護絶縁膜１０は炭素含有絶縁膜１５に対してフッ酸溶液によるエッチングレートが速く高い選択比がある。
【００３３】
次に、図２（ａ）に示す工程で、保護絶縁膜１０上に、シリサイド形成領域ＡｒｅａＡに開口を有し非シリサイド形成領域ＡｒｅａＢを覆うレジスト１１を形成する。その後、レジスト１１をマスクにして、保護絶縁膜１０をフッ酸（ＨＦ）溶液で選択的にウェットエッチングする。これにより、シリサイド領域ＡｒｅａＡの保護絶縁膜１０が除去され、シリサイド領域ＡｒｅａＡの炭素含有絶縁膜１５が露出する。このとき、炭素含有絶縁膜１５がエッチングストッパーとして機能するため、シリサイド領域ＡｒｅａＡの保護絶縁膜１０を完全に除去するために長時間のオーバーエッチングを行っても素子分離領域２の絶縁膜がエッチングされることはない。
【００３４】
次に、図２（ｂ）に示す工程で、Ｏ2アッシングを用いてレジスト１１を除去する。このとき、Ｏ2アッシングによりシリサイド領域ＡｒｅａＡに露出している炭素含有絶縁膜１５から炭素が抜けるという改質が生じ、改質絶縁膜１５ａとなる。この改質絶縁膜１５ａは、炭素が抜けたことによりフッ酸溶液によって容易にエッチングされる膜質になっている。
【００３５】
次に、図２（ｃ）に示す工程で、フッ酸溶液を用いたウェットエッチングにより、シリサイド領域ＡｒｅａＡの改質絶縁膜１５ａ及び非シリサイド領域ＡｒｅａＢの保護絶縁膜１０を除去して、シリサイド領域ＡｒｅａＡのゲート電極４ａ、４ｂ及びｎ型ソース・ドレイン領域９ａの表面を露出する。このとき、改質絶縁膜１５ａ及び保護絶縁膜１０は、非シリサイド領域ＡｒｅａＢの炭素含有絶縁膜１５に比べてエッチングレートが速く、高い選択比を持っているので炭素含有絶縁膜１５をエッチングすることなく除去することができる。なお、非シリサイド領域ＡｒｅａＢの保護絶縁膜１０は、必ずしも完全に除去する必要はなく、一部が残存してもよい。
【００３６】
次に、図２（ｄ）に示す工程で、半導体基板１上の全面に、例えばスパッタ法によりＴｉ、Ｎｉ、Ｃｏ等のシリサイド形成用金属膜を形成する。その後、例えばランプアニ−ル装置を用いて熱処理を行うことにより、金属と、それに接触しているシリコンとを反応させる。これにより、シリサイド領域ＡｒｅａＡの半導体基板１におけるソース・ドレイン領域９ａの上面がシリサイド化されて、シリサイド膜１２ａが形成される。同時に、シリサイド領域ＡｒｅａＡのゲート電極４ａ、４ｂの上面がシリサイド化されて、シリサイド膜１２ｂが形成される。その後、未反応のシリサイド形成用金属膜を除去する。このとき、非シリサイド形成領域ＡｒｅａＢは、炭素含有絶縁膜１５で覆われているため、非シリサイド形成領域ＡｒｅａＢのソース・ドレイン領域９ｂの上面、及び、ゲート電極４ｃの上面はシリサイド化されず、シリサイド膜は形成されない。
【００３７】
その後、半導体基板１の上に、層間絶縁膜を形成した後、層間絶縁膜にソース・ドレイン領域に到達するコンタクトプラグを形成し、層間絶縁膜上に各コンタクトプラグに接続する金属配線を形成することにより、シリサイド形成領域と非シリサイド形成領域とを有する半導体装置を得ることができる。
【産業上の利用可能性】
【００３８】
以上説明したように、本発明は、シリサイド形成領域と非シリサイド形成領域とを有する半導体装置等に有用である。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施形態に係る半導体装置の製造工程を示す断面図
【図２】本発明の実施形態に係る半導体装置の製造工程を示す断面図
【図３】従来の半導体装置の製造工程を示す断面図
【符号の説明】
【００４０】
１ 半導体基板
２ 素子分離領域
３ａ ゲート絶縁膜
３ｂ ゲート絶縁膜
３ｃ ゲート絶縁膜
４ａ ゲート電極
４ｂ ゲート電極
４ｃ ゲート電極
５ ｎ型エクステンション領域
６ シリコン酸化膜
７ シリコン窒化膜
８ サイドウォール
９ａ ｎ型ソース・ドレイン領域
９ｂ ｎ型ソース・ドレイン領域
１０ 保護絶縁膜
１１ レジスト
１２ａ シリサイド膜
１２ｂ シリサイド膜
１５ 炭素含有絶縁膜
１５ａ 改質絶縁膜
【特許請求の範囲】
【請求項１】
シリサイド形成領域に形成された第１のＭＩＳトランジスタと非シリサイド形成領域にシリサイド化防止膜を選択的に形成することによって、シリサイド形成領域に所望のシリサイド膜を選択的に形成する。形成領域に形成された第２のＭＩＳトランジスタとを有する半導体装置において、
前記第１のＭＩＳトランジスタは、
半導体基板上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極の側面上に形成された第１のサイドウォールと、
前記半導体基板における前記第１のサイドウォールの側方下に形成された第１のソース・ドレイン領域と、
前記第１のソース・ドレイン領域上に形成された第１のシリサイド膜とを備え、
前記第２のＭＩＳトランジスタは、
前記半導体基板上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のゲート電極の側面上に形成された第２のサイドウォールと、
前記半導体基板における前記第２のサイドウォールの側方下に形成された第２のソース・ドレイン領域と、
前記第２のゲート電極及び前記第２のソース・ドレイン領域の表面に接するように、前記非シリサイド形成領域に形成された炭素含有絶縁膜とを備えていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のゲート電極上に形成された第２のシリサイド膜をさらに備えていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記炭素含有絶縁膜は、ＳｉＯＣ膜であることを特徴とする半導体装置。
【請求項４】
シリサイド形成領域に形成された第１のＭＩＳトランジスタと非シリサイド形成領域に形成された第２のＭＩＳトランジスタとを有する半導体装置の製造方法において、
半導体基板における前記シリサイド形成領域に、第１のゲート電極と第１のソース・ドレイン領域を有する前記第１のＭＩＳトランジスタを形成し、前記半導体基板における前記非シリサイド形成領域に、第２のゲート電極と第２のソース・ドレイン領域を有する前記第２のＭＩＳトランジスタを形成する工程（ａ）と、
前記工程（ａ）の後に、前記半導体基板上の全面に炭素含有絶縁膜を形成する工程（ｂ）と、
前記シリサイド形成領域の前記炭素含有絶縁膜にＯ2アッシングを行って、前記炭素含有絶縁膜から前記炭素を抜けさせた改質絶縁膜を形成する工程（ｃ）と、
前記シリサイド形成領域の前記改質絶縁膜を選択的にウェットエッチングして、前記非シリサイド形成領域に前記炭素含有絶縁膜を残存させる工程（ｄ）と、
前記工程（ｄ）の後に、前記第１のソース・ドレイン領域の表面上に選択的に第１のシリサイド膜を形成する（ｅ）と
を備えていることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記工程（ｅ）は、前記第１のゲート電極の表面上に選択的に第２のシリサイド膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項４又は５に記載の半導体装置の製造方法において、
前記工程（ｃ）は、前記炭素含有絶縁膜上に保護絶縁膜を形成する工程（ｃ１）と、前記保護絶縁膜上に、前記シリサイド形成領域に開口を有し前記非シリサイド形成領域を覆うレジストを形成する工程（ｃ２）と、前記レジストをマスクにして、前記シリサイド形成領域の前記保護絶縁膜を除去する工程（ｃ３）と、前記工程（ｃ３）の後に、前記Ｏ2アッシングを行って、前記改質絶縁膜を形成するとともに前記レジストを除去する工程（ｃ４）とを有していることを特徴とする半導体装置の製造方法。
【請求項７】
請求項４〜６のいずれか１項に記載の半導体装置の製造方法において、
前記炭素含有絶縁膜は、ＳｉＯＣ膜であることを特徴とする半導体装置の製造方法。
【請求項１】
シリサイド形成領域に形成された第１のＭＩＳトランジスタと非シリサイド形成領域にシリサイド化防止膜を選択的に形成することによって、シリサイド形成領域に所望のシリサイド膜を選択的に形成する。形成領域に形成された第２のＭＩＳトランジスタとを有する半導体装置において、
前記第１のＭＩＳトランジスタは、
半導体基板上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極の側面上に形成された第１のサイドウォールと、
前記半導体基板における前記第１のサイドウォールの側方下に形成された第１のソース・ドレイン領域と、
前記第１のソース・ドレイン領域上に形成された第１のシリサイド膜とを備え、
前記第２のＭＩＳトランジスタは、
前記半導体基板上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のゲート電極の側面上に形成された第２のサイドウォールと、
前記半導体基板における前記第２のサイドウォールの側方下に形成された第２のソース・ドレイン領域と、
前記第２のゲート電極及び前記第２のソース・ドレイン領域の表面に接するように、前記非シリサイド形成領域に形成された炭素含有絶縁膜とを備えていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のゲート電極上に形成された第２のシリサイド膜をさらに備えていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記炭素含有絶縁膜は、ＳｉＯＣ膜であることを特徴とする半導体装置。
【請求項４】
シリサイド形成領域に形成された第１のＭＩＳトランジスタと非シリサイド形成領域に形成された第２のＭＩＳトランジスタとを有する半導体装置の製造方法において、
半導体基板における前記シリサイド形成領域に、第１のゲート電極と第１のソース・ドレイン領域を有する前記第１のＭＩＳトランジスタを形成し、前記半導体基板における前記非シリサイド形成領域に、第２のゲート電極と第２のソース・ドレイン領域を有する前記第２のＭＩＳトランジスタを形成する工程（ａ）と、
前記工程（ａ）の後に、前記半導体基板上の全面に炭素含有絶縁膜を形成する工程（ｂ）と、
前記シリサイド形成領域の前記炭素含有絶縁膜にＯ2アッシングを行って、前記炭素含有絶縁膜から前記炭素を抜けさせた改質絶縁膜を形成する工程（ｃ）と、
前記シリサイド形成領域の前記改質絶縁膜を選択的にウェットエッチングして、前記非シリサイド形成領域に前記炭素含有絶縁膜を残存させる工程（ｄ）と、
前記工程（ｄ）の後に、前記第１のソース・ドレイン領域の表面上に選択的に第１のシリサイド膜を形成する（ｅ）と
を備えていることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記工程（ｅ）は、前記第１のゲート電極の表面上に選択的に第２のシリサイド膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項４又は５に記載の半導体装置の製造方法において、
前記工程（ｃ）は、前記炭素含有絶縁膜上に保護絶縁膜を形成する工程（ｃ１）と、前記保護絶縁膜上に、前記シリサイド形成領域に開口を有し前記非シリサイド形成領域を覆うレジストを形成する工程（ｃ２）と、前記レジストをマスクにして、前記シリサイド形成領域の前記保護絶縁膜を除去する工程（ｃ３）と、前記工程（ｃ３）の後に、前記Ｏ2アッシングを行って、前記改質絶縁膜を形成するとともに前記レジストを除去する工程（ｃ４）とを有していることを特徴とする半導体装置の製造方法。
【請求項７】
請求項４〜６のいずれか１項に記載の半導体装置の製造方法において、
前記炭素含有絶縁膜は、ＳｉＯＣ膜であることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２００６−３０３０５８（Ｐ２００６−３０３０５８Ａ）
【公開日】平成１８年１１月２日（２００６．１１．２）
【国際特許分類】
【出願番号】特願２００５−１２０５８０（Ｐ２００５−１２０５８０）
【出願日】平成１７年４月１９日（２００５．４．１９）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成１８年１１月２日（２００６．１１．２）
【国際特許分類】
【出願日】平成１７年４月１９日（２００５．４．１９）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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