トレンチゲート電界効果トランジスタおよびその形成方法
一体的に統合されたトレンチFETおよびショットキーダイオードを含む構造体であって、半導体領域内に伸張するゲートトレンチと、ゲートトレンチの各側面に位置し、実質的に三角形状のソース領域と、隣接するトレンチ間における半導体領域内部に伸長するコンタクト開口と、コンタクト開口を満たし、各ソース領域の傾斜した側壁部の少なくとも一部に沿ってソース領域と電気的に接触し、且つコンタクト開口の底部に沿って半導体領域と電気的に接触し、且つ半導体領域とショットキーコンタクトを形成する導電体層と、を含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はパワー半導体技術に関し、特に蓄積モード(accumulation-mode)およびエンハンスメントモード(enhancement-mode)トレンチゲート電界効果トランジスタ(FET)およびその製造方法に関する。
【背景技術】
【0002】
パワーエレクトロニクス応用機器においてキーとなる構成素子は固体スイッチである。自動車用のイグニッションコントロールから電池式の家庭用電化製品および工業用途における電力変換装置まで、特定用途の要求に好ましく適合するパワースイッチの需要がある。例えばパワーMOSFET(power metal-oxide-semiconductor field effect transistor)、IGBT(insulated-gate bipolar transistor)および様々なタイプのサイリスタを含む半導体スイッチは、これらの要求を満たすべく進化し続けている。パワーMOSFETのケースにおいては、例えば横方向チャンネル(lateral channel)を有する二重拡散型MOS(DMOS)(例えばBlanchardらによる米国特許No. 4,682,405 等)、トレンチゲート構造(Moらによる米国特許No. 6,429,481)、トランジスタドリフト領域におけるチャージバランスに関する様々な技術(例えばTempleによる米国特許No.4,941,026、Chenによる米国特許No. 5,216,275、Neilsonによる米国特許No. 6,081,009)等、多くの他の技術の間でしばしば対立する異なる性能要求に対応するべく進歩してきた。
【0003】
パワースイッチを特徴付ける性能特性としては、オン抵抗、ブレークダウン電圧およびスイッチングスピード等がある。特定用途の要求に応じて、これらの各性能基準における重要項目は異なる。例えば約300-400V以上の耐圧を有するパワーアプリケーションにおいて、IGBTは本質的にパワーMOSFETと比較して低いオン抵抗を示す。しかし、スイッチングスピードはその遅いターンオフ特性によりパワーMOSFETよりも遅い。それゆえ、低オン抵抗が要求される低スイッチング周波数の400V耐圧用途に対しては、IGBTが好ましいスイッチであり、一方、パワーMOSFETは比較的高い周波数用途にしばしば選択されるデバイスである。与えられた用途の周波数要求が使用されるスイッチのタイプを決定付けるとすると、耐圧要求は、特定のスイッチの構造上の構成を決定する。例えば、パワーMOSFETの場合、ドレイン−ソース間のオン抵抗RDONとブレークダウン電圧は比例関係にあるため、トランジスタの耐圧性能を改善する一方、低RDSONを保持するのは難題である。トランジスタのドリフト領域における様々なチャージバランス構造は、この課題に対応するため発展し、異なる程度の成功をもたらしている。
【0004】
2種類の電界効果トランジスタは、蓄積モードFET(accumulation mode FET)とエンハンスメントモードFET(enhancement mode FET)である。従来の蓄積モードFETは、反転チャンネルが形成されないため、チャンネル抵抗は排除され、それ故トランジスタとしての電力対応能力および電力効率を強化されている。さらにPNボディダイオードを有していないので、PNダイオードに起因する同期整流回路におけるロスが低減される。従来の蓄積モードトランジスタの欠点は、十分に高い反転バイアス電圧をサポートするためにドリフト領域にライトドープが必要となることである。しかしながら、ライトドープされたドリフト領域は、オン抵抗の上昇および効率の低下を招く結果となる。同様に、エンハンスメントモードFETにおいては、トランジスタのブレークダウン電圧の改善は、しばしばオン抵抗の上昇という代償を招き、逆もまたしかりである。
【0005】
デバイスの性能パラメータは製造工程によっても影響を受ける。様々な改善された製造技術の進展によりこれらいくつかの課題に対応するための試みがなされている。それが超軽量型の家電機器においても、通信システムにおけるルータ若しくはハブにおいても、様々なパワースイッチアプリケーションはエレクトロニクス産業の発展とともに成長を続けている。それ故パワースイッチは、依然として高い発達可能性を備えた半導体デバイスである。
【0006】
本発明はパワーデバイスおよびその製法の様々な実施形態を提供する。
【発明の開示】
【課題を解決するための手段】
【0007】
本発明は製造方法をはじめパワーデバイスに関する様々な実施例を提供している。概して本発明の1つのアスペクトによれば、ショットキーダイオードが単一のセル内において蓄積モードFET又はエンハンスメントモードFETに統合される。本発明の他のアスペクトによればセルフアライン性をはじめ他の利点や特徴を有する様々なパワートランジスタ構造の製造方法が提供される。
【0008】
本発明の1つの実施例に一致して、一体的に統合された電界効果トランジスタおよびショットキーダイオードは、半導体領域内に伸長するゲートトレンチを含む。ソース領域はゲートトレンチの各側面に位置し実質的に三角形状を呈している。隣接するゲートトレンチ間の半導体領域内部にコンタクト開口が伸長している。導電体層は(a)各ソース領域の傾斜した側壁部の少なくとも一部に沿ってソース領域に電気的に接続し、(b)且つコンタクト開口の底部に沿って半導体領域に接続している。導電体層は半導体領域とショットキーコンタクトを形成している。
【0009】
本発明の他の実施例に一致して、一体的に統合された電界効果トランジスタおよびショットキーダイオードは基板上に延在するエピタキシャル層内部に伸長し且つ終端するゲートトレンチを含む。各ゲートトレンチは、その上部に誘電体材料を有する埋め込みゲートを内部に有する。エピタキシャル層は基板の導電型と同一であるが基板のドーピング濃度よりも低い。ソース領域はゲートトレンチの各側面に位置し、各ソース領域は誘電体材料の上端面よりも下方にその上端面を有する。コンタクト開口が隣接するゲートトレンチの間のエピタキシャル層内部に伸長している。導電体層はコンタクト開口を満たし、ソース領域およびエピタキシャル層に電気的に接続し、シリコン領域とショットキーコンタクトを形成する。エピタキシャル層およびソース領域はシリコンカーバイド、窒化ガリウムおよびガリウムヒ素のいずれか1つを含む。
【0010】
本発明の他の実施例に一致して、一体的に統合されたトレンチFETおよびショットキーダイオードは第1の導電型の半導体領域内部に伸長するゲートトレンチを含み、各ゲートトレンチはその上部に誘電体材料を有するゲートトレンチを内部に有する。第1の導電型のソース領域はゲートトレンチの各側面に位置する。各ソース領域は対応する埋め込みゲートの上部の誘電体材料の上端面に対して凹部形成された上端面を有する。第2の導電型のボディ領域は対応するソース領域と半導体領域の間のゲートトレンチの側壁部の各々に沿って伸長している。コンタクト開口は隣接するトレンチ間の半導体領域内部に伸長している。導電体層はコンタクト開口を満たし、ソース領域、ボディ領域および半導体領域と電気的に接続し、導電体層は半導体領域とショットキーコンタクトを形成する。
【0011】
本発明の他の実施例に一致して、一体的に統合されたトレンチFETおよびショットキーダイオードは半導体領域内部に伸長するゲートトレンチを含み、各ゲートトレンチはその上部に誘電体材料を有するゲートトレンチを内部に有する。半導体ソーススペーサがゲートトレンチの各側面に位置し、隣接する2つのゲートトレンチの各々の間に位置する隣接する半導体ソーススペーサの各ペアはそれらの間にコンタクト開口を形成する。導電体層はコンタクト開口を満たし、半導体ソーススペーサおよび半導体領域に接続し、半導体領域とショットキーコンタクトを形成する。
【0012】
本発明の他の実施例に一致して、一体的に統合されたトレンチFETおよびショットキーダイオードは第1の導電型の半導体領域内部に伸長するゲートトレンチを含む。第1の導電型のソース領域はゲートトレンチの各側面に位置する。シールド電極は各ゲートトレンチの底部に沿って配置され、シールド誘電体層に沿って半導体領域から絶縁されている。ゲートは各トレンチ内のシールド電極上に配置され、ゲートおよびシールド電極はそれらの間に誘電体層を有する。誘電体キャップはゲート上に配置される。導電体層はソース領域および半導体領域に接続し、半導体領域とショットキーコンタクトを形成する。
【0013】
本発明のこれらのおよび他のアスペクトは以下において添付図面とともにより詳細に説明される。
【発明を実施するための形態】
【0014】
この出願は、2005年4月6日に出願された米国仮出願No.60/669,063の利益を要求し、その全ての内容を本願に援用するものとする。以下の特許出願は本願に援用されるものとする。2004年7月15日に出願された米国仮出願No.60/588,845、2004年12月29日に出願された米国出願No.11/026,276、および2001年4月27日(公開No.US2002/0008284)に出願された米国出願No.09/844,347
パワースイッチは、パワーMOSFET、IGBT、種々のタイプのサイリスタ等のうちのいずれか1つによって構成することができる。ここに提起された多くの新規技術は、本発明の趣旨の実例としてパワーMOSFTとの関連で説明されている。しかしながら、ここに記載された本発明の様々な実施例はパワーMOSFETに限定されるものではなく、例えばIGBTや他のタイプのバイポーラスイッチ等を含む多くの他のタイプのパワースイッチ技術に適用することが可能であることが理解されるべきである。さらに、説明の理解のために本発明の種々の実施例は、明確なP型およびN型領域を含んで示されている。ここに記載された教示は、各領域の導電性が反転されたデバイスに同様に適用できることが当業者によって理解される。
【0015】
図1は、本発明の典型的な実施例である単一セル内にショットキーダイオードが最適に一体形成されたトレンチゲート蓄積型電界効果トランジスタ(trenched-gate accumulation field effect transistor)の簡略化された断面図である。低濃度n型エピタキシャル層104は、高濃度n型基板102上に延在し、且つこれと接合している。ゲートトレンチ106は、エピタキシャル層104内部に伸長し、且つ終端している。各トレンチゲート106は、その側壁部及び底部に沿って誘電体108に内部を覆われており、埋め込みゲート110および埋め込みゲート110の頂上に形成されている絶縁体112を含む。三角形状に形成されたn型導電性のソース領域114は、各トレンチ106の側部両側に位置する。ソース領域114は垂直面に沿ってポリシリコンゲート110とオーバーラップする。このオーバーラップは高耐圧FETの如きアプリケーションには不要である。オーバーラップをなくすことがトランジスタのオン抵抗Rdsonへの影響を最小限する。ゲート−ソース間オーバーラップの欠如は低耐圧トランジスタにおいてはRdsonにさらなる影響を与える。低耐圧トランジスタにおいては、オーバーラップの存在が好都合となる。
【0016】
ソース領域114を含むエピタキシャル層104のリセス部は丸みを帯びた底部を有するV字型のコンタクト開口118を形成している。ショットキーバリアメタル120は、構造体表面上に広がり、ソース領域114の側壁部の傾斜に沿ってソース領域にコンタクトを形成するようにコンタクト開口11を満たしている。そして、ショットキーバリアメタル120は、リセス部の内部においてエピタキシャル層104に接続している。ソース領域114は高濃度であり、エピタキシャル層104は低濃度であるため、表面の導電体層120はソース領域114との間ではオーミック接続を形成し、エピタキシャル層104との間ではショットキー接続を形成する。一例として、ショットキーバリアメタル120はチタンを含んでいてもよい。基板102に接続する裏面側の導電体層122は例えばアルミニウム(又はチタン)を含んでいてもよい。
【0017】
エンハンスメントモードトランジスタと異なり、図1の構造体100に示す如き蓄積モードトランジスタ(accumulation-mode transistor)は、遮断ウェル(blocking well)(本実施例の場合P型)又は導電チャンネルが形成されるボディ領域を内部に有していない。その代わりにトレンチの側壁部に沿ってエピタキシャル層104内に蓄積層(accumulation layer)が形成されたときに導電チャンネルが形成される。構造体100におけるトランジスタは、チャンネル領域のドーピング濃度およびゲート110のドーピングタイプに応じてノーマリオン又はノーマリオフとなる。チャンネル領域が全体的に空乏化または軽度に反転するとターンオフとなる。また、反転チャンネルが形成されないためチャンネル抵抗が排除され、それ故トランジスタの電力対応能力および効率が向上される。更に、pnボディダイオードも形成されないため、pnダイオードに起因する同期整流回路におけるロスが排除される。
【0018】
図1に示す実施例では、構造体100におけるFETは、縦型トレンチゲート蓄積型FETであり、表面の導電体層120がソース配線を形成し、裏面の導電体層122がドレイン配線を形成している。他の実施例では、基板102がP型であり、その結果、蓄積型IGBTが形成される。
【0019】
図2A〜2Iは、本発明の典型的な実施例である図1の一体化されたFET−ショットキーダイオード構造100を形成するためのプロセスステップを示す簡略化された断面図である。図2Aにおいて下方のエピタキシャル層204および上方のエピタキシャル層205は従来の製法を使用してn型基板202上に順次形成される。代替として、エピタキシャル層204、205を含む初期ウエハ材料を用いることとしてもよい。上方のエピタキシャル層205は、下方のエピタキシャル層204よりも高いドーピング濃度を有している。図2Bにおいて、マスク(図示せず)が位置決めおよびシリコンエッチに使用され、上方のエピタキシャル層205を貫通するように伸長し且つ下方のエピタキシャル層204内で終端しているトレンチ206が公知の製法で形成される。トレンチ形成においては従来のドライエッチまたはウェットエッチを使用することができる。図2Cにおいて、トレンチ206の側壁および底部が例えば酸化膜等からなる誘電体層208に覆われるように誘電体層208が構造体上に成長または堆積される。
【0020】
その後、図2Dに示すように、ポリシリコン209の層が従来の製法によりトレンチ206を充填するように堆積される。ポリシリコン層209は、所望のゲートドーピングタイプおよび濃度を得るためにその場ドープで形成されることとしてもよい。図2Eに示すように、ポリシリコン層209は、従来製法によりエッチバックされ、トレンチ206内に凹部形成され、埋め込みゲート210を形成する。埋め込みゲート210は、垂直面に沿って上方のエピタキシャル層205とオーバーラップしている。上記したように、目的のアプリケーションおよび設計目標に応じて埋め込みゲート210は、上方のエピタキシャル層205とオーバーラップさせる必要はない。(すなわち、工程手順および最終構造はこのオーバーラップによって制限される必要はない。)他の実施例においてはゲート210をポリシリコンカーバイド又は金属を含んでいてもよい。
【0021】
図2Fに示すように、例えば酸化膜等からなる誘電体層211が構造体上に形成され、その後、従来の製法によって平坦化される。図2Gに示すように、平坦化された誘電体層211(活性領域内部の)の全面的なエッチングが少なくともデバイスの活性領域内において行われ、上方のエピタキシャル層205の表面領域を露出させつつ、誘電体層211の部位212を埋め込みゲート210の上部に残す。図2Hに示すように従来の製法により全面的な角度をつけたシリコンエッチ(例えば活性領域におけるドライエッチ)が少なくとも活性領域内において行われ、丸みを帯びた底部を有するV字型のコンタクト開口218が形成される。コンタクト開口218は、上方のエピタキシャル層205を完全に貫通するように伸長し、その結果、隣接する2つのトレンチ間には2つのソース領域214が形成される。コンタクト開口218は、下方のエピタキシャル層204の上方部分まで伸長し終端している。
【0022】
図2Iに示すように、表面の導電体層220が従来の製法により形成される。表面の導電体層220はショットキーバリアメタルを構成する。図示するように、表面の導電体層220はコンタクト開口218を満たし、ソース領域214の傾斜した側壁部に沿ってソース領域214と接触し、コンタクト開口218の底部に沿って下方のエピタキシャル層204と接触する。ソース領域214は高濃度であり、下方のエピタキシャル層204は低濃度であるため、表面の導電体層220はソース領域とオーミックコンタクトを形成し、下方のエピタキシャル層204とショットキーコンタクトを形成する。図示するように、ソース領域およびショットキーコンタクトはトレンチ206に対してセルフアラインされる。
【0023】
図3A〜3Eは、本発明の他の典型的な実施例である代替のプロセスステップを示す簡略化された断面図であり、図2G〜2Iによって示されたプロセスステップの後半部分を示している。従って、本実施例においては図2A〜2Gによって示されたものと同一の工程は、図3Bによって示されるステップにつながる(図3Aによって示されるステップは図2Gに示されるステップと同一である)。図3Bに示すように、上方のエピタキシャル層305は、エッチバックされ、その後の誘電体スペーサ316の形成に十分に適合させるために誘電体312の上方側壁部を露出させる。一例として、2番目のエピタキシャル層305は0.05〜0.5umの範囲でエッチバックされる。図3Cに示すように、露出した誘電体312の上方側壁部に隣接してスペーサ316が従来の製法により形成される。スペーサ316は誘電体312とは異なる誘電体材料からなる。例えば、誘電体312が酸化物からなる場合、スペーサ316は窒化物からなることとしてもよい。
【0024】
図3D示すように、上方のエピタキシャル層305の表面の露出部分はエピタキシャル層305を完全に貫通するように凹部が形成され、その結果、下方のエピタキシャル層304内部に伸長するコンタクト開口318を形成する。上方のエピタキシャル層305を完全に貫通するように凹部形成することにより、上方のエピタキシャル層の一部分314のみが残存したスペーサ316の直下に残る。部位314はトランジスタのソース領域を形成する。図示するように、コンタクト開口318、ひいてはソース領域314は、トレンチ306に対してセルフアラインされる。図3Eに示すように、表面の導電体層320および底面の導電体層322が従来の製法により形成される。導電体層320はショットキーバリアメタルを構成する。図示するように、表面の導電体層320は、コンタクト開口318を満たし、ソース領域314の側壁部に沿ってソース領域とコンタクトし、且つ下方のエピタキシャル層304の凹部と接続する。ソース領域314は高濃度であり、下方のエピタキシャル領域304は低濃度であるため、表面の導電体層320はソース領域314とオーミックコンタクトを形成し、下方のエピタキシャル層304とショットキーコンタクトを形成する。
【0025】
図3EEに示される代替の実施例においては、表面の導電体層を形成する前に、誘電体スペーサ316が除去され、その結果ソース領域314の上部表面が露出する。表面の導電体層321は、ソース領域314の上面および側壁部に沿ってコンタクトを形成する。従って、ソースコンタクト抵抗は減少する。上記した多様な実施例の代替のバリエーションにおいては、公知技術を使用してゲートを形成する前に各トレンチ底部に沿って厚底の誘電体を形成する。この厚底の誘電体はミラー容量を低減させる。
【0026】
ここに記載された種々の実施例から明らかなように、ショットキーダイオードがFETの繰り返し配列されている単一セルに最適に一体化されている。また、ショットキーコンタクトおよびソース領域はトレンチに対してセルフアラインされる。さらに、ショットキーコンタクトは低オン抵抗Rdsonひいてはオン状態での低ロスおよびトランジスタの逆回復特性の改善をもたらす。また、セル間隔を狭くすることなく良好な阻止能力が得られる。
【0027】
図2A〜2Iおよび図3A〜3Eによって示される典型的な製造工程においては、拡散または注入は使用されない。これらの製造工程は従来の結晶質のシリコン材料に使用することができるほか、拡散、注入およびドーパントの活性化を実施およびコントロールするのが困難であるシリコンカーバイド(SiC)、窒化ガリウム(GaN)、ガリウムヒ素(GaAs)といった他のタイプの材料の使用に特に適している。そのような実施例においては、基板、上方および下方のエピタキシャル層のみならずトランジスタの他の領域はSiC、GaN、又はGaAsのいずれかによって構成し得る。さらに、従来のシリコンカーバイド基板のエンハンスメント型FETにおいては、オン抵抗に対する反転チャンネルの影響は特に高い。対照的に図2Iおよび図3Eに示される蓄積型トランジスタのシリコンカーバイドの実施例においては蓄積チャンネルのオン抵抗に対する影響は十分に低い。
【0028】
図4は、本発明の他の実施例の断面図を示している。図4に示すように、シールド電極424がゲート410の下方に形成されている。シールド電極424は、シールド誘電体425によって下方のエピタキシャル層404から絶縁されており且つ内部誘電体電極427によって上方のゲート410から絶縁されている。シールド電極424は、ミラー容量がごく僅かになるように低減させるのを補助し、これにより、トランジスタのスイッチングロスを大幅に低減させる。図4には図示していないが、シールド電極424は、設計および性能要求に応じてソース領域414又はグランド電位又はその他の電位に電気的に接続される。必要に応じて互いに同電位若しくは異なる電位にバイアスされた1つ以上のシールド電極がゲート410の各々の下方に形成されていてもよい。このようなシールド電極を形成するための1つ以上の方法は、上記の同一出願人による出願番号11/026,276において開示されている。また出願番号11/026,276に開示された他のチャージバランス構造は、デバイスの性能特性のさらなる改善のためにここに開示された種々の実施例と組み合わせることとしてもよい。
【0029】
従来のシリコンカーバイドベースのトレンチゲートトランジスタの制限は、ゲート酸化膜の低ブレークダウン電圧である。本発明に従って、この問題はショットキーコンタクト凹部をより深く伸長させることにより対応できる。例えば、ゲートトレンチの深さの2分の1より深く伸長させる。図5は、典型的な実施例であり、ショットキーコンタクト凹部がおおよそゲートトレンチ506と同じ深さにまで伸長している。深いショットキーコンタクトは、高電界からゲート酸化膜508をシールドする役割を持ち、その結果、ゲート酸化膜のブレークダウンを改善する。このことは図7Aに示されている。図7Aは、2つのSiCベースの蓄積型FETのシミュレーション結果であり、一方はより深いショットキーコンタクト凹部を有する。浅いショットキーコンタクト凹部を有するトランジスタにおいてトレンチの底部に沿って発生していた電界線(右図)は、より深いショットキーコンタクト凹部を有するトランジスタの場合において解消されている(左図)。右図におけるゲートトレンチの下方の電界線は、底部から上部までの電界増加を反映する。最下部の電界線は最大電界に相当し、最上部の電界線は最低電界に相当する。
【0030】
深いショットキーコンタクト凹部にさらなる利点は、阻止状態におけるトランジスタのリークを低減できることである。このことは、図7Bに示すシミュレーション結果においてより明確に示されている。図7Bは、ドレイン電流対ドレイン電圧特性を深いショットキーコンタクト凹部と浅いコンタクト凹部についてプロットしたものである。図示するように、浅いコンタクト凹部の場合にはドレイン電圧が0Vから200Vまで増加するのに伴ってドレイン電流が連続的に上昇するのに対し、深いショットキーコンタクト凹部の場合にはドレイン電流はフラットのままである。故に、エピタキシャル層504内部おいてショットキーコンタクト凹部をより深く形成することによりゲート酸化膜のブレークダウン電圧を高くできるだけでなく、トランジスタの実質的なリーク電流の低減が達成される。
【0031】
深いショットキーコンタクト凹部の構造(例えば図5に示す)は、シリコンカーバイドベースのトランジスタに特に適している。なぜなら、ゲートトレンチはシリコンベースのトランジスタと比較してエピタキシャル層内に深く伸長させる必要がないからである。このことは、位置決めおよびエッチングが比較的容易な浅いショットキーコンタクト凹部の形成を許容する。しかしながら、ゲート酸化膜のブレークダウンおよびトランジスタのリークに関する同様の改善がSiC、GaNおよびGaAs等の他の種類の材料を使用した同様の構造体によってもたらされる。
【0032】
図6は、図5の構造における蓄積型FETの変形例であるエンハンスメント型FETを示している。図6に示すように、P型のボディ領域613が対応するソース領域614の直下においてトレンチの側壁部に沿って伸長している。図示するように深いコンタクト開口606がボディ領域613の底面より下方まで伸長し、表面導電体層620とn型エピタキシャル層604との間でショットキーコンタクトが形成されるようになっている。従来のMOSFETと同様、図6に示すMOSFETがオン状態にあるときには、電流はボディ領域613内の各トレンチの側壁部に沿って伸長しているチャンネルを流れる。図6の実施例の変形例においては、スペーサ616が除去され、表面導電体層620がソース領域614の上部表面に沿ってソース領域614に接続する。
【0033】
図8は、本発明の典型的な他の実施例である単一のセル内においてショットキーダイオードと最適に一体化されたスペーサソース領域を有する蓄積モードFET(accumulation mode FET)の断面図を示している。n型エピタキシャル層1104はn型基板1102上に延在し、且つ接合されている。ゲートトレンチ1106はエピタキシャル層1104内にまで伸長し、且つ終端している。各ゲートトレンチ1106は、その側壁部および底部に沿った誘電体層108に表面を覆われている。各ゲートトレンチ1106はゲート1110とゲート1110上部の絶縁体材料1112とを含む。n型のスペーサソース領域1114は例えばn型ポリシリコンからなり、エピタキシャル層1104の上部であってトレンチ1106の各側面に位置する。
【0034】
スペーサソース領域1114は、コンタクト開口1118を形成し、このコンタクト開口1118を介して表面導電体層1120がエピタキシャル層1104およびソース領域1114の両方に電気的に接続する。表面導電体層1120はショットキーバリアメタルを構成する。エピタキシャル層1104は低濃度であるため、表面導電体層1120はエピタキシャル層1104とショットキーコンタクトを形成する。
【0035】
先の実施例のように構造体1100における蓄積型トランジスタ(accumulation-mode transistor)は、導電チャンネルをその内部に形成する遮断ウェル(blocking well)(本実施例の場合P型)やボディ領域を含んでいない。その代わりトレンチの側壁部に沿ってエピタキシャル層1104内に蓄積層(accumulation layer)が形成されたときに導電チャンネルが形成される。構造体1100のFETは、チャンネル領域のドーピング濃度およびゲート1110のドーピングタイプに応じてノーマリオン又はノーマリオフとなる。チャンネル領域が全体的に空乏化および軽度に反転するとターンオフとなる。また、反転チャンネルが形成されないため、チャンネル抵抗は排除され、その結果トランジスタの電力対応能力および電力効率が改善する。さらに、pnボディダイオードを有していないため、pnダイオードに起因する同期整流回路におけるロスが排除される。
【0036】
図8に示す実施例において、構造体1100におけるFETはソース配線を形成する表面導電体層(1120)およびドレイン配線を形成する底面導電体層(図示せず)を含む縦型のトレンチゲート蓄積型MOSFETである。他の実施例においては、基板1102をP型とし、蓄積型IGBTを形成することとしてもよい。
【0037】
図9A〜9H、9I-1および9J-1は、本発明の実施例である図8における一体化されたFET/ショットキーダイオード構造1100を形成するためのプロセスステップを示す断面図である。図9Aに示すように、n型エピタキシャル層1204が従来の製法によりn型基板1202上に形成される。他の方法として、エピタキシャル層1204を含む初期ウエハを使用してもよい。図9Bに示すように、マスク(図示せず)を使用して位置決めおよびシリコンエッチして従来の製法によりトレンチ1206を形成する。トレンチ形成においては従来のドライエッチ又はウェットエッチを使用することができる。トレンチ1206はエピタキシャル層1204内にまで伸長し終端している。図9Cに示すように、例えば酸化膜等からなる誘電体層1208がトレンチ1206の側壁および底部表面を覆うように構造体の上に成長または堆積される。
【0038】
図9Dに示すようにポリシリコン1209の層が従来の製法により堆積され、トレンチ1206を充填する。ポリシリコン層1209は、所望のゲートドーピングタイプおよび濃度を得るためにその場ドープしてもよい。図9Eに示すように、ポリシリコン層1209は、従来製法によりエッチバックされ、トレンチ1206内に埋め込まれ、埋め込みゲート1210を形成する。
【0039】
図9Fに示すように、例えば酸化物等からなる誘電体層1211が構造体上に形成された後、従来の製法により平坦化される。図9Gに示すように、平坦化された誘電体層1211(少なくとも活性領域内)の全面的なエッチングが行われ、エピタキシャル層1204の表面領域を露出させる一方誘電体層1211の一部1212をゲート1210の上部に残す。図9Hに示すように、エピタキシャル層1204はエッチバックされ、その後のソーススペーサ1214の形成に十分に適合させるために誘電体材料1212の側壁部を露出させる。図9I-1に示すように例えばポリシリコンからなる導電体層が堆積された後エッチバックされ、露出した誘電体材料1212の側壁部に隣接する高濃度ソーススペーサ1214を形成する。ここでポリシリコンはソーススペーサ1214の形成するために使用されるところ、ポリシリコンは高濃度ソーススペーサを得るためにその場ドープされることとしてもよい。図9J-2に示すように、表面導電体層1220が従来の製法により形成される。導電体層1220は、ショットキーバリアメタルを構成する。一例として、導電体層1220はチタンからなる。図示するように、ソーススペーサ1214はコンタクト開口1218を形成し、これを介して表面導電体層1220がエピタキシャル層1204に接続する。導電体層1220はソーススペーサ1214にも接触している。ソーススペーサ1214は高濃度であり、エピタキシャル層1204は低濃度であるため、表面導電体層1220は、ソーススペーサ1214とオーミックコンタクトを形成し、エピタキシャル層1204とショットキーコンタクトを形成する。
【0040】
図9I-2および9J-2は、図9I-1および図9J-1に示されたステップの代替のプロセスステップを示す断面図であり、結果として、図8に示された構造体の変形例である。ポリシリコンエッチがエピタキシャル層1204が露出した時点で停止される図9I-1に示されたステップと比較して、図9I-2に示すステップにおいては、ポリシリコンエッチが継続され、ソーススペーサの間の露出したエピタキシャル層に凹部を形成する。図示するように、追加的なエッチングにより、図9I-2におけるソーススペーサ1215は図9I-1におけるソーススペーサ1214よりも小さくなる。図9J-2に示すように、表面導電体層1221が従来の製法により構造体の上に形成される。表面導電体層1221は、ソーススペーサ1215とオーミックコンタクトを形成し、領域1219においてエピタキシャル層1204とショットキーコンタクトを形成する。
【0041】
図示するように、ショットキーコンタクトおよびソーススペーサはトレンチ1406に対してセルフアラインされる。さらに、ショットキーコンタクトは低オン抵抗Rdsonをもたらし、その結果、オン状態におけるロスの低下、そしてトランジスタの逆回復特性の改善をももたらす。また、セル間隔を狭くすることなく良好な阻止能力が得られる。それに加え、図7の図解に関連して図9I-2および図9J-2に示される実施例における埋め込みショットキーコンタクトの更なる利点は、遮断状態におけるトランジスタリークの低減である。また、ポリシリコンソーススペーサは従来の拡散ソース領域よりも小さい領域しか消費しない。このことは、より広いショットキーコンタクトエリアをもたらすという有利な結果となる。
【0042】
図10は、シールド電極1324がゲート1310下方に形成された図8に示す実施例の変形例を示す断面図である。シールド電極1324は、ミラー容量がごく僅かになるように低減させるのを補助し、これにより、トランジスタのスイッチングロスを大幅に低減させる。シールド電極1324は、設計および性能要求に応じてソーススペーサと同電位又はグランド電位又はその他の電位に電気的にバイアスされる。必要に応じて互いに同電位若しくは異なる電位にバイアスされた1つ以上のシールド電極がゲート1310の各々の下方に形成されていてもよい。このようなシールド電極を形成するための1つ以上の方法は、上記の同一出願人による出願番号11/026,276において開示されている。
【0043】
埋め込みショットキーコンタクトの適用およびシールド電極の適用による利点は、図11および図12の2つの例によって示されるように単一構造においてこれらを組み合わせることによって実現し得る。図11は、ポリシリコンソーススペーサ1415を有する蓄積モードFETにおける埋め込みショットキーコンタクトおよびシールド電極の適用を示している。図12は、従来の拡散法により形成されたソース領域1517を有する蓄積モードFETにおける埋め込みショットキーコンタクトおよびシールド電極の適用を示している。図13は、P型領域1623を導入することにより修正されたショットキー領域を有する図11の実施例の変形例を示している。P型領域1623は表面の導電体層1620を形成する前にショットキー領域においてp型ドーパントを注入することにより形成されることとしてもよい。その結果、広く知られている複合型P-i-Nショットキー(MPS)構造が隣接するトレンチの間の領域に形成される。実質的に遮断ジャンクションが蓄積型トランジスタ内に導入される。当該技術分野において周知のように、MPS構造は遮断状態におけるトランジスタのリークを低減させる。
【0044】
図14は、図1における構造体を使用したシミュレーション結果を示している。MEDICIデバイスシミュレータが使用された。図14は、ドレイン電流対ドレイン電圧特性がプロットされた左図およびゲート電圧対ゲートチャージ電荷特性がプロットされた右図を含んでいる。左側のプロットは1 x 10-14 Amperes/μmという低いリーク電流および35V以上というBVDSSがもたらされていることを示し、右側のプロットはシールド電極がミラー容量の排除に寄与していることを示している。
【0045】
図9A〜9H、9I-1、9J-1、9I-2および9J-2によって示される典型的なプロセスシーケンスおよび図10、図11における典型的なトランジスタ構造においては拡散および注入処理は使用されない。一方、これらのプロセスシーケンスは従来の結晶質のシリコン材料に使用することができるほか、拡散、注入およびドーパントの活性化を実施およびコントロールするのが困難であるシリコンカーバイド(SiC)、窒化ガリウム(GaN)、ガリウムヒ素(GaAs)といった他のタイプの材料の使用に特に適している。そのような実施例においては、基板、基板上のエピタキシャル層、ソース領域およびトランジスタの他の領域はSiC、GaN、又はGaAsのいずれかによって構成し得る。さらに、従来のシリコンカーバイドベースのエンハンスメントモードFETにおいては反転チャンネルのオン抵抗に対する影響は特に高い。対照的に図9J-1、図9J-2、図10、および図11に示される蓄積型トランジスタのシリコンカーバイドの実施例においては蓄積チャンネルのオン抵抗に対する影響は十分に低い。
【0046】
上記した実施例は、主に蓄積モードFETへの適用について説明されたが、上記した特徴および利点はエンハンスメントモードFETにおいても実現し得る。例えば、図2A〜2I及び図3A〜3Eに示されたプロセスシーケンスは上方のエピタキシャル領域205を形成する前に、下方のエピタキシャル層204内にp型ウェル領域を形成することによって変更することができる。図9A〜9H、91-1、9J-1および図9A〜9H、91-2および9J-2に示されるプロセスシーケンスもまたソーススペーサ1214および1215を形成する前にエピタキシャル層1204内にp型ウェル領域を形成することによって変更することができる。ショットキーダイオードと一体化されたエンハンスメントモードFETを得るために、先に述べた構造およびプロセスシーケンスの実施例を変更する他の多くの方法は、この開示を参酌した当業者にとっては明白である。
【0047】
図15A〜15Hは、本発明の他の実施例であるトレンチゲートFETを形成するためのプロセスステップを示す簡略された断面図である。図15Aに示すように、低濃度p型ボディ領域1704が従来の注入法およびドライブ法によってn型領域1702内に形成される。一例として、n型領域1702はその上により低濃度でドープされたn型エピタキシャル領域が形成されている高濃度の基板領域によって構成される。このような実施例においては、ボディ領域1704はn型エピタキシャル層内に形成される。
【0048】
図15Bに示すように、下方誘電体層1706、中間誘電体層1708および上方誘電体層1710からなる誘電体スタックがボディ領域1704上に形成される。中間誘電体層は、上方誘電体材料とは異なる誘電体材料であることが要求される。一例として、誘電体スタックは、酸化膜−窒化膜−酸化膜により構成される。図示するように、中間誘電体層1708の厚さは製造工程の後のステップにおいてゲート上に形成される誘電体キャップ1720(図15D)の厚さに影響を与える。そのため、注意深く選択しなければならない。製造工程の後のステップにおける下方誘電体層1706の除去の間に起る誘電体層1720の厚みの減少を最小限にするために下方誘電体層1706は比較的薄い。図示するように誘電体スタックは、パターニングされエッチングされて開口1712が位置決めされる。開口1712を介してゲートトレンチが後に形成される。
【0049】
図15Cに示すように、従来のシリコンエッチが行われ、ボディ領域1704を貫通し、n型領域1702内で終端するトレンチ1703が形成される。トレンチの側壁部および底部の表面を覆うゲート絶縁層1714が形成され、これに続いて従来の製法によりポリシリコン層1716が堆積される。図15Dに示すように、ポリシリコン層1716がトレンチ内に埋め込まれ、ゲート1718を形成する。誘電体層が構造体の上部に形成され、その後、誘電体キャップ1720がゲート1718の真上に残るようにエッチバックされる。窒化物層1708は、誘電体層のエッチバックの際にエッチストッパー又はエッチストップ検出層としての機能を果たす。図15Eに示すように、窒化物層1708は従来の製法により選択的に除去されて誘電体キャップ1720の側壁部が露出する。その結果、下方の酸化物層1706はボディ領域1704上に残り、誘電体キャップ1720もゲート1718上に原型を保ったまま残る。
【0050】
図15Fに示すように、デバイスの活性領域において全面的なソース注入が行われ、トレンチ1703の両側上部のボディ領域1704内に高濃度n型領域1722が形成される。その後、誘電体スペーサ1724(例えば酸化物からなる)が従来の製法により誘電体キャップ1720の露出した側壁部に沿って形成される。注入されたドーパントの活性化およびドライブインがこのプロセスシーケンスの段階又は後の段階で行われる。図15Gに示すように、シリコンエッチが行われ、n型領域1722の露出した表面にn型領域1722を完全に貫通してボディ領域1704に至る凹部を形成する。n型領域1722の部分1726はスペーサ1724の直下に残り、デバイスのソース領域を形成する。その後、高濃度のボディ領域1728が凹部領域内に形成される。一例として、高濃度ボディ領域1728は、従来のシリコンエピタキシャル成長を使用して、エッチングされたシリコンにp+型シリコンを充填することにより形成される。これにより高濃度ボディ領域1728およびソース領域1726はトレンチ1703に対してセルフアラインされる。
【0051】
図15Hに示すように、誘電体キャップ1720およびスペーサ1724は部分的にエッチバックされ、ソース領域1726の表面エリアを露出させる。エッチングの後、ドーム型の誘電体1703がゲート1718上に残る。その後、表面導電体層1732がソース領域1726および高濃度ボディ領域1728に接続するように形成される。ドーム型の誘電体1730は、ゲート1718を表面導電体層1732から電気的に絶縁する役割を果たす。一例として、n型領域1702は、その下に広がる高濃度n型基板(図示せず)を有する低濃度のエピタキシャル層である。本実施例においては、裏面側の導電体層(図示せず)が基板に接触して形成される。裏面側の導電体層はデバイスのドレイン端子を形成する。セルフアラインされたソースおよび高濃度ボディ領域を有するトレンチゲートFETはこのようにして形成される。
【0052】
代替の実施例においては、厚い誘電体層(例えば酸化物からなる)がゲート1703を形成する前にトレンチ103の底部に沿って形成される。厚底の誘電体は、ゲート絶縁膜1714よりも厚く、ゲート−ドレイン間のキャパシタンスを低減させる役割を果たす。その結果、デバイスのスイッチングスピードが改善される。さらなる他の実施例においては、図4および図10〜13に示すものと同様にシールド電極がゲート1718の下方に形成される。
【0053】
図15A〜図15Hに示されるプロセスシーケンスのさらなる他の変形例においては、図15Fに該当するステップの後、露出したシリコン表面には凹部が形成されず、その代わり、高濃度のボディ注入およびドライブイン工程が行われ、n型領域1722を貫通し、ボディ領域1704に至る高濃度ボディ領域が形成される。ドライブイン工程の際の横方向拡散によって誘電体スペーサ1724の下に高濃度ボディ領域1728が広がることを除き図15と同様の断面図が得られる。誘電体スペーサ1724は、n型領域1722が高濃度ボディ領域の横方向拡散の際に全体的に浸食されないことを保証するのに十分な幅が要求される。これは厚い中間誘電体層1708を選択することにより達成できる。
【0054】
図15Aから図15Hにおいて図解したようにセルフアラインされたソースおよびボディ領域を得るための誘電体スタックを使用する製法は、ここに開示した多くの製造工程の実施例において同様に実施できる。例えば、図3Aから図3Eに示される製造工程の実施例において、図3A、3Bに該当するステップはセルフアラインされたソース領域およびショットキーコンタクトを得るために以下に示すように図15Bから図15Eによって示される製造工程に置き換えることができる。
【0055】
図3Aのトレンチ306を形成するために使用されるマスクは、3層の誘電体層からなる誘電体スタックに置き換えられる。誘電体スタックはトレンチ形成位置に開口を形成するためにパターニングおよびエッチングが施される(図15Bおよび図15Cと同様に)。図3BにおいてONO合成膜の開口は誘電体キャップで満たされ(図15Dにおける誘電体キャップ1720と同様に)、その後、ONO合成膜の最上部の酸化膜および中間の窒化膜は除去され、誘電体キャップの側壁部が露出する(図15Eと同様に)。図3Cから図3Eによって示される残りの製造工程については変更はない。図3Bにおいて実施されるn+エピ層305のエッチングはもはや必要ではなく、より薄いエピタキシャル層305が使用される。
【0056】
誘電体スタックを使用する製法は、上記したものと同様の方法で図9B〜9に該当する製造工程を図15B〜15Eに示される製造工程に置き換えることによって図9A〜9Jに示される製造工程の実施例においても実施することができる。
【0057】
図16は、本発明の実施例である(表面メタルの形成前において)非平面の上端面を有するpチャンネルトレンチゲートFETの簡略化された等角投影図である。本発明はpチャンネルFETに限定されない。当業者であればこの開示に基づいてnチャンネルFET又は他のタイプのパワートランジスタについて本発明を実施するための方法を理解するであろう。図16においては、下方の領域を明らかにするために表面のメタル層1832が剥離されている。同様に誘電体キャップ1820は、説明のために右側2つのゲート1818の上部から部分的に除去されている。図示するように、低濃度n型ボディ領域1804は低濃度p型領域1802の上方に広がっている。一例として、p型領域1802は、高濃度p型基板(図示せず)の上方に形成されたエピタキシャル層であり、ボディ領域1804は、当該技術分野において公知の適当なドーパントを注入およびドライブすることによってエピタキシャル層1802内に形成される。
【0058】
ゲートトレンチ1806は、ボディ領域1804を貫通し、p型領域1802内で終端するように伸長している。各ゲートトレンチ1806はゲート絶縁膜1805に内部を覆われ、その後隣接するシリコンメサ領域の上端面に対して奥まった所に位置するポリシリコンによって満たされる。誘電体キャップ1820は、各ゲートの上部において垂直方向に伸長している。高濃度p型ソース領域1826は隣接するトレンチの間のボディ領域1804内に形成される。図示するように、誘電体キャップ1820の上端面は、ソース領域1826の上端面よりも高い平面に位置し、その結果上面が非平面となる。一例として、この非平面は誘電体キャップ1820の間のシリコンメサに凹部を形成することによりもたらされる。高濃度ボディ領域1828は隣接するトレンチの間のストライプ形状のボディ領域に沿って間欠的に形成されている。表面メタル層1832は構造体の上に形成され、ソース領域1826および高濃度ボディ領域1828の両方に電気的に接続される。このFET構造はソースのストライプに沿って高濃度ボディ領域を間欠的に形成することによってセルピッチが減少し、その結果、高密度のFETを実現できる点で有利である。
【0059】
図17A、図17B-1および図17B-2は図16のFETを形成するための2つの方法を示すために使用される。これらの図は高濃度ボディ領域を示していない。なぜなら、これらの図は図16の等角投影図の前面に沿った断面図に相当するからである。図17Aに示すように、n型ボディ領域1904が従来の注入およびドライブインの製法によりp型のエピタキシャル層1902内に形成される。トレンチ1906、トレンチ1906内部を覆うゲート絶縁膜1907および埋め込まれたポリシリコンゲート1918が公知の製法により形成される。誘電体層が構造体の上に形成された後、平坦化され、最終的にはシリコン表面が露出するまで均一にエッチバックされる。その後、各ゲートの真上の空間には、誘電体キャップ1920が充填される。一例では、隣接する誘電体領域1920の間のシリコンメサの露出した表面は、誘電体領域1920の上端面と底面の中間の深さまで凹部形成され、それに続いてソース注入が行われp型ソース領域を形成する。代替の例では、シリコンに凹部を形成する前にソース形成が行われる。高濃度ボディ領域(図示せず)はソース領域を形成する前又は後に形成することができる。
【0060】
図17B-1は、変形例を示しており、誘電体領域1920の側壁部上方が露出するようにシリコンに凹部形成がなされる(すなわち、ソース領域1926はフラットな表面を有する)。図17B-2は、他の変形例を示しており、隣接するトレンチの間のソース領域の表面がボウル形状となるようにシリコンの凹部形成がなされ、その結果、誘電体領域1920の側壁部が露出されない。一例として、これは異方性シリコンエッチを行うことで実現される。図17B-2の変形例における利点は、表面導電体層1935に接続するためのより広いソース表面エリアがもたらされ、その結果、接触抵抗が低減される。また、高濃度ボディ領域をソースストライプに沿って間欠的に形成することでより狭いセルピッチひいては高密度のFETが得られる。
【0061】
図18は、セルフアラインされた高濃度ボディ領域およびソース領域を有する極めてコンパクトなトレンチゲートFETを得るための製法を示す簡略化された断面図である。図18に示すように、その内部にゲート2012を有するゲートトレンチはpウェル領域2004を貫通しn型ドリフト領域2000内部で終端する。一例として、n型ドリフト領域2000は、高濃度n型基板(図示せず)上に形成されたエピタキシャル層である。各ゲートトレンチは、ゲート2012上に誘電体キャップ2014を含んでいる。図示するように、2つのトレンチの間のメサ領域は凹部が形成されており、このシリコンリセスは誘電体キャップ2014の頂上部近傍からメサリセスの底部まで伸びる傾斜した外壁部を有する。
【0062】
メサリセスの底面に向かって垂直に伸びる実線矢印2019によって示されるように高濃度ドープされたp型の高濃度ボディ領域2016が例えばBF2等のドーパントの全面的な注入を入射角0度で行うことによって形成される。高濃度ボディ注入が入射角0度で行われることにより、各トレンチ側壁部の対向する傾斜部およびこれに近接するメサリセスの外壁部は、注入ドーパントの種類および注入エネルギー等の注入条件の入念な選択を併せて行うことにより、注入されたドーパントがウェル領域2004内のトレンチ側壁部に沿って拡がるチャンネル領域に到達しないことを保証する。
【0063】
2本の斜め方向の破線矢印2018によって示されるように、n型ドーパントの角度付けがなされた2パスによる注入が行われ、各メサリセスの傾斜した壁部に沿ってソース領域2020が形成される。図示するように、トレンチの上方のコーナー部は、高濃度ボディ領域の中央部分へソースが注入されるのを阻止する。
【0064】
セルフアラインされた高濃度ボディ領域およびソース領域は、セルピッチの顕著な縮小を可能とし、その結果、高密度のセル構造となる。換言すれば、トランジスタのオン抵抗を低減させるのに役立つ。更に、セルフアラインされた高濃度ボディ領域は、UIL(unclamped inductive switching)耐性を改善するのに役立つ。更に、セルフアライン法によるソース領域および高濃度ボディ領域の形成はマスク数を低減し、その結果、製造コストを低減させ更に製造工程の簡略化および製造歩留りの改善をもたらす。更に、ソース領域および高濃度ボディ領域の特有の構造は、(i)メサリセスの傾斜した外壁部は広いソース表面積をもたらし、ソースコンタクト抵抗の低減に役立ち、(ii)高濃度ボディ領域はソース領域とオーバーラップし、トランジスタのUIL耐性を改善するのに役立つという点で有利となる。更に見てわかるように、図18において示される技法は、多くの厚底の誘電体プロセスに適合し、ロコスプロセスに好適である。
【0065】
図18A〜18I、図19A〜19H、図20A〜20G、図21A〜21Hおよび図22A〜22Fは、様々なプロセスシーケンスを示し、図18に示される技法がセルフアラインされた特徴を有する種々のFET構造の形成に使用されている。ここに提供された図18に示される技法を含む開示内容についての他の多くのプロセスシーケンス又はその変形例は、この開示を見た当業者によって想起し得る。
【0066】
図18A〜18Iは、本発明の他の実施例であるセルフアラインされたソース領域および高濃度ボディ領域を有するトレンチゲートFETを形成するための異なるプロセスステップを示す断面図である。図18Aに示すように、従来のシリコンエッチおよびロコス工程が使用され絶縁充填トレンチ2001が終端領域内に形成される。パッド酸化層(図示ぜず)および窒化物層(図示せず)がn型シリコン領域2000上に最初に形成される。その後第1マスクがシリコンが除去されるべき終端領域内のシリコン領域2000の部分を位置決めするために使用される。窒化物層、パッド酸化層およびその下方のシリコン領域が第1マスクを介して除去され終端領域においてトレンチ2001を形成する。その後ローカル酸化が実施され、トレンチ2001が絶縁材料2002で満たされる。図示しないが、初期の材料は、その上部においてn型領域2000が例えばエピタキシャルに形成された高濃度n型基板からなることとしてもよい。
【0067】
図18Bに示すように、全面的なウェル注入およびドライブインが実施され、シリコン領域2000内にp型ウェル領域2004を形成する。別の方法として、注入された不純物は工程の後半の段階においてドライブされてもよい。図18Cに示すように、第2マスキング工程が実施され、ウェル領域2004を貫通しシリコン領域2000内部で終端するように伸長するトレンチ2006を位置決めし、エッチングする。トレンチ2006の底部は、例えば高密度プラズマ(HDP)酸化物の堆積によって満たされ、その後堆積されたHDP酸化物をエッチングすることによって絶縁材料で満たされ厚底酸化層2008を形成する。
【0068】
図18Dに示すように、ゲート絶縁層2010がトレンチ側壁部を含む全ての表面領域に沿って形成される。その後ポリシリコンが堆積され(例えばその場で)ドープされる。第3マスクがポリシリコンを位置決めし、エッチングするために使用され、活性領域内に埋め込みゲート2012A、終端トレンチゲート2012Bおよび表面ゲート2012Cを形成する。図18Eに示すように、誘電体層が構造体の上部に形成される。その後、第4マスクが使用され、誘電体領域がエッチバックされるべき活性領域の部分および終端領域内の開口2015を位置決めする。誘電体層はマスクの開口部分を介してシリコンに到達するまでエッチングされる。その結果、活性領域において各ゲート2012Aの真上の空間は誘電体材料2014Aで満たされたままである。その一方で終端領域においては開口2015が形成される。図示するように、活性領域内のウェル領域2004Bおよび終端領域内のウェル領域2004Aの表面が露出する。
【0069】
図18Fに示すように、シリコンエッチステップが実施され、活性領域および終端領域内の露出したシリコン表面に凹部を形成する。略ボウル型のシリコン表面が、活性領域内の隣接するトレンチ間のウェル領域2004Bおよび終端領域内のウェル領域2004A内に形成される。次に、入射角0度で高濃度ボディ注入(例えばBF2)が実施され、活性領域のウェル領域2004B内にp型高濃度ボディ領域2016Bを形成し、終端領域のウェル領域2004A内に高濃度ボディ領域2016Aを形成する。その後、ソース領域2020が矢印2018で示されるように角度付けがなされた2パスのソース注入により形成される。2パスの角度付けがなされた注入においては、トレンチ上方のコーナーが高濃度ボディ領域の中央部分2016Bが注入を受けるのを回避するように角度付けがなされてn型不純物が注入される。その結果、高濃度ボディ領域の中央部分2016Bの原型を保ちつつ、ソース領域2020がトレンチに直接隣接して形成される。開口2015(図18E)のアスペクト比および2パスソース注入の角度により、終端のウェル領域2004Aはソース注入を受けない。
【0070】
図18Gに示すように、活性化ステップが実施され、注入されたドーパントがドライブされる。その後第5マスクが絶縁層2014Cの位置決めおよびエッチングに使用されゲートコンタクト開口2019が形成される。図18Hに示すように、(例えば金属からなる)導電体層が構造体の上部に形成される。第6マスクが導電体層を位置決めし、エッチングするために使用され、ソース導電体層2021Aがゲート導電体層2021Bから分離される。図18Iに示すように、保護層が堆積される。第7マスクが保護層の一部をエッチングするために使用され、これにより、ワイヤーボンドコンタクトが形成されるべきソースおよびゲート領域を位置決めする。本実施例においては、保護層は必ずしも必要ではなく、これに伴いマスクおよび製造工程は排除される。
【0071】
以上のように、高濃度ボディ領域2016Bおよびソース領域2020の形成においてマスクを使用していない。また、高濃度ボディ領域およびソース領域の双方はトレンチエッジによりセルフアラインされる。更に、高濃度ボディ領域はソース領域2020下方においてオーバーラップするものの、チャンネル領域には伸長していない。その結果、優れたスナップバックおよびUIL耐性を伴う狭いセルピッチが達成される。小さいセルピッチはより低いRdsonの達成に役立つ。また、ソース領域2020がウェル領域2004Bの外周のカーブした表面に沿って形成されるのでより広いソースコンタクト領域がもたらされ、その結果、より低いソースコンタクト抵抗が達成される。更に、マスキング工程の数を少なくしたシンプルなプロセスシーケンスは、多くの厚底酸化(thick bottom oxide (TBO))プロセス要素に適合し、TOB形成のロコス法に好適である。
【0072】
図18A〜18Iの断面図は、単に典型的なプロセスシーケンスおよび典型的な最終構造を示したものである。このプロセスシーケンスはマスク数を更に低減し、また以下の図19A〜19H、20A〜20G、21A〜21Hおよび22A〜22Fにおけるプロセスシーケンスによって示されるものを含む異なる最終構造を導入した様々な方法において最適化し得る。
【0073】
図19A〜19Hは、図18A〜18Iの工程と比較して表面ポリシリコンの代わりにマスクの数の低減を可能とする埋め込みポリシリコンが形成されたプロセスシーケンスの断面図であり、図19A〜19Cに示される製造工程は、図18A〜18Cに示されるものと同様であるので、その説明はしない。図19Dに示すように、ゲート絶縁膜2110が形成され、その後ポリシリコンが堆積されドープされる。堆積されたポリシリコンの全面的なエッチングが行われ、トレンチ内に埋め込みゲート2112が残される。先の実施例である図18Dにおけるゲートマスクはここでは排除される。図19Eに示すように、図18Eと同様の製造工程が実施され、各ゲート2112の真上の空間が誘電体材料2114Aによって満たされ、一方、開口2115が終端pウェル2014A上の誘電体層に形成される。図19Fに示すように、図18Fと同様の製造工程が実施され、セルフアラインされた高濃度ボディ領域2116A、2116Bおよびセルフアラインされたソース領域2120を形成する。
【0074】
図19Gに示すように、ゲートコンタクトマスク(第4マスク)が使用され、左側のゲートトレンチの遠方上部の誘電体層にコンタクト開口2113を位置決めし、エッチングする。続いて、注入されたドーパントを活性化する。ゲートコンタクト開口2113は、図19Gには図示しないが3次元的に相互接続された埋め込みゲートへの電気的接続をもたらす。代替の実施例においては、終端pウェル2104Aはフロートであってもよく、その結果終端ソース導電体層2121Aは排除される。
【0075】
図19Hに示すように、(例えば金属からなる)導電体層が堆積され、続いてマスキングステップ(第5マスク)が実施され、ソース導電体層2121Aをゲート導電体層2121Bから分離する。以上のように、5つのマスクのみが図19A〜19Hに示されたプロセスにおいて使用される。ゲートおよびソース導電体層の直下の薄い層は任意に設けられるバリアメタルである。
【0076】
図20A〜20Gは、図18A〜18Iによって示されるプロセスシーケンスと比較してより少ないマスクを使用する他のプロセスシーケンスの断面図である。図20A〜20Dに示すプロセスステップは図18A〜18Dに示されるものと同様であるので、その説明はしない。図20Eに示すプロセスシーケンスは図18Eに示す工程と同様であり、第4マスクが表面ポリシリコン2212C上の終端誘電体層に付加的な開口2217を形成するために使用される。図20Fに示すプロセスシーケンスは図18Fに示すものと同様である。しかしながら、表面ポリシリコン2212Cの上の開口2217(図20E)により、露出したメサ表面に凹部形成するためのシリコンエッチを行うと、表面ポリシリコン2212Cの露出部分もエッチングされ、そこに開口2218が形成される。その結果、表面ポリシリコンの側壁部はコンタクト開口2218を介して露出する。活性領域内のメサリセスの深さおよび表面ポリシリコン2212Cの厚さによって、メサリセスエッチは表面ポリシリコン221Cを完全に貫通し又は開口2218の底面に沿った薄いポリシリコンの層が残る。一例として、開口2218はそのアスペクト比が2アングルソース注入2218が表面ポリシリコンの部位2213Aと2213Bの側壁に到達するのを許容するように形成される。このことは後に形成されるゲート導電体層2221B(図20G)と表面ポリシリコンの部位2213Aおよび2213Bとの間のコンタクト抵抗を最小化するのに有利となる。
【0077】
図20Gに示すプロセスシーケンスは、注入領域の活性化を含むことを除き、図18Hに示すものと同様である。また、ゲート導電体層2021Bがポリシリコン2012Cの表面上部に接続している図18Hとは異なり、図20Gのゲート導伝体層2221Bは開口2218を介して表面ポリシリコンの側壁部に接続している。図20Fのシリコンリセスステップの後に表面ポリシリコン2212Cが完全に貫通していない場合には(すなわち、開口2218の底面に沿ってその一部が残っている場合には)、ゲート導電体層2021Bは開口2218内の残ったポリシリコンの表面エリアに接続することになる。
【0078】
図20Gに示すように、ソースおよびゲート導電体層直下の薄い層は付加的なバリアメタルである。この実施例は、図19A〜19Hの実施例と同様、導電体層を形成するまでのステップを通じて5つのマスクのみが使用され、さらに表面領域は周辺的なゲート導電体層2121B(図19H)を取り囲むソース導電体層2121A(図19H)を排除することによって維持される点で有利である。
【0079】
図21A〜図21Hは、ショットキーダイオードがFETと一体化されていることを除き、図18A〜18Iによって示されるプロセスの結果得られるものと同様のトレンチゲートFETを形成するための異なるプロセスステップを示す断面図である。図21Aに示されるプロセスシーケンスは図18Aに示されるものと同様であり、その説明は省略する。図21Bに示すように、pウェルブロッキングマスク(第2マスク)を使用してp型不純物が注入され、ドライブされてn型シリコン領域2300内にウェル領域2304を形成する。注入された不純物はプロセスシーケンスの後半の段階でドライブされることとしてもよい。pウェルブロッキングマスクは、後述のショットキー領域を形成するシリコン領域2300の部位2303内にp型不純物が注入されるのを回避する。
【0080】
図21Cおよび21Dに示すように、図18Cおよび18Dと同様の製造工程が実施され、従って、その説明はしない。図21Eに示すように、図18Eと同様の製造工程が実施される。しかしながら、コンタクトマスク(第5マスク)および誘電体の平坦化ステップが実施される。その結果、ショットキー領域2303上に残された絶縁層の一部分2314Dが形成され、ショットキー領域が後のソースおよび高濃度ボディ注入ステップ(図21F)の際にドーパントを受けるのを回避する。図21Fに示すプロセスシーケンスは、図18Fと同様であるので、その説明はしない。
【0081】
図21Gに示すように、活性化ステップが実施され、注入されたドーパントをドライブする。その後、第6マスクがショットキー領域2303上の絶縁体領域2314Dを位置決めし、エッチングするためにそして、表面ゲート2312C上にゲートコンタクト開口を形成するために使用される。図21Hに示すプロセスシーケンスは、例えばバリアメタルとしてのチタンシリサイドを使用してソース導電体層2321Aがソースおよび高濃度ボディ領域に加えてショットキー領域2303にコンタクトし、シリコン領域2300とショットキーコンタクトを形成している点を除き図18Hに示すものと同様である。その結果、ショットキーダイオードと一体化したトレンチゲートFETが形成される。
【0082】
図21A〜21Hは図18〜18Iによって示されるプロセスシーケンスにおいてショットキーダイオードを一体形成する方法を示すものであり、図19A〜19H、20A〜20G、21A〜21H、22A〜22F、23A〜23Iおよび24A〜24Iによって示されるプロセスシーケンスについてもショットキーダイオードをその中に一体形成するために同様の変更を行うことができる。
【0083】
図22A〜22Fは、本発明の実施例であるトレンチゲートFETを形成するための他のプロセスシーケンスを示す断面図であり、表面のソース導電体層およびゲート導電体層の形成までのマスクの数が4つに減少されている。図22Aに示すように、パッド酸化物層(図示せず)がn型シリコン領域2400上に形成される。p型導電型のドーパントが注入され、ドライブされ、p型ウェル領域2404がn型シリコン領域2400内に形成される。注入されたドーパントはプロセスシーケンスの後半の段階でドライブされることとしてもよい。第1マスクが使用され、活性領域内のトレンチ2406および終端領域内の幅広のトレンチ2401の双方を位置決めし、エッチングする。その後ロコス厚底酸化(thick bottom oxide (TBO))処理が使用され、隣接するトレンチ間のシリコンメサの表面だけでなく、活性トレンチ2406および幅広の終端トレンチ2401の双方の底部に沿って絶縁材料2402の層が形成される。
【0084】
図22Cに示されるプロセスステップは図20Dに示されるものと同様であるが、図22Cにおいては、図20Dにおける平面的な表面ポリシリコン2212Cを形成する代わりに、ポリシリコン2412Cは終端pウェル2204A上に広がり、且つ幅広のトレンチ2401内に落ち込んでいる。図22D、22Eおよび22Fの各々に示されるプロセスステップは、それぞれ図20E、20Fおよび20Gの各々に示されるものと同様であるので、その説明はしない。図示するように、図22Fにおいて、ゲート導電体層2421Bは、終端領域内の幅広のトレンチ内部におけるゲート2412Dの側壁部にコンタクトを形成する。図20A〜20Gの実施例に示すように、図22Eにおけるシリコンリセスステップの後に終端ポリシリコン2412Cが完全に貫通していない場合(すなわち、ポリシリコン2412Cの開口2218の底面に沿ってその一部が残った場合)、ゲート導電体層2021Bは開口2218内に残っているポリシリコンの表面エリアに接続することとなる。合計4つのマスクが使用され、パッシベーションパッドマスク(例えば図18Iに示される製造工程において認識される)を加えてマスクは合計5つとなる。
【0085】
図23A〜23Iは本発明の他の実施例であるセルフアライン性を有するトレンチゲートFETを形成するための異なるプロセスステップを示す断面図である。図23A〜23Dに示されるプロセスステップは、図18A〜18Dに示されるものと同様であるので、その説明はしない。図23Eに示すように、誘電体層が構造体上に形成される。その後、第4マスクが終端領域を保護するために使用され、各トレンチゲート2512A上に誘電体キャップ2514Aが残るように誘電体平坦化エッチが行われる。図23Fに示すように、メサリセスエッチングが実施され、誘電体キャップ2514Aの側壁上部が露出するように誘電体キャップ2514Aの上端面下方にp型ウェル領域2504Bを埋め込む。その後、全面的なドーパント(例えばヒ素)の注入を行い、隣接するトレンチ間のウェル領域2504B内にn+領域2517を形成する。その後、公知の製法により窒化物スペーサが誘電体キャップ2514の露出した側壁部に沿ってn+領域2517上に形成される。図23Gに示すように、隣接するスペーサ2518間の露出したシリコンメサは、ウェル領域2504B内に至る深さまで凹部形成される。シリコンリセスはn+領域2517(図23F)の中央部分を除去する一方、スペーサ2518の直下に広がるn+領域2517の外側部分2520を損なうことなく残す。部位2520はトランジスタのソース領域を形成する。その後、p型不純物のドーパントが注入され高濃度ボディ領域2516を形成する。
【0086】
図23Hに示すように、窒化物スペーサ2518が公知の製法により除去される。その後、第5マスクが終端領域において使用され、誘電体領域2514Bに開口2515および2519を形成する。図23Iに示すように、ソースおよびゲート導電体層が図18Iにおける方法と同様の方法により形成される。その結果、合計6つのマスクが使用される。このプロセスシーケンスは広いピッチのボディを有するトレンチゲートFETを形成するのに特に適している。また、このプロセスシーケンスはトレンチに対してセルフアラインされたソースおよびボディ領域の形成に有利な結果をもたらす。
【0087】
図24A〜24Iは、本発明の他の実施例であるトレンチゲートFETを形成するための異なるプロセスステップを示す断面図である。図24A〜24Dに示すプロセスステップは、図19A〜19Dに示すものと同様であるので、その説明はしない。図24Eに示すように、誘電体層が構造体の上に形成されている。その後、トレンチゲート2612上の誘電体キャップ2614Aを形成するために活性領域において誘電体平坦化エッチングが行われるときに終端領域を覆うために第3マスクが使用される。図24Fおよび24Gに示す製造工程は、それぞれ、図23Fおよび23Gに示すものと同様であるので説明はしない。
【0088】
図24Hに示すように、窒化物スペーサ2618が従来の製法により除去される。その後第4マスクが終端領域において使用され、誘電体領域2614B(図24G)内に開口2615を形成する。図24Iに示すように、金属層が構造体の上に形成され、第5マスクが使用され、導電体層2621Aおよびゲート導電体層2621Bが位置決めされる。図示するように、ソース導電体層2621Aは、高濃度ボディ領域2616およびソース層2620にこれらの上端面及び側壁部に沿って接続している。終端ウェル領域2604Bは電気的にフロートである。代替としてウェル領域2604Bは、紙面内部方向に沿って形成された電気的コンタクトを経由してバイアスされていてもよい。
【0089】
図23A〜23Iによって示された実施例と同様に、この実施例は広いピッチのボディを有するトレンチゲートFETの形成に適し、トレンチに対してセルフアラインされたソースおよび高濃度ボディ領域を有する。しかしながら、この実施例は図23A〜23Iの実施例よりも少ないマスクで足りる。
【0090】
図18A〜18I、19A〜19H、20A〜2OG、21A〜21H、22A〜22F、23A〜23Iおよび図24A〜24によって示された様々なプロセスシーケンスは、シングルゲートトレンチ構造との関連で示されているが、図10におけるシールドゲート1324と同様、ゲート下方のシールド電極を含むプロセスシーケンスに修正することは、この開示を見た当業者であれば明白である。
【0091】
本発明の様々な構造および方法は、低オン抵抗、高い阻止能力および高効率をも達成する上記した同一出願人による出願番号11/026,276に開示された多くの技術と結合し得る。
【0092】
異なる実施例の断面図は一定の比率ではなく、それ自体対応する構造のレイアウト設計において可能な変形例に限定することを意図しない。また、様々なトランジスタがオープンセル構造(例えばストライプ)やクローズドセル構造(例えば六角形又は四角形セル)において形成できる。
【0093】
以上において、多くの特有の実施例が示され説明されたが、本発明の実施例はこれらに限定されない。例えば、例示され、説明された構造体のドーピング極性は反転可能でありおよび/又は、種々の構成要素におけるドーピング濃度は本発明から逸脱することなく変更し得る。他の例としては、上記した様々な蓄積モードおよびエンハンスメントモードの縦型トランジスタの典型例は、ドリフト領域(基板上に延在している低濃度エピタキシャル層)内で終端しているトレンチを有しているが、それらはより高濃度の基板内で終端していてもよい。また、本発明の1つ以上の実施例の特徴は、本発明の範囲から逸脱することなく、本発明の他の実施例における1つ以上の他の特徴と結合し得る。従って、以上の説明は添付のクレームによって規定される本発明の範囲に限定して理解されるべきではない。
【図面の簡単な説明】
【0094】
【図1】図1は本発明の典型的な実施例であるショットキーと一体化された蓄積型トレンチゲートFETの簡略化した断面図である。
【図2A−2D】図2A〜2Iは本発明の典型的な実施例である図1における一体化されたFET−ショットキーダイオード構造を形成するためのプロセスステップを示す簡略化された断面図である。
【図2E−2I】図2A〜2Iは本発明の典型的な実施例である図1における一体化されたFET−ショットキーダイオード構造を形成するためのプロセスステップを示す簡略化された断面図である。
【図3A−3EE】図3A〜3Eは、本発明の他の典型的な実施例である代替のプロセスステップを示す簡略化された断面図であり、図2G〜2Iに示される後半部分の手順におけるものを示す図である。 図3EEは、表面に導電体層を形成するために図3A〜3Eのプロセスシーケンスにおける誘電体スペーサが事前に除去された本発明の他の典型的な実施例を示す簡略化された断面図である。
【図4】図4は、ゲート底部に形成されたシールド電極を有する図3EEにおける構造体の変形例を示す簡略化された断面図である。
【図5】図5は、コンタクト開口がゲートトレンチと略同じ深さまで伸長している図3Eにおける構造体の変形例を示す簡略化された断面図である。
【図6】図6は、図5における蓄積型FET−ショットキーダイオード構造のエンハンスメント型の変形例を示す簡略化された断面図である。
【図7A】図7はシミュレーション結果を示す図であり、ショットキーコンタクト凹部の深さが異なる2つのSiC基板蓄積FETにおける電界線が示されている。
【図7B】図7Bは、ショットキーコンタクト凹部が深い場合と浅い場合の2つのケースにおけるドレイン電流―ドレイン電圧のシミュレーションプロットを示す図である。
【図8】図8は、本発明の典型的な実施例であるポリシリコンソーススペーサを有する蓄積型トレンチゲートFETの簡略化された断面図である。
【図9A−9F】図9A〜9H、図9I-1および図9J-1は、本発明の典型的な実施例である図8におけるFET−ショットキーダイオード構造を形成するためのプロセスステップを示す簡略化された断面図である。 図9I-2および図9J-2は、図9I-1および図9J-1に対応し、結果として図8におけるFET−ショットキーダイオードの変形例である代替のプロセスステップを示す簡略化された断面図である。
【図9G−9J−1】図9A〜9H、図9I-1および図9J-1は、本発明の典型的な実施例である図8におけるFET−ショットキーダイオード構造を形成するためのプロセスステップを示す簡略化された断面図である。
【図9I−2−9J−2】図9I-2および図9J-2は、図9I-1および図9J-1に対応し、結果として図8におけるFET−ショットキーダイオードの変形例である代替のプロセスステップを示す簡略化された断面図である。
【図10】図10および図11は、それぞれゲートの底部に形成されたシールド電極を有する図9J-1および図9J-2におけるFET−ショットキー構造の変形例を示す簡略化された断面図である。
【図11】図10および図11は、それぞれゲートの底部に形成されたシールド電極を有する図9J-1および図9J-2におけるFET−ショットキー構造の変形例を示す簡略化された断面図である。
【図12】図12は、本発明の他の実施例であるゲート底部にシールド電極を有する蓄積型トレンチゲートFET−ショットキー構造の簡略化された断面図である。
【図13】図13は、隣接するトレンチ間のショットキー領域がMPS構造を形成するために修正されている図11の実施形態の変形例を示す簡略化された断面図である。
【図14】図14は、図1におけるFET−ショットキー構造におけるドレイン電流―ドレイン電圧特性(左図)およびゲート電圧−ゲート充電特性(右図)のシミュレーションプロットを示す図である。
【図15】図15A〜15Hは、本発明の他の実施例のであるセルフアライン性を有するトレンチゲートFETを形成するためのプロセスステップを示す簡略化された断面図である。
【図16】図16は、本発明の他の実施例である表面が(メタル形成前において)非平面であるトレンチゲートPチャンネルFETの等角投影図である。
【図17】図17Aおよび図17B−1および図17B−2は図16におけるFETを形成するための省略された2つのプロセスシーケンスを示す断面図である。
【図18F−18I】図18は、本発明の実施例であるセルフアラインソースおよびヘビーボディ領域を形成するためのプロセスステップを示す断面図である。 図18A〜18Iは、本発明の典型的な実施例である図18に示すトレンチゲートFETを形成するための異なるプロセスステップにおける断面図である。
【図19E−19H】図19A〜19Hは、表面ポリシリコンが形成されておらず図18A〜18Iの工程の場合と比較してマスクの数が減少している本発明の他の典型的な実施例であるプロセスステップを示す断面図である。
【図20E−20G】図20A〜20Gは、図18A〜18Iの場合と比較してマスクの数が減少している本発明のさらなる他の典型的な実施例であるプロセスシーケンスを示す断面図である。
【図21E−21H】図21A〜21Hは、ショットキーダイオードがFETと一体化されていることを除き図18A〜18Iに示す工程を経ることによって生じたものと同様のトレンチゲートFETを形成するための本発明の典型的な実施例であるプロセスシーケンスを示す断面図である。
【図22D−22F】図22A〜22Fは、本発明の他の実施例であるマスクの数を減少させたトレンチゲートFETを形成するためのさらなる他のプロセススシーケンスを示す断面図である。
【図23F−23I】図23A〜図23Iは、本発明のさらなる他の実施例であるセルフアライン性を有するトレンチゲートFETを形成するための異なるプロセスステップを示す断面図である。
【図24F−24I】図24A〜図24Iは、本発明のさらなる他の実施例であるセルフアライン性を有するトレンチゲートFETを形成するための異なるプロセスステップを示す断面図である。
【技術分野】
【0001】
本発明はパワー半導体技術に関し、特に蓄積モード(accumulation-mode)およびエンハンスメントモード(enhancement-mode)トレンチゲート電界効果トランジスタ(FET)およびその製造方法に関する。
【背景技術】
【0002】
パワーエレクトロニクス応用機器においてキーとなる構成素子は固体スイッチである。自動車用のイグニッションコントロールから電池式の家庭用電化製品および工業用途における電力変換装置まで、特定用途の要求に好ましく適合するパワースイッチの需要がある。例えばパワーMOSFET(power metal-oxide-semiconductor field effect transistor)、IGBT(insulated-gate bipolar transistor)および様々なタイプのサイリスタを含む半導体スイッチは、これらの要求を満たすべく進化し続けている。パワーMOSFETのケースにおいては、例えば横方向チャンネル(lateral channel)を有する二重拡散型MOS(DMOS)(例えばBlanchardらによる米国特許No. 4,682,405 等)、トレンチゲート構造(Moらによる米国特許No. 6,429,481)、トランジスタドリフト領域におけるチャージバランスに関する様々な技術(例えばTempleによる米国特許No.4,941,026、Chenによる米国特許No. 5,216,275、Neilsonによる米国特許No. 6,081,009)等、多くの他の技術の間でしばしば対立する異なる性能要求に対応するべく進歩してきた。
【0003】
パワースイッチを特徴付ける性能特性としては、オン抵抗、ブレークダウン電圧およびスイッチングスピード等がある。特定用途の要求に応じて、これらの各性能基準における重要項目は異なる。例えば約300-400V以上の耐圧を有するパワーアプリケーションにおいて、IGBTは本質的にパワーMOSFETと比較して低いオン抵抗を示す。しかし、スイッチングスピードはその遅いターンオフ特性によりパワーMOSFETよりも遅い。それゆえ、低オン抵抗が要求される低スイッチング周波数の400V耐圧用途に対しては、IGBTが好ましいスイッチであり、一方、パワーMOSFETは比較的高い周波数用途にしばしば選択されるデバイスである。与えられた用途の周波数要求が使用されるスイッチのタイプを決定付けるとすると、耐圧要求は、特定のスイッチの構造上の構成を決定する。例えば、パワーMOSFETの場合、ドレイン−ソース間のオン抵抗RDONとブレークダウン電圧は比例関係にあるため、トランジスタの耐圧性能を改善する一方、低RDSONを保持するのは難題である。トランジスタのドリフト領域における様々なチャージバランス構造は、この課題に対応するため発展し、異なる程度の成功をもたらしている。
【0004】
2種類の電界効果トランジスタは、蓄積モードFET(accumulation mode FET)とエンハンスメントモードFET(enhancement mode FET)である。従来の蓄積モードFETは、反転チャンネルが形成されないため、チャンネル抵抗は排除され、それ故トランジスタとしての電力対応能力および電力効率を強化されている。さらにPNボディダイオードを有していないので、PNダイオードに起因する同期整流回路におけるロスが低減される。従来の蓄積モードトランジスタの欠点は、十分に高い反転バイアス電圧をサポートするためにドリフト領域にライトドープが必要となることである。しかしながら、ライトドープされたドリフト領域は、オン抵抗の上昇および効率の低下を招く結果となる。同様に、エンハンスメントモードFETにおいては、トランジスタのブレークダウン電圧の改善は、しばしばオン抵抗の上昇という代償を招き、逆もまたしかりである。
【0005】
デバイスの性能パラメータは製造工程によっても影響を受ける。様々な改善された製造技術の進展によりこれらいくつかの課題に対応するための試みがなされている。それが超軽量型の家電機器においても、通信システムにおけるルータ若しくはハブにおいても、様々なパワースイッチアプリケーションはエレクトロニクス産業の発展とともに成長を続けている。それ故パワースイッチは、依然として高い発達可能性を備えた半導体デバイスである。
【0006】
本発明はパワーデバイスおよびその製法の様々な実施形態を提供する。
【発明の開示】
【課題を解決するための手段】
【0007】
本発明は製造方法をはじめパワーデバイスに関する様々な実施例を提供している。概して本発明の1つのアスペクトによれば、ショットキーダイオードが単一のセル内において蓄積モードFET又はエンハンスメントモードFETに統合される。本発明の他のアスペクトによればセルフアライン性をはじめ他の利点や特徴を有する様々なパワートランジスタ構造の製造方法が提供される。
【0008】
本発明の1つの実施例に一致して、一体的に統合された電界効果トランジスタおよびショットキーダイオードは、半導体領域内に伸長するゲートトレンチを含む。ソース領域はゲートトレンチの各側面に位置し実質的に三角形状を呈している。隣接するゲートトレンチ間の半導体領域内部にコンタクト開口が伸長している。導電体層は(a)各ソース領域の傾斜した側壁部の少なくとも一部に沿ってソース領域に電気的に接続し、(b)且つコンタクト開口の底部に沿って半導体領域に接続している。導電体層は半導体領域とショットキーコンタクトを形成している。
【0009】
本発明の他の実施例に一致して、一体的に統合された電界効果トランジスタおよびショットキーダイオードは基板上に延在するエピタキシャル層内部に伸長し且つ終端するゲートトレンチを含む。各ゲートトレンチは、その上部に誘電体材料を有する埋め込みゲートを内部に有する。エピタキシャル層は基板の導電型と同一であるが基板のドーピング濃度よりも低い。ソース領域はゲートトレンチの各側面に位置し、各ソース領域は誘電体材料の上端面よりも下方にその上端面を有する。コンタクト開口が隣接するゲートトレンチの間のエピタキシャル層内部に伸長している。導電体層はコンタクト開口を満たし、ソース領域およびエピタキシャル層に電気的に接続し、シリコン領域とショットキーコンタクトを形成する。エピタキシャル層およびソース領域はシリコンカーバイド、窒化ガリウムおよびガリウムヒ素のいずれか1つを含む。
【0010】
本発明の他の実施例に一致して、一体的に統合されたトレンチFETおよびショットキーダイオードは第1の導電型の半導体領域内部に伸長するゲートトレンチを含み、各ゲートトレンチはその上部に誘電体材料を有するゲートトレンチを内部に有する。第1の導電型のソース領域はゲートトレンチの各側面に位置する。各ソース領域は対応する埋め込みゲートの上部の誘電体材料の上端面に対して凹部形成された上端面を有する。第2の導電型のボディ領域は対応するソース領域と半導体領域の間のゲートトレンチの側壁部の各々に沿って伸長している。コンタクト開口は隣接するトレンチ間の半導体領域内部に伸長している。導電体層はコンタクト開口を満たし、ソース領域、ボディ領域および半導体領域と電気的に接続し、導電体層は半導体領域とショットキーコンタクトを形成する。
【0011】
本発明の他の実施例に一致して、一体的に統合されたトレンチFETおよびショットキーダイオードは半導体領域内部に伸長するゲートトレンチを含み、各ゲートトレンチはその上部に誘電体材料を有するゲートトレンチを内部に有する。半導体ソーススペーサがゲートトレンチの各側面に位置し、隣接する2つのゲートトレンチの各々の間に位置する隣接する半導体ソーススペーサの各ペアはそれらの間にコンタクト開口を形成する。導電体層はコンタクト開口を満たし、半導体ソーススペーサおよび半導体領域に接続し、半導体領域とショットキーコンタクトを形成する。
【0012】
本発明の他の実施例に一致して、一体的に統合されたトレンチFETおよびショットキーダイオードは第1の導電型の半導体領域内部に伸長するゲートトレンチを含む。第1の導電型のソース領域はゲートトレンチの各側面に位置する。シールド電極は各ゲートトレンチの底部に沿って配置され、シールド誘電体層に沿って半導体領域から絶縁されている。ゲートは各トレンチ内のシールド電極上に配置され、ゲートおよびシールド電極はそれらの間に誘電体層を有する。誘電体キャップはゲート上に配置される。導電体層はソース領域および半導体領域に接続し、半導体領域とショットキーコンタクトを形成する。
【0013】
本発明のこれらのおよび他のアスペクトは以下において添付図面とともにより詳細に説明される。
【発明を実施するための形態】
【0014】
この出願は、2005年4月6日に出願された米国仮出願No.60/669,063の利益を要求し、その全ての内容を本願に援用するものとする。以下の特許出願は本願に援用されるものとする。2004年7月15日に出願された米国仮出願No.60/588,845、2004年12月29日に出願された米国出願No.11/026,276、および2001年4月27日(公開No.US2002/0008284)に出願された米国出願No.09/844,347
パワースイッチは、パワーMOSFET、IGBT、種々のタイプのサイリスタ等のうちのいずれか1つによって構成することができる。ここに提起された多くの新規技術は、本発明の趣旨の実例としてパワーMOSFTとの関連で説明されている。しかしながら、ここに記載された本発明の様々な実施例はパワーMOSFETに限定されるものではなく、例えばIGBTや他のタイプのバイポーラスイッチ等を含む多くの他のタイプのパワースイッチ技術に適用することが可能であることが理解されるべきである。さらに、説明の理解のために本発明の種々の実施例は、明確なP型およびN型領域を含んで示されている。ここに記載された教示は、各領域の導電性が反転されたデバイスに同様に適用できることが当業者によって理解される。
【0015】
図1は、本発明の典型的な実施例である単一セル内にショットキーダイオードが最適に一体形成されたトレンチゲート蓄積型電界効果トランジスタ(trenched-gate accumulation field effect transistor)の簡略化された断面図である。低濃度n型エピタキシャル層104は、高濃度n型基板102上に延在し、且つこれと接合している。ゲートトレンチ106は、エピタキシャル層104内部に伸長し、且つ終端している。各トレンチゲート106は、その側壁部及び底部に沿って誘電体108に内部を覆われており、埋め込みゲート110および埋め込みゲート110の頂上に形成されている絶縁体112を含む。三角形状に形成されたn型導電性のソース領域114は、各トレンチ106の側部両側に位置する。ソース領域114は垂直面に沿ってポリシリコンゲート110とオーバーラップする。このオーバーラップは高耐圧FETの如きアプリケーションには不要である。オーバーラップをなくすことがトランジスタのオン抵抗Rdsonへの影響を最小限する。ゲート−ソース間オーバーラップの欠如は低耐圧トランジスタにおいてはRdsonにさらなる影響を与える。低耐圧トランジスタにおいては、オーバーラップの存在が好都合となる。
【0016】
ソース領域114を含むエピタキシャル層104のリセス部は丸みを帯びた底部を有するV字型のコンタクト開口118を形成している。ショットキーバリアメタル120は、構造体表面上に広がり、ソース領域114の側壁部の傾斜に沿ってソース領域にコンタクトを形成するようにコンタクト開口11を満たしている。そして、ショットキーバリアメタル120は、リセス部の内部においてエピタキシャル層104に接続している。ソース領域114は高濃度であり、エピタキシャル層104は低濃度であるため、表面の導電体層120はソース領域114との間ではオーミック接続を形成し、エピタキシャル層104との間ではショットキー接続を形成する。一例として、ショットキーバリアメタル120はチタンを含んでいてもよい。基板102に接続する裏面側の導電体層122は例えばアルミニウム(又はチタン)を含んでいてもよい。
【0017】
エンハンスメントモードトランジスタと異なり、図1の構造体100に示す如き蓄積モードトランジスタ(accumulation-mode transistor)は、遮断ウェル(blocking well)(本実施例の場合P型)又は導電チャンネルが形成されるボディ領域を内部に有していない。その代わりにトレンチの側壁部に沿ってエピタキシャル層104内に蓄積層(accumulation layer)が形成されたときに導電チャンネルが形成される。構造体100におけるトランジスタは、チャンネル領域のドーピング濃度およびゲート110のドーピングタイプに応じてノーマリオン又はノーマリオフとなる。チャンネル領域が全体的に空乏化または軽度に反転するとターンオフとなる。また、反転チャンネルが形成されないためチャンネル抵抗が排除され、それ故トランジスタの電力対応能力および効率が向上される。更に、pnボディダイオードも形成されないため、pnダイオードに起因する同期整流回路におけるロスが排除される。
【0018】
図1に示す実施例では、構造体100におけるFETは、縦型トレンチゲート蓄積型FETであり、表面の導電体層120がソース配線を形成し、裏面の導電体層122がドレイン配線を形成している。他の実施例では、基板102がP型であり、その結果、蓄積型IGBTが形成される。
【0019】
図2A〜2Iは、本発明の典型的な実施例である図1の一体化されたFET−ショットキーダイオード構造100を形成するためのプロセスステップを示す簡略化された断面図である。図2Aにおいて下方のエピタキシャル層204および上方のエピタキシャル層205は従来の製法を使用してn型基板202上に順次形成される。代替として、エピタキシャル層204、205を含む初期ウエハ材料を用いることとしてもよい。上方のエピタキシャル層205は、下方のエピタキシャル層204よりも高いドーピング濃度を有している。図2Bにおいて、マスク(図示せず)が位置決めおよびシリコンエッチに使用され、上方のエピタキシャル層205を貫通するように伸長し且つ下方のエピタキシャル層204内で終端しているトレンチ206が公知の製法で形成される。トレンチ形成においては従来のドライエッチまたはウェットエッチを使用することができる。図2Cにおいて、トレンチ206の側壁および底部が例えば酸化膜等からなる誘電体層208に覆われるように誘電体層208が構造体上に成長または堆積される。
【0020】
その後、図2Dに示すように、ポリシリコン209の層が従来の製法によりトレンチ206を充填するように堆積される。ポリシリコン層209は、所望のゲートドーピングタイプおよび濃度を得るためにその場ドープで形成されることとしてもよい。図2Eに示すように、ポリシリコン層209は、従来製法によりエッチバックされ、トレンチ206内に凹部形成され、埋め込みゲート210を形成する。埋め込みゲート210は、垂直面に沿って上方のエピタキシャル層205とオーバーラップしている。上記したように、目的のアプリケーションおよび設計目標に応じて埋め込みゲート210は、上方のエピタキシャル層205とオーバーラップさせる必要はない。(すなわち、工程手順および最終構造はこのオーバーラップによって制限される必要はない。)他の実施例においてはゲート210をポリシリコンカーバイド又は金属を含んでいてもよい。
【0021】
図2Fに示すように、例えば酸化膜等からなる誘電体層211が構造体上に形成され、その後、従来の製法によって平坦化される。図2Gに示すように、平坦化された誘電体層211(活性領域内部の)の全面的なエッチングが少なくともデバイスの活性領域内において行われ、上方のエピタキシャル層205の表面領域を露出させつつ、誘電体層211の部位212を埋め込みゲート210の上部に残す。図2Hに示すように従来の製法により全面的な角度をつけたシリコンエッチ(例えば活性領域におけるドライエッチ)が少なくとも活性領域内において行われ、丸みを帯びた底部を有するV字型のコンタクト開口218が形成される。コンタクト開口218は、上方のエピタキシャル層205を完全に貫通するように伸長し、その結果、隣接する2つのトレンチ間には2つのソース領域214が形成される。コンタクト開口218は、下方のエピタキシャル層204の上方部分まで伸長し終端している。
【0022】
図2Iに示すように、表面の導電体層220が従来の製法により形成される。表面の導電体層220はショットキーバリアメタルを構成する。図示するように、表面の導電体層220はコンタクト開口218を満たし、ソース領域214の傾斜した側壁部に沿ってソース領域214と接触し、コンタクト開口218の底部に沿って下方のエピタキシャル層204と接触する。ソース領域214は高濃度であり、下方のエピタキシャル層204は低濃度であるため、表面の導電体層220はソース領域とオーミックコンタクトを形成し、下方のエピタキシャル層204とショットキーコンタクトを形成する。図示するように、ソース領域およびショットキーコンタクトはトレンチ206に対してセルフアラインされる。
【0023】
図3A〜3Eは、本発明の他の典型的な実施例である代替のプロセスステップを示す簡略化された断面図であり、図2G〜2Iによって示されたプロセスステップの後半部分を示している。従って、本実施例においては図2A〜2Gによって示されたものと同一の工程は、図3Bによって示されるステップにつながる(図3Aによって示されるステップは図2Gに示されるステップと同一である)。図3Bに示すように、上方のエピタキシャル層305は、エッチバックされ、その後の誘電体スペーサ316の形成に十分に適合させるために誘電体312の上方側壁部を露出させる。一例として、2番目のエピタキシャル層305は0.05〜0.5umの範囲でエッチバックされる。図3Cに示すように、露出した誘電体312の上方側壁部に隣接してスペーサ316が従来の製法により形成される。スペーサ316は誘電体312とは異なる誘電体材料からなる。例えば、誘電体312が酸化物からなる場合、スペーサ316は窒化物からなることとしてもよい。
【0024】
図3D示すように、上方のエピタキシャル層305の表面の露出部分はエピタキシャル層305を完全に貫通するように凹部が形成され、その結果、下方のエピタキシャル層304内部に伸長するコンタクト開口318を形成する。上方のエピタキシャル層305を完全に貫通するように凹部形成することにより、上方のエピタキシャル層の一部分314のみが残存したスペーサ316の直下に残る。部位314はトランジスタのソース領域を形成する。図示するように、コンタクト開口318、ひいてはソース領域314は、トレンチ306に対してセルフアラインされる。図3Eに示すように、表面の導電体層320および底面の導電体層322が従来の製法により形成される。導電体層320はショットキーバリアメタルを構成する。図示するように、表面の導電体層320は、コンタクト開口318を満たし、ソース領域314の側壁部に沿ってソース領域とコンタクトし、且つ下方のエピタキシャル層304の凹部と接続する。ソース領域314は高濃度であり、下方のエピタキシャル領域304は低濃度であるため、表面の導電体層320はソース領域314とオーミックコンタクトを形成し、下方のエピタキシャル層304とショットキーコンタクトを形成する。
【0025】
図3EEに示される代替の実施例においては、表面の導電体層を形成する前に、誘電体スペーサ316が除去され、その結果ソース領域314の上部表面が露出する。表面の導電体層321は、ソース領域314の上面および側壁部に沿ってコンタクトを形成する。従って、ソースコンタクト抵抗は減少する。上記した多様な実施例の代替のバリエーションにおいては、公知技術を使用してゲートを形成する前に各トレンチ底部に沿って厚底の誘電体を形成する。この厚底の誘電体はミラー容量を低減させる。
【0026】
ここに記載された種々の実施例から明らかなように、ショットキーダイオードがFETの繰り返し配列されている単一セルに最適に一体化されている。また、ショットキーコンタクトおよびソース領域はトレンチに対してセルフアラインされる。さらに、ショットキーコンタクトは低オン抵抗Rdsonひいてはオン状態での低ロスおよびトランジスタの逆回復特性の改善をもたらす。また、セル間隔を狭くすることなく良好な阻止能力が得られる。
【0027】
図2A〜2Iおよび図3A〜3Eによって示される典型的な製造工程においては、拡散または注入は使用されない。これらの製造工程は従来の結晶質のシリコン材料に使用することができるほか、拡散、注入およびドーパントの活性化を実施およびコントロールするのが困難であるシリコンカーバイド(SiC)、窒化ガリウム(GaN)、ガリウムヒ素(GaAs)といった他のタイプの材料の使用に特に適している。そのような実施例においては、基板、上方および下方のエピタキシャル層のみならずトランジスタの他の領域はSiC、GaN、又はGaAsのいずれかによって構成し得る。さらに、従来のシリコンカーバイド基板のエンハンスメント型FETにおいては、オン抵抗に対する反転チャンネルの影響は特に高い。対照的に図2Iおよび図3Eに示される蓄積型トランジスタのシリコンカーバイドの実施例においては蓄積チャンネルのオン抵抗に対する影響は十分に低い。
【0028】
図4は、本発明の他の実施例の断面図を示している。図4に示すように、シールド電極424がゲート410の下方に形成されている。シールド電極424は、シールド誘電体425によって下方のエピタキシャル層404から絶縁されており且つ内部誘電体電極427によって上方のゲート410から絶縁されている。シールド電極424は、ミラー容量がごく僅かになるように低減させるのを補助し、これにより、トランジスタのスイッチングロスを大幅に低減させる。図4には図示していないが、シールド電極424は、設計および性能要求に応じてソース領域414又はグランド電位又はその他の電位に電気的に接続される。必要に応じて互いに同電位若しくは異なる電位にバイアスされた1つ以上のシールド電極がゲート410の各々の下方に形成されていてもよい。このようなシールド電極を形成するための1つ以上の方法は、上記の同一出願人による出願番号11/026,276において開示されている。また出願番号11/026,276に開示された他のチャージバランス構造は、デバイスの性能特性のさらなる改善のためにここに開示された種々の実施例と組み合わせることとしてもよい。
【0029】
従来のシリコンカーバイドベースのトレンチゲートトランジスタの制限は、ゲート酸化膜の低ブレークダウン電圧である。本発明に従って、この問題はショットキーコンタクト凹部をより深く伸長させることにより対応できる。例えば、ゲートトレンチの深さの2分の1より深く伸長させる。図5は、典型的な実施例であり、ショットキーコンタクト凹部がおおよそゲートトレンチ506と同じ深さにまで伸長している。深いショットキーコンタクトは、高電界からゲート酸化膜508をシールドする役割を持ち、その結果、ゲート酸化膜のブレークダウンを改善する。このことは図7Aに示されている。図7Aは、2つのSiCベースの蓄積型FETのシミュレーション結果であり、一方はより深いショットキーコンタクト凹部を有する。浅いショットキーコンタクト凹部を有するトランジスタにおいてトレンチの底部に沿って発生していた電界線(右図)は、より深いショットキーコンタクト凹部を有するトランジスタの場合において解消されている(左図)。右図におけるゲートトレンチの下方の電界線は、底部から上部までの電界増加を反映する。最下部の電界線は最大電界に相当し、最上部の電界線は最低電界に相当する。
【0030】
深いショットキーコンタクト凹部にさらなる利点は、阻止状態におけるトランジスタのリークを低減できることである。このことは、図7Bに示すシミュレーション結果においてより明確に示されている。図7Bは、ドレイン電流対ドレイン電圧特性を深いショットキーコンタクト凹部と浅いコンタクト凹部についてプロットしたものである。図示するように、浅いコンタクト凹部の場合にはドレイン電圧が0Vから200Vまで増加するのに伴ってドレイン電流が連続的に上昇するのに対し、深いショットキーコンタクト凹部の場合にはドレイン電流はフラットのままである。故に、エピタキシャル層504内部おいてショットキーコンタクト凹部をより深く形成することによりゲート酸化膜のブレークダウン電圧を高くできるだけでなく、トランジスタの実質的なリーク電流の低減が達成される。
【0031】
深いショットキーコンタクト凹部の構造(例えば図5に示す)は、シリコンカーバイドベースのトランジスタに特に適している。なぜなら、ゲートトレンチはシリコンベースのトランジスタと比較してエピタキシャル層内に深く伸長させる必要がないからである。このことは、位置決めおよびエッチングが比較的容易な浅いショットキーコンタクト凹部の形成を許容する。しかしながら、ゲート酸化膜のブレークダウンおよびトランジスタのリークに関する同様の改善がSiC、GaNおよびGaAs等の他の種類の材料を使用した同様の構造体によってもたらされる。
【0032】
図6は、図5の構造における蓄積型FETの変形例であるエンハンスメント型FETを示している。図6に示すように、P型のボディ領域613が対応するソース領域614の直下においてトレンチの側壁部に沿って伸長している。図示するように深いコンタクト開口606がボディ領域613の底面より下方まで伸長し、表面導電体層620とn型エピタキシャル層604との間でショットキーコンタクトが形成されるようになっている。従来のMOSFETと同様、図6に示すMOSFETがオン状態にあるときには、電流はボディ領域613内の各トレンチの側壁部に沿って伸長しているチャンネルを流れる。図6の実施例の変形例においては、スペーサ616が除去され、表面導電体層620がソース領域614の上部表面に沿ってソース領域614に接続する。
【0033】
図8は、本発明の典型的な他の実施例である単一のセル内においてショットキーダイオードと最適に一体化されたスペーサソース領域を有する蓄積モードFET(accumulation mode FET)の断面図を示している。n型エピタキシャル層1104はn型基板1102上に延在し、且つ接合されている。ゲートトレンチ1106はエピタキシャル層1104内にまで伸長し、且つ終端している。各ゲートトレンチ1106は、その側壁部および底部に沿った誘電体層108に表面を覆われている。各ゲートトレンチ1106はゲート1110とゲート1110上部の絶縁体材料1112とを含む。n型のスペーサソース領域1114は例えばn型ポリシリコンからなり、エピタキシャル層1104の上部であってトレンチ1106の各側面に位置する。
【0034】
スペーサソース領域1114は、コンタクト開口1118を形成し、このコンタクト開口1118を介して表面導電体層1120がエピタキシャル層1104およびソース領域1114の両方に電気的に接続する。表面導電体層1120はショットキーバリアメタルを構成する。エピタキシャル層1104は低濃度であるため、表面導電体層1120はエピタキシャル層1104とショットキーコンタクトを形成する。
【0035】
先の実施例のように構造体1100における蓄積型トランジスタ(accumulation-mode transistor)は、導電チャンネルをその内部に形成する遮断ウェル(blocking well)(本実施例の場合P型)やボディ領域を含んでいない。その代わりトレンチの側壁部に沿ってエピタキシャル層1104内に蓄積層(accumulation layer)が形成されたときに導電チャンネルが形成される。構造体1100のFETは、チャンネル領域のドーピング濃度およびゲート1110のドーピングタイプに応じてノーマリオン又はノーマリオフとなる。チャンネル領域が全体的に空乏化および軽度に反転するとターンオフとなる。また、反転チャンネルが形成されないため、チャンネル抵抗は排除され、その結果トランジスタの電力対応能力および電力効率が改善する。さらに、pnボディダイオードを有していないため、pnダイオードに起因する同期整流回路におけるロスが排除される。
【0036】
図8に示す実施例において、構造体1100におけるFETはソース配線を形成する表面導電体層(1120)およびドレイン配線を形成する底面導電体層(図示せず)を含む縦型のトレンチゲート蓄積型MOSFETである。他の実施例においては、基板1102をP型とし、蓄積型IGBTを形成することとしてもよい。
【0037】
図9A〜9H、9I-1および9J-1は、本発明の実施例である図8における一体化されたFET/ショットキーダイオード構造1100を形成するためのプロセスステップを示す断面図である。図9Aに示すように、n型エピタキシャル層1204が従来の製法によりn型基板1202上に形成される。他の方法として、エピタキシャル層1204を含む初期ウエハを使用してもよい。図9Bに示すように、マスク(図示せず)を使用して位置決めおよびシリコンエッチして従来の製法によりトレンチ1206を形成する。トレンチ形成においては従来のドライエッチ又はウェットエッチを使用することができる。トレンチ1206はエピタキシャル層1204内にまで伸長し終端している。図9Cに示すように、例えば酸化膜等からなる誘電体層1208がトレンチ1206の側壁および底部表面を覆うように構造体の上に成長または堆積される。
【0038】
図9Dに示すようにポリシリコン1209の層が従来の製法により堆積され、トレンチ1206を充填する。ポリシリコン層1209は、所望のゲートドーピングタイプおよび濃度を得るためにその場ドープしてもよい。図9Eに示すように、ポリシリコン層1209は、従来製法によりエッチバックされ、トレンチ1206内に埋め込まれ、埋め込みゲート1210を形成する。
【0039】
図9Fに示すように、例えば酸化物等からなる誘電体層1211が構造体上に形成された後、従来の製法により平坦化される。図9Gに示すように、平坦化された誘電体層1211(少なくとも活性領域内)の全面的なエッチングが行われ、エピタキシャル層1204の表面領域を露出させる一方誘電体層1211の一部1212をゲート1210の上部に残す。図9Hに示すように、エピタキシャル層1204はエッチバックされ、その後のソーススペーサ1214の形成に十分に適合させるために誘電体材料1212の側壁部を露出させる。図9I-1に示すように例えばポリシリコンからなる導電体層が堆積された後エッチバックされ、露出した誘電体材料1212の側壁部に隣接する高濃度ソーススペーサ1214を形成する。ここでポリシリコンはソーススペーサ1214の形成するために使用されるところ、ポリシリコンは高濃度ソーススペーサを得るためにその場ドープされることとしてもよい。図9J-2に示すように、表面導電体層1220が従来の製法により形成される。導電体層1220は、ショットキーバリアメタルを構成する。一例として、導電体層1220はチタンからなる。図示するように、ソーススペーサ1214はコンタクト開口1218を形成し、これを介して表面導電体層1220がエピタキシャル層1204に接続する。導電体層1220はソーススペーサ1214にも接触している。ソーススペーサ1214は高濃度であり、エピタキシャル層1204は低濃度であるため、表面導電体層1220は、ソーススペーサ1214とオーミックコンタクトを形成し、エピタキシャル層1204とショットキーコンタクトを形成する。
【0040】
図9I-2および9J-2は、図9I-1および図9J-1に示されたステップの代替のプロセスステップを示す断面図であり、結果として、図8に示された構造体の変形例である。ポリシリコンエッチがエピタキシャル層1204が露出した時点で停止される図9I-1に示されたステップと比較して、図9I-2に示すステップにおいては、ポリシリコンエッチが継続され、ソーススペーサの間の露出したエピタキシャル層に凹部を形成する。図示するように、追加的なエッチングにより、図9I-2におけるソーススペーサ1215は図9I-1におけるソーススペーサ1214よりも小さくなる。図9J-2に示すように、表面導電体層1221が従来の製法により構造体の上に形成される。表面導電体層1221は、ソーススペーサ1215とオーミックコンタクトを形成し、領域1219においてエピタキシャル層1204とショットキーコンタクトを形成する。
【0041】
図示するように、ショットキーコンタクトおよびソーススペーサはトレンチ1406に対してセルフアラインされる。さらに、ショットキーコンタクトは低オン抵抗Rdsonをもたらし、その結果、オン状態におけるロスの低下、そしてトランジスタの逆回復特性の改善をももたらす。また、セル間隔を狭くすることなく良好な阻止能力が得られる。それに加え、図7の図解に関連して図9I-2および図9J-2に示される実施例における埋め込みショットキーコンタクトの更なる利点は、遮断状態におけるトランジスタリークの低減である。また、ポリシリコンソーススペーサは従来の拡散ソース領域よりも小さい領域しか消費しない。このことは、より広いショットキーコンタクトエリアをもたらすという有利な結果となる。
【0042】
図10は、シールド電極1324がゲート1310下方に形成された図8に示す実施例の変形例を示す断面図である。シールド電極1324は、ミラー容量がごく僅かになるように低減させるのを補助し、これにより、トランジスタのスイッチングロスを大幅に低減させる。シールド電極1324は、設計および性能要求に応じてソーススペーサと同電位又はグランド電位又はその他の電位に電気的にバイアスされる。必要に応じて互いに同電位若しくは異なる電位にバイアスされた1つ以上のシールド電極がゲート1310の各々の下方に形成されていてもよい。このようなシールド電極を形成するための1つ以上の方法は、上記の同一出願人による出願番号11/026,276において開示されている。
【0043】
埋め込みショットキーコンタクトの適用およびシールド電極の適用による利点は、図11および図12の2つの例によって示されるように単一構造においてこれらを組み合わせることによって実現し得る。図11は、ポリシリコンソーススペーサ1415を有する蓄積モードFETにおける埋め込みショットキーコンタクトおよびシールド電極の適用を示している。図12は、従来の拡散法により形成されたソース領域1517を有する蓄積モードFETにおける埋め込みショットキーコンタクトおよびシールド電極の適用を示している。図13は、P型領域1623を導入することにより修正されたショットキー領域を有する図11の実施例の変形例を示している。P型領域1623は表面の導電体層1620を形成する前にショットキー領域においてp型ドーパントを注入することにより形成されることとしてもよい。その結果、広く知られている複合型P-i-Nショットキー(MPS)構造が隣接するトレンチの間の領域に形成される。実質的に遮断ジャンクションが蓄積型トランジスタ内に導入される。当該技術分野において周知のように、MPS構造は遮断状態におけるトランジスタのリークを低減させる。
【0044】
図14は、図1における構造体を使用したシミュレーション結果を示している。MEDICIデバイスシミュレータが使用された。図14は、ドレイン電流対ドレイン電圧特性がプロットされた左図およびゲート電圧対ゲートチャージ電荷特性がプロットされた右図を含んでいる。左側のプロットは1 x 10-14 Amperes/μmという低いリーク電流および35V以上というBVDSSがもたらされていることを示し、右側のプロットはシールド電極がミラー容量の排除に寄与していることを示している。
【0045】
図9A〜9H、9I-1、9J-1、9I-2および9J-2によって示される典型的なプロセスシーケンスおよび図10、図11における典型的なトランジスタ構造においては拡散および注入処理は使用されない。一方、これらのプロセスシーケンスは従来の結晶質のシリコン材料に使用することができるほか、拡散、注入およびドーパントの活性化を実施およびコントロールするのが困難であるシリコンカーバイド(SiC)、窒化ガリウム(GaN)、ガリウムヒ素(GaAs)といった他のタイプの材料の使用に特に適している。そのような実施例においては、基板、基板上のエピタキシャル層、ソース領域およびトランジスタの他の領域はSiC、GaN、又はGaAsのいずれかによって構成し得る。さらに、従来のシリコンカーバイドベースのエンハンスメントモードFETにおいては反転チャンネルのオン抵抗に対する影響は特に高い。対照的に図9J-1、図9J-2、図10、および図11に示される蓄積型トランジスタのシリコンカーバイドの実施例においては蓄積チャンネルのオン抵抗に対する影響は十分に低い。
【0046】
上記した実施例は、主に蓄積モードFETへの適用について説明されたが、上記した特徴および利点はエンハンスメントモードFETにおいても実現し得る。例えば、図2A〜2I及び図3A〜3Eに示されたプロセスシーケンスは上方のエピタキシャル領域205を形成する前に、下方のエピタキシャル層204内にp型ウェル領域を形成することによって変更することができる。図9A〜9H、91-1、9J-1および図9A〜9H、91-2および9J-2に示されるプロセスシーケンスもまたソーススペーサ1214および1215を形成する前にエピタキシャル層1204内にp型ウェル領域を形成することによって変更することができる。ショットキーダイオードと一体化されたエンハンスメントモードFETを得るために、先に述べた構造およびプロセスシーケンスの実施例を変更する他の多くの方法は、この開示を参酌した当業者にとっては明白である。
【0047】
図15A〜15Hは、本発明の他の実施例であるトレンチゲートFETを形成するためのプロセスステップを示す簡略された断面図である。図15Aに示すように、低濃度p型ボディ領域1704が従来の注入法およびドライブ法によってn型領域1702内に形成される。一例として、n型領域1702はその上により低濃度でドープされたn型エピタキシャル領域が形成されている高濃度の基板領域によって構成される。このような実施例においては、ボディ領域1704はn型エピタキシャル層内に形成される。
【0048】
図15Bに示すように、下方誘電体層1706、中間誘電体層1708および上方誘電体層1710からなる誘電体スタックがボディ領域1704上に形成される。中間誘電体層は、上方誘電体材料とは異なる誘電体材料であることが要求される。一例として、誘電体スタックは、酸化膜−窒化膜−酸化膜により構成される。図示するように、中間誘電体層1708の厚さは製造工程の後のステップにおいてゲート上に形成される誘電体キャップ1720(図15D)の厚さに影響を与える。そのため、注意深く選択しなければならない。製造工程の後のステップにおける下方誘電体層1706の除去の間に起る誘電体層1720の厚みの減少を最小限にするために下方誘電体層1706は比較的薄い。図示するように誘電体スタックは、パターニングされエッチングされて開口1712が位置決めされる。開口1712を介してゲートトレンチが後に形成される。
【0049】
図15Cに示すように、従来のシリコンエッチが行われ、ボディ領域1704を貫通し、n型領域1702内で終端するトレンチ1703が形成される。トレンチの側壁部および底部の表面を覆うゲート絶縁層1714が形成され、これに続いて従来の製法によりポリシリコン層1716が堆積される。図15Dに示すように、ポリシリコン層1716がトレンチ内に埋め込まれ、ゲート1718を形成する。誘電体層が構造体の上部に形成され、その後、誘電体キャップ1720がゲート1718の真上に残るようにエッチバックされる。窒化物層1708は、誘電体層のエッチバックの際にエッチストッパー又はエッチストップ検出層としての機能を果たす。図15Eに示すように、窒化物層1708は従来の製法により選択的に除去されて誘電体キャップ1720の側壁部が露出する。その結果、下方の酸化物層1706はボディ領域1704上に残り、誘電体キャップ1720もゲート1718上に原型を保ったまま残る。
【0050】
図15Fに示すように、デバイスの活性領域において全面的なソース注入が行われ、トレンチ1703の両側上部のボディ領域1704内に高濃度n型領域1722が形成される。その後、誘電体スペーサ1724(例えば酸化物からなる)が従来の製法により誘電体キャップ1720の露出した側壁部に沿って形成される。注入されたドーパントの活性化およびドライブインがこのプロセスシーケンスの段階又は後の段階で行われる。図15Gに示すように、シリコンエッチが行われ、n型領域1722の露出した表面にn型領域1722を完全に貫通してボディ領域1704に至る凹部を形成する。n型領域1722の部分1726はスペーサ1724の直下に残り、デバイスのソース領域を形成する。その後、高濃度のボディ領域1728が凹部領域内に形成される。一例として、高濃度ボディ領域1728は、従来のシリコンエピタキシャル成長を使用して、エッチングされたシリコンにp+型シリコンを充填することにより形成される。これにより高濃度ボディ領域1728およびソース領域1726はトレンチ1703に対してセルフアラインされる。
【0051】
図15Hに示すように、誘電体キャップ1720およびスペーサ1724は部分的にエッチバックされ、ソース領域1726の表面エリアを露出させる。エッチングの後、ドーム型の誘電体1703がゲート1718上に残る。その後、表面導電体層1732がソース領域1726および高濃度ボディ領域1728に接続するように形成される。ドーム型の誘電体1730は、ゲート1718を表面導電体層1732から電気的に絶縁する役割を果たす。一例として、n型領域1702は、その下に広がる高濃度n型基板(図示せず)を有する低濃度のエピタキシャル層である。本実施例においては、裏面側の導電体層(図示せず)が基板に接触して形成される。裏面側の導電体層はデバイスのドレイン端子を形成する。セルフアラインされたソースおよび高濃度ボディ領域を有するトレンチゲートFETはこのようにして形成される。
【0052】
代替の実施例においては、厚い誘電体層(例えば酸化物からなる)がゲート1703を形成する前にトレンチ103の底部に沿って形成される。厚底の誘電体は、ゲート絶縁膜1714よりも厚く、ゲート−ドレイン間のキャパシタンスを低減させる役割を果たす。その結果、デバイスのスイッチングスピードが改善される。さらなる他の実施例においては、図4および図10〜13に示すものと同様にシールド電極がゲート1718の下方に形成される。
【0053】
図15A〜図15Hに示されるプロセスシーケンスのさらなる他の変形例においては、図15Fに該当するステップの後、露出したシリコン表面には凹部が形成されず、その代わり、高濃度のボディ注入およびドライブイン工程が行われ、n型領域1722を貫通し、ボディ領域1704に至る高濃度ボディ領域が形成される。ドライブイン工程の際の横方向拡散によって誘電体スペーサ1724の下に高濃度ボディ領域1728が広がることを除き図15と同様の断面図が得られる。誘電体スペーサ1724は、n型領域1722が高濃度ボディ領域の横方向拡散の際に全体的に浸食されないことを保証するのに十分な幅が要求される。これは厚い中間誘電体層1708を選択することにより達成できる。
【0054】
図15Aから図15Hにおいて図解したようにセルフアラインされたソースおよびボディ領域を得るための誘電体スタックを使用する製法は、ここに開示した多くの製造工程の実施例において同様に実施できる。例えば、図3Aから図3Eに示される製造工程の実施例において、図3A、3Bに該当するステップはセルフアラインされたソース領域およびショットキーコンタクトを得るために以下に示すように図15Bから図15Eによって示される製造工程に置き換えることができる。
【0055】
図3Aのトレンチ306を形成するために使用されるマスクは、3層の誘電体層からなる誘電体スタックに置き換えられる。誘電体スタックはトレンチ形成位置に開口を形成するためにパターニングおよびエッチングが施される(図15Bおよび図15Cと同様に)。図3BにおいてONO合成膜の開口は誘電体キャップで満たされ(図15Dにおける誘電体キャップ1720と同様に)、その後、ONO合成膜の最上部の酸化膜および中間の窒化膜は除去され、誘電体キャップの側壁部が露出する(図15Eと同様に)。図3Cから図3Eによって示される残りの製造工程については変更はない。図3Bにおいて実施されるn+エピ層305のエッチングはもはや必要ではなく、より薄いエピタキシャル層305が使用される。
【0056】
誘電体スタックを使用する製法は、上記したものと同様の方法で図9B〜9に該当する製造工程を図15B〜15Eに示される製造工程に置き換えることによって図9A〜9Jに示される製造工程の実施例においても実施することができる。
【0057】
図16は、本発明の実施例である(表面メタルの形成前において)非平面の上端面を有するpチャンネルトレンチゲートFETの簡略化された等角投影図である。本発明はpチャンネルFETに限定されない。当業者であればこの開示に基づいてnチャンネルFET又は他のタイプのパワートランジスタについて本発明を実施するための方法を理解するであろう。図16においては、下方の領域を明らかにするために表面のメタル層1832が剥離されている。同様に誘電体キャップ1820は、説明のために右側2つのゲート1818の上部から部分的に除去されている。図示するように、低濃度n型ボディ領域1804は低濃度p型領域1802の上方に広がっている。一例として、p型領域1802は、高濃度p型基板(図示せず)の上方に形成されたエピタキシャル層であり、ボディ領域1804は、当該技術分野において公知の適当なドーパントを注入およびドライブすることによってエピタキシャル層1802内に形成される。
【0058】
ゲートトレンチ1806は、ボディ領域1804を貫通し、p型領域1802内で終端するように伸長している。各ゲートトレンチ1806はゲート絶縁膜1805に内部を覆われ、その後隣接するシリコンメサ領域の上端面に対して奥まった所に位置するポリシリコンによって満たされる。誘電体キャップ1820は、各ゲートの上部において垂直方向に伸長している。高濃度p型ソース領域1826は隣接するトレンチの間のボディ領域1804内に形成される。図示するように、誘電体キャップ1820の上端面は、ソース領域1826の上端面よりも高い平面に位置し、その結果上面が非平面となる。一例として、この非平面は誘電体キャップ1820の間のシリコンメサに凹部を形成することによりもたらされる。高濃度ボディ領域1828は隣接するトレンチの間のストライプ形状のボディ領域に沿って間欠的に形成されている。表面メタル層1832は構造体の上に形成され、ソース領域1826および高濃度ボディ領域1828の両方に電気的に接続される。このFET構造はソースのストライプに沿って高濃度ボディ領域を間欠的に形成することによってセルピッチが減少し、その結果、高密度のFETを実現できる点で有利である。
【0059】
図17A、図17B-1および図17B-2は図16のFETを形成するための2つの方法を示すために使用される。これらの図は高濃度ボディ領域を示していない。なぜなら、これらの図は図16の等角投影図の前面に沿った断面図に相当するからである。図17Aに示すように、n型ボディ領域1904が従来の注入およびドライブインの製法によりp型のエピタキシャル層1902内に形成される。トレンチ1906、トレンチ1906内部を覆うゲート絶縁膜1907および埋め込まれたポリシリコンゲート1918が公知の製法により形成される。誘電体層が構造体の上に形成された後、平坦化され、最終的にはシリコン表面が露出するまで均一にエッチバックされる。その後、各ゲートの真上の空間には、誘電体キャップ1920が充填される。一例では、隣接する誘電体領域1920の間のシリコンメサの露出した表面は、誘電体領域1920の上端面と底面の中間の深さまで凹部形成され、それに続いてソース注入が行われp型ソース領域を形成する。代替の例では、シリコンに凹部を形成する前にソース形成が行われる。高濃度ボディ領域(図示せず)はソース領域を形成する前又は後に形成することができる。
【0060】
図17B-1は、変形例を示しており、誘電体領域1920の側壁部上方が露出するようにシリコンに凹部形成がなされる(すなわち、ソース領域1926はフラットな表面を有する)。図17B-2は、他の変形例を示しており、隣接するトレンチの間のソース領域の表面がボウル形状となるようにシリコンの凹部形成がなされ、その結果、誘電体領域1920の側壁部が露出されない。一例として、これは異方性シリコンエッチを行うことで実現される。図17B-2の変形例における利点は、表面導電体層1935に接続するためのより広いソース表面エリアがもたらされ、その結果、接触抵抗が低減される。また、高濃度ボディ領域をソースストライプに沿って間欠的に形成することでより狭いセルピッチひいては高密度のFETが得られる。
【0061】
図18は、セルフアラインされた高濃度ボディ領域およびソース領域を有する極めてコンパクトなトレンチゲートFETを得るための製法を示す簡略化された断面図である。図18に示すように、その内部にゲート2012を有するゲートトレンチはpウェル領域2004を貫通しn型ドリフト領域2000内部で終端する。一例として、n型ドリフト領域2000は、高濃度n型基板(図示せず)上に形成されたエピタキシャル層である。各ゲートトレンチは、ゲート2012上に誘電体キャップ2014を含んでいる。図示するように、2つのトレンチの間のメサ領域は凹部が形成されており、このシリコンリセスは誘電体キャップ2014の頂上部近傍からメサリセスの底部まで伸びる傾斜した外壁部を有する。
【0062】
メサリセスの底面に向かって垂直に伸びる実線矢印2019によって示されるように高濃度ドープされたp型の高濃度ボディ領域2016が例えばBF2等のドーパントの全面的な注入を入射角0度で行うことによって形成される。高濃度ボディ注入が入射角0度で行われることにより、各トレンチ側壁部の対向する傾斜部およびこれに近接するメサリセスの外壁部は、注入ドーパントの種類および注入エネルギー等の注入条件の入念な選択を併せて行うことにより、注入されたドーパントがウェル領域2004内のトレンチ側壁部に沿って拡がるチャンネル領域に到達しないことを保証する。
【0063】
2本の斜め方向の破線矢印2018によって示されるように、n型ドーパントの角度付けがなされた2パスによる注入が行われ、各メサリセスの傾斜した壁部に沿ってソース領域2020が形成される。図示するように、トレンチの上方のコーナー部は、高濃度ボディ領域の中央部分へソースが注入されるのを阻止する。
【0064】
セルフアラインされた高濃度ボディ領域およびソース領域は、セルピッチの顕著な縮小を可能とし、その結果、高密度のセル構造となる。換言すれば、トランジスタのオン抵抗を低減させるのに役立つ。更に、セルフアラインされた高濃度ボディ領域は、UIL(unclamped inductive switching)耐性を改善するのに役立つ。更に、セルフアライン法によるソース領域および高濃度ボディ領域の形成はマスク数を低減し、その結果、製造コストを低減させ更に製造工程の簡略化および製造歩留りの改善をもたらす。更に、ソース領域および高濃度ボディ領域の特有の構造は、(i)メサリセスの傾斜した外壁部は広いソース表面積をもたらし、ソースコンタクト抵抗の低減に役立ち、(ii)高濃度ボディ領域はソース領域とオーバーラップし、トランジスタのUIL耐性を改善するのに役立つという点で有利となる。更に見てわかるように、図18において示される技法は、多くの厚底の誘電体プロセスに適合し、ロコスプロセスに好適である。
【0065】
図18A〜18I、図19A〜19H、図20A〜20G、図21A〜21Hおよび図22A〜22Fは、様々なプロセスシーケンスを示し、図18に示される技法がセルフアラインされた特徴を有する種々のFET構造の形成に使用されている。ここに提供された図18に示される技法を含む開示内容についての他の多くのプロセスシーケンス又はその変形例は、この開示を見た当業者によって想起し得る。
【0066】
図18A〜18Iは、本発明の他の実施例であるセルフアラインされたソース領域および高濃度ボディ領域を有するトレンチゲートFETを形成するための異なるプロセスステップを示す断面図である。図18Aに示すように、従来のシリコンエッチおよびロコス工程が使用され絶縁充填トレンチ2001が終端領域内に形成される。パッド酸化層(図示ぜず)および窒化物層(図示せず)がn型シリコン領域2000上に最初に形成される。その後第1マスクがシリコンが除去されるべき終端領域内のシリコン領域2000の部分を位置決めするために使用される。窒化物層、パッド酸化層およびその下方のシリコン領域が第1マスクを介して除去され終端領域においてトレンチ2001を形成する。その後ローカル酸化が実施され、トレンチ2001が絶縁材料2002で満たされる。図示しないが、初期の材料は、その上部においてn型領域2000が例えばエピタキシャルに形成された高濃度n型基板からなることとしてもよい。
【0067】
図18Bに示すように、全面的なウェル注入およびドライブインが実施され、シリコン領域2000内にp型ウェル領域2004を形成する。別の方法として、注入された不純物は工程の後半の段階においてドライブされてもよい。図18Cに示すように、第2マスキング工程が実施され、ウェル領域2004を貫通しシリコン領域2000内部で終端するように伸長するトレンチ2006を位置決めし、エッチングする。トレンチ2006の底部は、例えば高密度プラズマ(HDP)酸化物の堆積によって満たされ、その後堆積されたHDP酸化物をエッチングすることによって絶縁材料で満たされ厚底酸化層2008を形成する。
【0068】
図18Dに示すように、ゲート絶縁層2010がトレンチ側壁部を含む全ての表面領域に沿って形成される。その後ポリシリコンが堆積され(例えばその場で)ドープされる。第3マスクがポリシリコンを位置決めし、エッチングするために使用され、活性領域内に埋め込みゲート2012A、終端トレンチゲート2012Bおよび表面ゲート2012Cを形成する。図18Eに示すように、誘電体層が構造体の上部に形成される。その後、第4マスクが使用され、誘電体領域がエッチバックされるべき活性領域の部分および終端領域内の開口2015を位置決めする。誘電体層はマスクの開口部分を介してシリコンに到達するまでエッチングされる。その結果、活性領域において各ゲート2012Aの真上の空間は誘電体材料2014Aで満たされたままである。その一方で終端領域においては開口2015が形成される。図示するように、活性領域内のウェル領域2004Bおよび終端領域内のウェル領域2004Aの表面が露出する。
【0069】
図18Fに示すように、シリコンエッチステップが実施され、活性領域および終端領域内の露出したシリコン表面に凹部を形成する。略ボウル型のシリコン表面が、活性領域内の隣接するトレンチ間のウェル領域2004Bおよび終端領域内のウェル領域2004A内に形成される。次に、入射角0度で高濃度ボディ注入(例えばBF2)が実施され、活性領域のウェル領域2004B内にp型高濃度ボディ領域2016Bを形成し、終端領域のウェル領域2004A内に高濃度ボディ領域2016Aを形成する。その後、ソース領域2020が矢印2018で示されるように角度付けがなされた2パスのソース注入により形成される。2パスの角度付けがなされた注入においては、トレンチ上方のコーナーが高濃度ボディ領域の中央部分2016Bが注入を受けるのを回避するように角度付けがなされてn型不純物が注入される。その結果、高濃度ボディ領域の中央部分2016Bの原型を保ちつつ、ソース領域2020がトレンチに直接隣接して形成される。開口2015(図18E)のアスペクト比および2パスソース注入の角度により、終端のウェル領域2004Aはソース注入を受けない。
【0070】
図18Gに示すように、活性化ステップが実施され、注入されたドーパントがドライブされる。その後第5マスクが絶縁層2014Cの位置決めおよびエッチングに使用されゲートコンタクト開口2019が形成される。図18Hに示すように、(例えば金属からなる)導電体層が構造体の上部に形成される。第6マスクが導電体層を位置決めし、エッチングするために使用され、ソース導電体層2021Aがゲート導電体層2021Bから分離される。図18Iに示すように、保護層が堆積される。第7マスクが保護層の一部をエッチングするために使用され、これにより、ワイヤーボンドコンタクトが形成されるべきソースおよびゲート領域を位置決めする。本実施例においては、保護層は必ずしも必要ではなく、これに伴いマスクおよび製造工程は排除される。
【0071】
以上のように、高濃度ボディ領域2016Bおよびソース領域2020の形成においてマスクを使用していない。また、高濃度ボディ領域およびソース領域の双方はトレンチエッジによりセルフアラインされる。更に、高濃度ボディ領域はソース領域2020下方においてオーバーラップするものの、チャンネル領域には伸長していない。その結果、優れたスナップバックおよびUIL耐性を伴う狭いセルピッチが達成される。小さいセルピッチはより低いRdsonの達成に役立つ。また、ソース領域2020がウェル領域2004Bの外周のカーブした表面に沿って形成されるのでより広いソースコンタクト領域がもたらされ、その結果、より低いソースコンタクト抵抗が達成される。更に、マスキング工程の数を少なくしたシンプルなプロセスシーケンスは、多くの厚底酸化(thick bottom oxide (TBO))プロセス要素に適合し、TOB形成のロコス法に好適である。
【0072】
図18A〜18Iの断面図は、単に典型的なプロセスシーケンスおよび典型的な最終構造を示したものである。このプロセスシーケンスはマスク数を更に低減し、また以下の図19A〜19H、20A〜20G、21A〜21Hおよび22A〜22Fにおけるプロセスシーケンスによって示されるものを含む異なる最終構造を導入した様々な方法において最適化し得る。
【0073】
図19A〜19Hは、図18A〜18Iの工程と比較して表面ポリシリコンの代わりにマスクの数の低減を可能とする埋め込みポリシリコンが形成されたプロセスシーケンスの断面図であり、図19A〜19Cに示される製造工程は、図18A〜18Cに示されるものと同様であるので、その説明はしない。図19Dに示すように、ゲート絶縁膜2110が形成され、その後ポリシリコンが堆積されドープされる。堆積されたポリシリコンの全面的なエッチングが行われ、トレンチ内に埋め込みゲート2112が残される。先の実施例である図18Dにおけるゲートマスクはここでは排除される。図19Eに示すように、図18Eと同様の製造工程が実施され、各ゲート2112の真上の空間が誘電体材料2114Aによって満たされ、一方、開口2115が終端pウェル2014A上の誘電体層に形成される。図19Fに示すように、図18Fと同様の製造工程が実施され、セルフアラインされた高濃度ボディ領域2116A、2116Bおよびセルフアラインされたソース領域2120を形成する。
【0074】
図19Gに示すように、ゲートコンタクトマスク(第4マスク)が使用され、左側のゲートトレンチの遠方上部の誘電体層にコンタクト開口2113を位置決めし、エッチングする。続いて、注入されたドーパントを活性化する。ゲートコンタクト開口2113は、図19Gには図示しないが3次元的に相互接続された埋め込みゲートへの電気的接続をもたらす。代替の実施例においては、終端pウェル2104Aはフロートであってもよく、その結果終端ソース導電体層2121Aは排除される。
【0075】
図19Hに示すように、(例えば金属からなる)導電体層が堆積され、続いてマスキングステップ(第5マスク)が実施され、ソース導電体層2121Aをゲート導電体層2121Bから分離する。以上のように、5つのマスクのみが図19A〜19Hに示されたプロセスにおいて使用される。ゲートおよびソース導電体層の直下の薄い層は任意に設けられるバリアメタルである。
【0076】
図20A〜20Gは、図18A〜18Iによって示されるプロセスシーケンスと比較してより少ないマスクを使用する他のプロセスシーケンスの断面図である。図20A〜20Dに示すプロセスステップは図18A〜18Dに示されるものと同様であるので、その説明はしない。図20Eに示すプロセスシーケンスは図18Eに示す工程と同様であり、第4マスクが表面ポリシリコン2212C上の終端誘電体層に付加的な開口2217を形成するために使用される。図20Fに示すプロセスシーケンスは図18Fに示すものと同様である。しかしながら、表面ポリシリコン2212Cの上の開口2217(図20E)により、露出したメサ表面に凹部形成するためのシリコンエッチを行うと、表面ポリシリコン2212Cの露出部分もエッチングされ、そこに開口2218が形成される。その結果、表面ポリシリコンの側壁部はコンタクト開口2218を介して露出する。活性領域内のメサリセスの深さおよび表面ポリシリコン2212Cの厚さによって、メサリセスエッチは表面ポリシリコン221Cを完全に貫通し又は開口2218の底面に沿った薄いポリシリコンの層が残る。一例として、開口2218はそのアスペクト比が2アングルソース注入2218が表面ポリシリコンの部位2213Aと2213Bの側壁に到達するのを許容するように形成される。このことは後に形成されるゲート導電体層2221B(図20G)と表面ポリシリコンの部位2213Aおよび2213Bとの間のコンタクト抵抗を最小化するのに有利となる。
【0077】
図20Gに示すプロセスシーケンスは、注入領域の活性化を含むことを除き、図18Hに示すものと同様である。また、ゲート導電体層2021Bがポリシリコン2012Cの表面上部に接続している図18Hとは異なり、図20Gのゲート導伝体層2221Bは開口2218を介して表面ポリシリコンの側壁部に接続している。図20Fのシリコンリセスステップの後に表面ポリシリコン2212Cが完全に貫通していない場合には(すなわち、開口2218の底面に沿ってその一部が残っている場合には)、ゲート導電体層2021Bは開口2218内の残ったポリシリコンの表面エリアに接続することになる。
【0078】
図20Gに示すように、ソースおよびゲート導電体層直下の薄い層は付加的なバリアメタルである。この実施例は、図19A〜19Hの実施例と同様、導電体層を形成するまでのステップを通じて5つのマスクのみが使用され、さらに表面領域は周辺的なゲート導電体層2121B(図19H)を取り囲むソース導電体層2121A(図19H)を排除することによって維持される点で有利である。
【0079】
図21A〜図21Hは、ショットキーダイオードがFETと一体化されていることを除き、図18A〜18Iによって示されるプロセスの結果得られるものと同様のトレンチゲートFETを形成するための異なるプロセスステップを示す断面図である。図21Aに示されるプロセスシーケンスは図18Aに示されるものと同様であり、その説明は省略する。図21Bに示すように、pウェルブロッキングマスク(第2マスク)を使用してp型不純物が注入され、ドライブされてn型シリコン領域2300内にウェル領域2304を形成する。注入された不純物はプロセスシーケンスの後半の段階でドライブされることとしてもよい。pウェルブロッキングマスクは、後述のショットキー領域を形成するシリコン領域2300の部位2303内にp型不純物が注入されるのを回避する。
【0080】
図21Cおよび21Dに示すように、図18Cおよび18Dと同様の製造工程が実施され、従って、その説明はしない。図21Eに示すように、図18Eと同様の製造工程が実施される。しかしながら、コンタクトマスク(第5マスク)および誘電体の平坦化ステップが実施される。その結果、ショットキー領域2303上に残された絶縁層の一部分2314Dが形成され、ショットキー領域が後のソースおよび高濃度ボディ注入ステップ(図21F)の際にドーパントを受けるのを回避する。図21Fに示すプロセスシーケンスは、図18Fと同様であるので、その説明はしない。
【0081】
図21Gに示すように、活性化ステップが実施され、注入されたドーパントをドライブする。その後、第6マスクがショットキー領域2303上の絶縁体領域2314Dを位置決めし、エッチングするためにそして、表面ゲート2312C上にゲートコンタクト開口を形成するために使用される。図21Hに示すプロセスシーケンスは、例えばバリアメタルとしてのチタンシリサイドを使用してソース導電体層2321Aがソースおよび高濃度ボディ領域に加えてショットキー領域2303にコンタクトし、シリコン領域2300とショットキーコンタクトを形成している点を除き図18Hに示すものと同様である。その結果、ショットキーダイオードと一体化したトレンチゲートFETが形成される。
【0082】
図21A〜21Hは図18〜18Iによって示されるプロセスシーケンスにおいてショットキーダイオードを一体形成する方法を示すものであり、図19A〜19H、20A〜20G、21A〜21H、22A〜22F、23A〜23Iおよび24A〜24Iによって示されるプロセスシーケンスについてもショットキーダイオードをその中に一体形成するために同様の変更を行うことができる。
【0083】
図22A〜22Fは、本発明の実施例であるトレンチゲートFETを形成するための他のプロセスシーケンスを示す断面図であり、表面のソース導電体層およびゲート導電体層の形成までのマスクの数が4つに減少されている。図22Aに示すように、パッド酸化物層(図示せず)がn型シリコン領域2400上に形成される。p型導電型のドーパントが注入され、ドライブされ、p型ウェル領域2404がn型シリコン領域2400内に形成される。注入されたドーパントはプロセスシーケンスの後半の段階でドライブされることとしてもよい。第1マスクが使用され、活性領域内のトレンチ2406および終端領域内の幅広のトレンチ2401の双方を位置決めし、エッチングする。その後ロコス厚底酸化(thick bottom oxide (TBO))処理が使用され、隣接するトレンチ間のシリコンメサの表面だけでなく、活性トレンチ2406および幅広の終端トレンチ2401の双方の底部に沿って絶縁材料2402の層が形成される。
【0084】
図22Cに示されるプロセスステップは図20Dに示されるものと同様であるが、図22Cにおいては、図20Dにおける平面的な表面ポリシリコン2212Cを形成する代わりに、ポリシリコン2412Cは終端pウェル2204A上に広がり、且つ幅広のトレンチ2401内に落ち込んでいる。図22D、22Eおよび22Fの各々に示されるプロセスステップは、それぞれ図20E、20Fおよび20Gの各々に示されるものと同様であるので、その説明はしない。図示するように、図22Fにおいて、ゲート導電体層2421Bは、終端領域内の幅広のトレンチ内部におけるゲート2412Dの側壁部にコンタクトを形成する。図20A〜20Gの実施例に示すように、図22Eにおけるシリコンリセスステップの後に終端ポリシリコン2412Cが完全に貫通していない場合(すなわち、ポリシリコン2412Cの開口2218の底面に沿ってその一部が残った場合)、ゲート導電体層2021Bは開口2218内に残っているポリシリコンの表面エリアに接続することとなる。合計4つのマスクが使用され、パッシベーションパッドマスク(例えば図18Iに示される製造工程において認識される)を加えてマスクは合計5つとなる。
【0085】
図23A〜23Iは本発明の他の実施例であるセルフアライン性を有するトレンチゲートFETを形成するための異なるプロセスステップを示す断面図である。図23A〜23Dに示されるプロセスステップは、図18A〜18Dに示されるものと同様であるので、その説明はしない。図23Eに示すように、誘電体層が構造体上に形成される。その後、第4マスクが終端領域を保護するために使用され、各トレンチゲート2512A上に誘電体キャップ2514Aが残るように誘電体平坦化エッチが行われる。図23Fに示すように、メサリセスエッチングが実施され、誘電体キャップ2514Aの側壁上部が露出するように誘電体キャップ2514Aの上端面下方にp型ウェル領域2504Bを埋め込む。その後、全面的なドーパント(例えばヒ素)の注入を行い、隣接するトレンチ間のウェル領域2504B内にn+領域2517を形成する。その後、公知の製法により窒化物スペーサが誘電体キャップ2514の露出した側壁部に沿ってn+領域2517上に形成される。図23Gに示すように、隣接するスペーサ2518間の露出したシリコンメサは、ウェル領域2504B内に至る深さまで凹部形成される。シリコンリセスはn+領域2517(図23F)の中央部分を除去する一方、スペーサ2518の直下に広がるn+領域2517の外側部分2520を損なうことなく残す。部位2520はトランジスタのソース領域を形成する。その後、p型不純物のドーパントが注入され高濃度ボディ領域2516を形成する。
【0086】
図23Hに示すように、窒化物スペーサ2518が公知の製法により除去される。その後、第5マスクが終端領域において使用され、誘電体領域2514Bに開口2515および2519を形成する。図23Iに示すように、ソースおよびゲート導電体層が図18Iにおける方法と同様の方法により形成される。その結果、合計6つのマスクが使用される。このプロセスシーケンスは広いピッチのボディを有するトレンチゲートFETを形成するのに特に適している。また、このプロセスシーケンスはトレンチに対してセルフアラインされたソースおよびボディ領域の形成に有利な結果をもたらす。
【0087】
図24A〜24Iは、本発明の他の実施例であるトレンチゲートFETを形成するための異なるプロセスステップを示す断面図である。図24A〜24Dに示すプロセスステップは、図19A〜19Dに示すものと同様であるので、その説明はしない。図24Eに示すように、誘電体層が構造体の上に形成されている。その後、トレンチゲート2612上の誘電体キャップ2614Aを形成するために活性領域において誘電体平坦化エッチングが行われるときに終端領域を覆うために第3マスクが使用される。図24Fおよび24Gに示す製造工程は、それぞれ、図23Fおよび23Gに示すものと同様であるので説明はしない。
【0088】
図24Hに示すように、窒化物スペーサ2618が従来の製法により除去される。その後第4マスクが終端領域において使用され、誘電体領域2614B(図24G)内に開口2615を形成する。図24Iに示すように、金属層が構造体の上に形成され、第5マスクが使用され、導電体層2621Aおよびゲート導電体層2621Bが位置決めされる。図示するように、ソース導電体層2621Aは、高濃度ボディ領域2616およびソース層2620にこれらの上端面及び側壁部に沿って接続している。終端ウェル領域2604Bは電気的にフロートである。代替としてウェル領域2604Bは、紙面内部方向に沿って形成された電気的コンタクトを経由してバイアスされていてもよい。
【0089】
図23A〜23Iによって示された実施例と同様に、この実施例は広いピッチのボディを有するトレンチゲートFETの形成に適し、トレンチに対してセルフアラインされたソースおよび高濃度ボディ領域を有する。しかしながら、この実施例は図23A〜23Iの実施例よりも少ないマスクで足りる。
【0090】
図18A〜18I、19A〜19H、20A〜2OG、21A〜21H、22A〜22F、23A〜23Iおよび図24A〜24によって示された様々なプロセスシーケンスは、シングルゲートトレンチ構造との関連で示されているが、図10におけるシールドゲート1324と同様、ゲート下方のシールド電極を含むプロセスシーケンスに修正することは、この開示を見た当業者であれば明白である。
【0091】
本発明の様々な構造および方法は、低オン抵抗、高い阻止能力および高効率をも達成する上記した同一出願人による出願番号11/026,276に開示された多くの技術と結合し得る。
【0092】
異なる実施例の断面図は一定の比率ではなく、それ自体対応する構造のレイアウト設計において可能な変形例に限定することを意図しない。また、様々なトランジスタがオープンセル構造(例えばストライプ)やクローズドセル構造(例えば六角形又は四角形セル)において形成できる。
【0093】
以上において、多くの特有の実施例が示され説明されたが、本発明の実施例はこれらに限定されない。例えば、例示され、説明された構造体のドーピング極性は反転可能でありおよび/又は、種々の構成要素におけるドーピング濃度は本発明から逸脱することなく変更し得る。他の例としては、上記した様々な蓄積モードおよびエンハンスメントモードの縦型トランジスタの典型例は、ドリフト領域(基板上に延在している低濃度エピタキシャル層)内で終端しているトレンチを有しているが、それらはより高濃度の基板内で終端していてもよい。また、本発明の1つ以上の実施例の特徴は、本発明の範囲から逸脱することなく、本発明の他の実施例における1つ以上の他の特徴と結合し得る。従って、以上の説明は添付のクレームによって規定される本発明の範囲に限定して理解されるべきではない。
【図面の簡単な説明】
【0094】
【図1】図1は本発明の典型的な実施例であるショットキーと一体化された蓄積型トレンチゲートFETの簡略化した断面図である。
【図2A−2D】図2A〜2Iは本発明の典型的な実施例である図1における一体化されたFET−ショットキーダイオード構造を形成するためのプロセスステップを示す簡略化された断面図である。
【図2E−2I】図2A〜2Iは本発明の典型的な実施例である図1における一体化されたFET−ショットキーダイオード構造を形成するためのプロセスステップを示す簡略化された断面図である。
【図3A−3EE】図3A〜3Eは、本発明の他の典型的な実施例である代替のプロセスステップを示す簡略化された断面図であり、図2G〜2Iに示される後半部分の手順におけるものを示す図である。 図3EEは、表面に導電体層を形成するために図3A〜3Eのプロセスシーケンスにおける誘電体スペーサが事前に除去された本発明の他の典型的な実施例を示す簡略化された断面図である。
【図4】図4は、ゲート底部に形成されたシールド電極を有する図3EEにおける構造体の変形例を示す簡略化された断面図である。
【図5】図5は、コンタクト開口がゲートトレンチと略同じ深さまで伸長している図3Eにおける構造体の変形例を示す簡略化された断面図である。
【図6】図6は、図5における蓄積型FET−ショットキーダイオード構造のエンハンスメント型の変形例を示す簡略化された断面図である。
【図7A】図7はシミュレーション結果を示す図であり、ショットキーコンタクト凹部の深さが異なる2つのSiC基板蓄積FETにおける電界線が示されている。
【図7B】図7Bは、ショットキーコンタクト凹部が深い場合と浅い場合の2つのケースにおけるドレイン電流―ドレイン電圧のシミュレーションプロットを示す図である。
【図8】図8は、本発明の典型的な実施例であるポリシリコンソーススペーサを有する蓄積型トレンチゲートFETの簡略化された断面図である。
【図9A−9F】図9A〜9H、図9I-1および図9J-1は、本発明の典型的な実施例である図8におけるFET−ショットキーダイオード構造を形成するためのプロセスステップを示す簡略化された断面図である。 図9I-2および図9J-2は、図9I-1および図9J-1に対応し、結果として図8におけるFET−ショットキーダイオードの変形例である代替のプロセスステップを示す簡略化された断面図である。
【図9G−9J−1】図9A〜9H、図9I-1および図9J-1は、本発明の典型的な実施例である図8におけるFET−ショットキーダイオード構造を形成するためのプロセスステップを示す簡略化された断面図である。
【図9I−2−9J−2】図9I-2および図9J-2は、図9I-1および図9J-1に対応し、結果として図8におけるFET−ショットキーダイオードの変形例である代替のプロセスステップを示す簡略化された断面図である。
【図10】図10および図11は、それぞれゲートの底部に形成されたシールド電極を有する図9J-1および図9J-2におけるFET−ショットキー構造の変形例を示す簡略化された断面図である。
【図11】図10および図11は、それぞれゲートの底部に形成されたシールド電極を有する図9J-1および図9J-2におけるFET−ショットキー構造の変形例を示す簡略化された断面図である。
【図12】図12は、本発明の他の実施例であるゲート底部にシールド電極を有する蓄積型トレンチゲートFET−ショットキー構造の簡略化された断面図である。
【図13】図13は、隣接するトレンチ間のショットキー領域がMPS構造を形成するために修正されている図11の実施形態の変形例を示す簡略化された断面図である。
【図14】図14は、図1におけるFET−ショットキー構造におけるドレイン電流―ドレイン電圧特性(左図)およびゲート電圧−ゲート充電特性(右図)のシミュレーションプロットを示す図である。
【図15】図15A〜15Hは、本発明の他の実施例のであるセルフアライン性を有するトレンチゲートFETを形成するためのプロセスステップを示す簡略化された断面図である。
【図16】図16は、本発明の他の実施例である表面が(メタル形成前において)非平面であるトレンチゲートPチャンネルFETの等角投影図である。
【図17】図17Aおよび図17B−1および図17B−2は図16におけるFETを形成するための省略された2つのプロセスシーケンスを示す断面図である。
【図18F−18I】図18は、本発明の実施例であるセルフアラインソースおよびヘビーボディ領域を形成するためのプロセスステップを示す断面図である。 図18A〜18Iは、本発明の典型的な実施例である図18に示すトレンチゲートFETを形成するための異なるプロセスステップにおける断面図である。
【図19E−19H】図19A〜19Hは、表面ポリシリコンが形成されておらず図18A〜18Iの工程の場合と比較してマスクの数が減少している本発明の他の典型的な実施例であるプロセスステップを示す断面図である。
【図20E−20G】図20A〜20Gは、図18A〜18Iの場合と比較してマスクの数が減少している本発明のさらなる他の典型的な実施例であるプロセスシーケンスを示す断面図である。
【図21E−21H】図21A〜21Hは、ショットキーダイオードがFETと一体化されていることを除き図18A〜18Iに示す工程を経ることによって生じたものと同様のトレンチゲートFETを形成するための本発明の典型的な実施例であるプロセスシーケンスを示す断面図である。
【図22D−22F】図22A〜22Fは、本発明の他の実施例であるマスクの数を減少させたトレンチゲートFETを形成するためのさらなる他のプロセススシーケンスを示す断面図である。
【図23F−23I】図23A〜図23Iは、本発明のさらなる他の実施例であるセルフアライン性を有するトレンチゲートFETを形成するための異なるプロセスステップを示す断面図である。
【図24F−24I】図24A〜図24Iは、本発明のさらなる他の実施例であるセルフアライン性を有するトレンチゲートFETを形成するための異なるプロセスステップを示す断面図である。
【特許請求の範囲】
【請求項1】
一体的に統合されたトレンチFETおよびショットキーダイオードを含む構造体であって、
半導体領域内に伸張するゲートトレンチと、
前記ゲートトレンチの各側面に位置し、実質的に三角形状のソース領域と、
隣接する前記トレンチ間における半導体領域内部に伸長するコンタクト開口と、
前記コンタクト開口を満たし、前記ソース領域の各々の傾斜した側壁部の少なくとも一部に沿って前記ソース領域と電気的に接続し、且つ前記コンタクト開口の底部に沿って前記半導体領域と電気的に接続し、前記半導体領域とショットキーコンタクトを形成する導電体層と、を含むことを特徴とする構造体。
【請求項2】
前記半導体領域および前記ソース領域は、シリコン、シリコンカーバイド、窒化ガリウム、ガリウムヒ素のいずれか1つからなることを特徴とする請求項1に記載の構造体。
【請求項3】
前記ソース領域は前記ゲートトレンチの各々に対してセルフアラインされていることを特徴とする請求項1に記載の構造体。
【請求項4】
前記半導体領域および前記ソース領域は第1の導電型を有し、前記半導体領域は前記ソース領域よりも低いドーピング濃度を有する第1シリコン領域を含み、
前記コンタクト開口は前記導電体層が前記第1シリコン領域とショットキーコンタクトを形成するように前記第1シリコン領域内部に伸長していることを特徴とする請求項1に記載の構造体。
【請求項5】
前記電界効果トランジスタは蓄積型電界効果トランジスタであり、前記第1シリコン領域は前記ソース領域と前記第1の導電型を有する基板との間に延在するエピタキシャル層であり、
前記エピタキシャル層は前記基板よりも低いドーピング濃度を有していることを特徴とする請求項4に記載の構造体。
【請求項6】
前記ゲートトレンチの各々は、その底部を満たす厚底の誘電体と、前記ゲートトレンチの側壁部の表面を覆うゲート絶縁膜と、前記厚底の誘電体上に設けられた埋め込みゲートと、を含み、
前記厚底の誘電体は前記ゲート絶縁膜よりも厚いことを特徴とする請求項1に記載の構造体。
【請求項7】
前記ゲートトレンチの各々は、その底部に設けられたシールド電極と、前記シールド電極上に設けられた埋め込みゲートと、を含み、
前記シールド電極はシールド誘電体層によって前記半導体領域から絶縁され、前記埋め込みゲートおよび前記シールド電極はその間に誘電体層を有していることを特徴とする請求項1に記載の構造体。
【請求項8】
一体的に統合されたトレンチFETおよびショットキーダイオードの形成方法であって、
上方半導体層を貫通し、且つ下方半導体層の内部において終端するように伸長するゲートトレンチを形成するステップと、
隣接するゲートトレンチの各ペアの間において、傾斜した側壁部および丸みを帯びた底部を有し、前記上方半導体層を貫通し且つ前記下方半導体層内部で終端しているコンタクト開口を形成するステップであって、前記上方半導体層の残った部分が前記ゲートトレンチの側面に位置するソース領域を形成するステップと、
前記ソース領域の各々の傾斜した側壁部に沿って前記ソース領域と電気的に接続し且つ前記コンタクト開口の底部に沿って前記下方半導体層と電気的に接続する表面導電体層を形成するステップと、を含み、
前記下方半導体層は前記上方半導体層よりも低いドーピング濃度を有しており、前記表面導電体層は前記下方半導体層とショットキーコンタクトを形成していることを特徴とする形成方法。
【請求項9】
前記下方および上方半導体層は基板上にエピタキシャルに形成されており、前記基板と前記上方および下方半導体層は同一の導電型を有し、前記下方半導体層は前記基板よりも低いドーピング濃度を有することを特徴とする請求項8に記載の形成方法。
【請求項10】
前記上方および下方半導体層は、シリコン、シリコンカーバイド、窒化ガリウム、ガリウムヒ素のいずれか1つからなることを特徴とする請求項8に記載の形成方法。
【請求項11】
一体的に統合されたトレンチFETおよびショットキーダイオードの形成においてドーパントの注入は使用されないことを特徴とする請求項8に記載の形成方法。
【請求項12】
前記ソース領域は、前記ゲートトレンチに対してセルフアラインされていることを特徴とする請求項8に記載の形成方法。
【請求項13】
各ゲートトレンチの底部に沿って厚底の誘電体を形成するステップと、
各ゲートトレンチの側壁部の表面を覆うゲート絶縁膜を形成するステップと、
各ゲートトレンチ内の前記厚底の誘電体上に埋め込みゲートを形成するステップと、を更に含み、
前記厚底の誘電体は前記ゲート絶縁膜よりも厚いことを特徴とする請求項8に記載の形成方法。
【請求項14】
各ゲートトレンチに沿ってシールド電極を形成するステップと、
前記シールド電極の各々の上部に誘電体層を形成するステップと、
前記誘電体層の上に埋め込みゲートを形成するステップと、を更に含むことを特徴とする請求項8に記載の形成方法。
【請求項15】
一体的に統合されたトレンチFETおよびショットキーダイオードを含む構造体であって、
基板上に延在するエピタキシャル層内部に伸長し且つ終端するゲートトレンチと、
前記ゲートトレンチの各側面に位置するソース領域と、
隣接する前記ゲートトレンチ間における前記エピタキシャル層内部に伸長するコンタクト開口と、
前記コンタクト開口を満たし前記ソース領域および前記エピタキシャル層に電気的に接続し且つ前記半導体領域とショットキーコンタクトを形成する導電体層と、を含み
前記ゲートトレンチの各々は、その上部に誘電体材料を含む埋め込みゲートを内部に有し、
前記エピタキシャル層は前記基板と同一の導電型を有し且つ前記基板よりもドーピング濃度が低く、
前記ソース領域の各々は前記誘電体材料の上端面よりも下方にその上端面を有し、
前記エピタキシャル層および前記ソース領域はシリコンカーバイド、窒化ガリウム、ガリウムヒ素のいずれか1つからなることを特徴とする構造体。
【請求項16】
前記コンタクト開口は前記半導体領域内部において前記ゲートトレンチの半分の深さよりも深い位置にまで伸長していることを特徴とする請求項15に記載の構造体。
【請求項17】
前記ソース領域の各々と表面を覆う前記導電体層との間に誘電体スペーサを更に含むことを特徴とする請求項15に記載の構造体。
【請求項18】
前記導電体層は前記ソース領域の各々の上部表面および側壁部に沿って前記ソース領域に電気的に接続していることを特徴とする請求項15に記載の構造体。
【請求項19】
前記ソース領域の各々は前記ゲートトレンチの各々に対してセルフアラインされていることを特徴とする請求項15に記載の構造体。
【請求項20】
前記ゲートトレンチの各々は、前記ゲートトレンチの側壁部の表面を覆うゲート絶縁膜と、前記埋め込みゲートの下方のゲートトレンチの底部を満たす厚底の誘電体と、を更に含み、前記厚底の誘電体は前記ゲート絶縁膜よりも厚いことを特徴とする請求項15に記載の構造体。
【請求項21】
前記ゲートトレンチの各々は、前記埋め込みゲート下方に設けられたシールド電極と、前記エピタキシャル層から前記シールド電極を絶縁するシールド誘電体と、を更に含み、前記埋め込みゲートおよび前記シールド電極はその間に誘電体層を有することを特徴とする請求項15に記載の構造体。
【請求項22】
一体的に統合されたトレンチFETおよびショットキーダイオードの形成方法であって、
上方半導体層を貫通し且つ下方半導体層の内部において終端するように所定の深さまで伸長するゲートトレンチを形成するステップと、
前記ゲートトレンチの各々の内部に埋め込みゲートを形成するステップと、
前記埋め込みゲートの各々の上部に誘電体材料を形成するステップと、
前記埋め込みゲート上部の前記誘電体材料の上方側壁部を露出させるように前記上方半導体層に凹部を形成するステップと、
前記埋め込みゲート上部の露出した前記誘電体材料の上方側壁部に沿って誘電体スペーサを形成するステップであって、隣接する2つゲートトレンチの各々の間に配置された隣接する2つの誘電体スペーサの間に開口を形成するステップと、
隣接する2つの誘電体スペーサの各々の間の前記開口を介して前記上方および下方半導体層に凹部を形成して前記誘電体スペーサ直下の上方半導体層の一部のみを残し、前記上方半導体層の残された部分によってソース領域を形成するステップと、
前記ソース領域および前記下方半導体層に接続する表面導電体層を形成するステップと、を含み、
前記下方半導体層は前記上方半導体層よりも低いドーピング濃度を有し、
前記表面導電体層は前記下方半導体層とショットキーコンタクトを形成することを特徴とする形成方法。
【請求項23】
前記ショットキーコンタクトは、前記ゲートトレンチの所定深さの半分よりも深い位置に形成されることを特徴とする請求項22に記載の形成方法。
【請求項24】
前記上方および下方半導体層はシリコン、シリコンカーバイド、窒化ガリウム、ガリウムヒ素のいずれか1つからなることを特徴とする請求項22に記載の形成方法。
【請求項25】
前記下方および上方半導体層は基板上にエピタキシャルに形成されており、前記基板と前記上方および下方半導体層は同一の導電型を有し、前記下方半導体層は前記基板よりも低いドーピング濃度を有していることを特徴とする請求項22に記載の形成方法。
【請求項26】
前記表面導電体層が前記ソース領域の各々の上端面と接続するように前記表面導電体層を形成する前に前記誘電体スペーサを除去するステップを更に含むことを特徴とする請求項22に記載の形成方法。
【請求項27】
一体的に統合されたトレンチFETおよびショットキーダイオードの形成においてドーパントの注入は使用されないことを特徴とする請求項22に記載の形成方法。
【請求項28】
前記ソース領域は、前記ゲートトレンチに対してセルフアラインされていることを特徴とする請求項22に記載の形成方法。
【請求項29】
前記埋め込みゲート形成前に前記埋め込みゲートの各々の底部に沿って厚底の誘電体を形成するステップと、
前記埋め込みゲートを形成する前に前記ゲートトレンチの各々側壁部の表面を覆うゲート絶縁膜を形成するステップと、を更に含み、
前記厚底の誘電体層は前記ゲート絶縁膜よりも厚いことを特徴とする請求項22に記載の形成方法。
【請求項30】
前記埋め込みゲートを形成する前に前記ゲートトレンチの各々の底部に沿ってシールド電極を形成するステップと、
前記埋め込みゲートを形成する前に前記シールド電極上に誘電体層を形成するステップと、を更に有することを特徴とする請求項22に記載の形成方法。
【請求項31】
一体的に統合されたトレンチFETおよびショットキーダイオードを含む構造体であって、
第1の導電型を有する半導体領域の内部に伸長するゲートトレンチと、
前記ゲートトレンチの各側面に位置し、前記第1の導電型を有するソース領域と、
対応するソース領域と前記半導体領域の間の各ゲートトレンチ側壁部に沿って伸長する第2の導電型を有するボディ領域と、
隣接するゲートトレンチ間の半導体領域内部に伸長するコンタクト開口と、
前記コンタクト開口を満たし、前記ソース領域、前記ボディ領域および前記半導体領域と電気的に接続する導電体層と、を含み、
前記ゲートトレンチの各々は、その上部に誘電体材料を有する埋め込みゲートをその内部に有し、
前記ソース領域の各々は対応する埋め込みゲート上部の前記誘電体材料の上端面に対して凹部形成された上端面を有し、
前記導電体層は、前記半導体領域とショットキーコンタクトを形成することを特徴とする構造体。
【請求項32】
前記コンタクト開口は、前記ボディ領域の底面下方の深さまで伸長していることを特徴とする請求項31に記載の構造体。
【請求項33】
前記ソース領域の各々と表面を覆う前記導電体層との間に誘電体スペーサを更に含むことを特徴とする請求項31に記載の構造体。
【請求項34】
前記導電体層は、前記ソース領域の各々の上部表面および側壁部に沿って前記ソース領域に電気的に接続していることを特徴とする請求項31に記載の構造体。
【請求項35】
前記ソース領域は前記ゲートトレンチに対してセルフアラインされていることを特徴とする請求項31に記載の構造体。
【請求項36】
前記ゲートトレンチの各々は、前記ゲートトレンチの側壁部の表面を覆うゲート絶縁膜と、前記埋め込みゲート下方の前記ゲートトレンチの底部を満たす厚底の誘電体と、を更に含み、前記厚底の誘電体層は前記ゲート絶縁膜よりも厚いことを特徴とする請求項31に記載の構造体。
【請求項37】
前記ゲートトレンチの各々は、前記埋め込みゲート下方に設けられたシールド電極と、前記半導体領域から前記シールド電極を絶縁するシールド誘電体と、を更に含み、前記埋め込みゲートと前記シールド電極は、これらの間の誘電体層を有していることを特徴とする請求項31に記載の構造体。
【請求項38】
一体的に統合されたトレンチFETおよびショットキーダイオードを含む構造体であって、
半導体領域内部に伸長するゲートトレンチと、
隣接する半導体ソーススペーサの各ペアが隣接する2つのゲートトレンチの各々の間に配置され、それらの間にコンタクト開口を形成するように前記ゲートトレンチの各側面に位置する半導体ソーススペーサと、
前記コンタクト開口を満たし、前記半導体ソーススペーサおよび前記半導体領域に接続する導電体層と、を含み、
前記ゲートトレンチの各々は、その上部に誘電体材料を有するゲートを内部に有し、
前記導電体層は、前記半導体層とショットキーコンタクトを形成していることを特徴とする構造体。
【請求項39】
前記コンタクト開口は、前記半導体領域内部に伸長し、前記ショットキーコンタクトは前記半導体ソーススペーサの下方に形成されることを特徴とする請求項38に記載の構造体。
【請求項40】
隣接する半導体ソーススペーサの各々の間に設けられた半導体領域の導電型とは反対の導電型の第1領域を更に有し、前記導電体層は前記コンタクト開口を介して前記第1領域と接続していることを特徴とする請求項39に記載の構造体。
【請求項41】
前記半導体領域はシリコン、シリコンカーバイド、窒化ガリウムおよびガリウムヒ素のいずれか1つからなることを特徴とする請求項38に記載の構造体。
【請求項42】
前記半導体ソーススペーサは、ポリシリコンおよびポリシリコンカーバイドのいずれか1つからなることを特徴とする請求項38に記載の構造体。
【請求項43】
前記電界効果トランジスタは蓄積型電界効果トランジスタであり、
前記半導体領域は、前記半導体ソーススペーサと基板との間に延在するエピタキシャル層であり、
前記エピタキシャル層、前記半導体ソーススペーサおよび前記基板は同一の導電型を有し、前記エピタキシャル層は前記基板よりも低いドーピング濃度を有していることを特徴とする請求項38に記載の構造体。
【請求項44】
前記ゲートトレンチの各々は、前記ゲート下方の前記ゲートトレンチの底部を満たす厚底の誘電体と、前記ゲートトレンチの側壁部の表面を覆うゲート絶縁膜と、前記厚底の誘電体上に設けられた埋め込みゲートと、を含み、前記厚底の誘電体は前記ゲート絶縁膜よりも厚いことを特徴とする請求項38に記載の構造体。
【請求項45】
前記ゲートトレンチの各々は、前記ゲート下方の前記ゲートトレンチの底部に沿って設けられたシールド電極と、
前記シールド電極上に設けられた埋め込みゲートと、を含み、
前記シールド電極はシールド誘電体によって前記半導体領域から絶縁されており、
前記埋め込みゲートと前記シールド電極は、これらの間に誘電体層を有していることを特徴とする請求項38に記載の構造体。
【請求項46】
前記半導体ソーススペーサは前記トレンチゲートに対してセルフアラインされていることを特徴とする請求項38に記載の構造体。
【請求項47】
一体的に統合されたトレンチFETおよびショットキーダイオードの形成方法であって、
半導体領域内部に伸長し、且つその上部に誘電体材料を有するゲートを内部に有するゲートトレンチを形成するステップと、
前記ゲート上部の誘電体材料の側壁部を露出するように前記半導体領域に凹部形成するステップと、
隣接する半導体ソーススペーサの各ペアが隣接する2つのトレンチの各々の間に配置され、それらの間にコンタクト開口を形成するように前記誘電体材料の露出した側壁部に沿って半導体ソーススペーサを形成するステップと、
前記コンタクト開口を介して前記半導体領域に接続し、前記半導体ソーススペーサにも接続する表面導電体層を形成するステップと、を含み、
前記表面導電体層は前記半導体領域とショットキーコンタクトを形成していることを特徴とする形成方法。
【請求項48】
前記半導体ソーススペーサを形成するステップは、前記ゲートトレンチおよび前記半導体領域の上にポリシリコン層を形成するステップと、前記ゲートトレンチの各側面に位置するポリシリコンスペーサを形成するためにスペーサエッチングを行うステップと、を含むことを特徴とする請求項47に記載の形成方法。
【請求項49】
前記スペーサエッチングにおいては、前記ポリシリコンスペーサの下方においてショットキーコンタクトを形成するべく隣接するポリシリコンスペーサの各ペアの間の半導体領域に凹部を形成することを特徴とする請求項48に記載の形成方法。
【請求項50】
前記半導体領域は、シリコン、シリコンカーバイド、窒化ガリウムおよびガリウムヒ素のいずれか1つからなることを特徴とする請求項47に記載の形成方法。
【請求項51】
前記半導体ソーススペーサは、ポリシリコンおよびポリシリコンカーバイドのいずれか1つからなることを特徴とする請求項47に記載の形成方法。
【請求項52】
前記半導体領域は基板上にエピタキシャルに形成され、前記基板および前記半導体領域は同一の導電型を有することを特徴とする請求項47に記載の形成方法。
【請求項53】
一体的に統合されたトレンチFETおよびショットキーダイオードの形成においてドーパントの注入は使用されないことを特徴とする請求項47に記載の形成方法。
【請求項54】
前記半導体ソーススペーサは、前記ゲートトレンチに対してセルフアラインされていることを特徴とする請求項47に記載の形成方法。
【請求項55】
前記ゲートを形成する前に各ゲートトレンチの底部に沿って厚底の誘電体を形成するステップと、
前記ゲートを形成する前に各ゲートトレンチの側壁部の表面を覆うゲート絶縁膜を形成するステップを更に含み、
前記厚底の誘電体は、前記ゲート絶縁膜よりも厚いことを特徴とする請求項47に記載の形成方法。
【請求項56】
前記ゲートを形成する前に、各ゲートトレンチの底部に沿ってシールド電極を形成するステップと、
前記シールド電極の各々の上部に誘電体層を形成するステップと、を更に含むことを特徴とする請求項47に記載の形成方法。
【請求項57】
一体的に統合されたトレンチFETおよびショットキーダイオードを含む構造体であって、
第1の導電型を有する半導体領域内部に伸長するゲートトレンチと、
前記ゲートトレンチの各側面に位置する前記第1の導電型のソース領域と、
前記ゲートトレンチの底部に沿って設けられたシールド電極と、
前記ゲートトレンチの各々の内部の前記シールド電極上に設けられたゲートと、
前記半導体領域とショットキーコンタクトを形成するように前記ソース領域および前記半導体領域に接続する導電体層と、を含み、
前記シールド電極はシールド誘電体層によって前記半導体領域から絶縁されており、
前記ゲートおよび前記シールド電極はその間に誘電体層を有することを特徴とする構造体。
【請求項58】
前記半導体領域および前記ソース領域はシリコン、シリコンカーバイド、窒化ガリウム、およびガリウムヒ素のいずれか1つからなることを特徴とする請求項57に記載の構造体。
【請求項59】
隣接する2つのソース領域の各々の間の前記半導体領域内部に伸長するコンタクト開口を含み、前記導電体層は前記コンタクト開口を介して前記半導体領域に接続していることを特徴とする請求項57に記載の構造体。
【請求項60】
前記半導体領域は、前記ソース領域と前記第1の導電型を有する基板との間に延在するエピタキシャル層であり、前記エピタキシャル層は前記基板および前記ソース領域よりも低いドーピング濃度を有していることを特徴とする請求項57に記載の構造体。
【請求項61】
電界効果トランジスタの形成方法であって、
シリコン領域上に上方、中間、下方誘電体層からなる誘電体スタックを形成するステップと、
前記誘電体スタックに複数の開口を形成してエッチ開口部を介して前記シリコン領域の表面エリアを露出させるステップと、
前記エッチ開口を介して露出した前記シリコン領域の表面エリアから前記シリコン領域内部に至る所定深さまでに凹部を形成して複数のゲートトレンチを形成するステップと、
前記ゲートトレンチ内に埋め込みゲートを形成するステップと、
前記埋め込みゲートの各々の上部に誘電体材料を形成するステップと、
前記誘電体スタックの前記上方誘電体層および前記埋め込みゲートの各々の上部の誘電体材料を同時にエッチングするステップであって、前記埋め込みゲートの各々の上部に残った誘電体材料の部分の表面が前記誘電体スタックの前記中間誘電体層の上端面と同一平面となるようにするステップと、を含み、
前記中間誘電体層は前記上方および下方誘電体層とは異なる誘電体材料からなることを特徴とする形成方法。
【請求項62】
前記中間誘電体層を除去して前記埋め込みゲートの各々の上部の誘電体材料の残った部分の側壁部を露出させるステップと、
前記埋め込みゲートの各々の上部の誘電体材料の残った部分の露出した側壁部の各々に沿って誘電体スペーサを形成し、隣接する2つのゲートトレンチの各々の間に配置された隣接する2つの誘電体スペーサの間に開口を形成するステップと、を更に含むことを特徴とする請求項61に記載の形成方法。
【請求項63】
前記シリコン領域は第1の導電型を有するボディ領域を含み、
前記中間誘電体層を除去して前記埋め込みゲートの各々の上部の誘電体材料の残った部分の側壁部を露出させるステップと、
前記ボディ領域にドーパントを注入して隣接する2つのトレンチの各々の間のボディ領域内に延在する第2の導電型を有する第1領域を形成するステップと、
前記埋め込みゲートの各々の上部の誘電体材料の残った部分の露出した側壁部に沿って誘電体スペーサを形成し、隣接する2つのゲートトレンチの各々の間に配置された隣接する2つの誘電体スペーサの間に開口を形成するステップと、を含み、
前記誘電体スペーサは対応する前記第1領域の部分の真上に延在していることを特徴とする請求項61に記載の形成方法。
【請求項64】
隣接する2つの誘電体スペーサの間に形成された開口を介して露出した前記第1領域の表面エリアに凹部を形成して隣接する2つのゲートトレンチの各々の間に延在する第1領域のうち対応する誘電体スペーサの直下の部分のみを残すステップを更に含み、前記第1領域の各々の残った部分がソース領域を形成することを特徴とする請求項63に記載の形成方法。
【請求項65】
隣接する2つの誘電体スペーサの間に形成された開口を介して露出したシリコン領域の表面エリアに凹部を形成するステップは、隣接する2つのゲートトレンチの各々の間のボディ領域の表面を露出させるステップであり、
隣接する2つの誘電体スペーサの間に形成された開口を介して露出したシリコン領域の表面エリアの凹部形成ステップの結果形成された凹部に第1の導電型のシリコン材料で満たすステップを更に含み、前記第1の導電型の半導体材料が前記ボディ領域よりも高いドーピング濃度を有する高濃度ボディ領域を形成し、
前記ソース領域と前記高濃度ボディ領域に接続する表面導電体層を形成するステップを更に含むことを特徴とする請求項64に記載の形成方法。
【請求項66】
前記ソース領域は前記複数のゲートトレンチに対してセルフアラインされていることを特徴とする請求項64に記載の形成方法。
【請求項67】
隣接する2つの誘電体スペーサの間に形成された開口を介して前記第1領域内にドーパントを注入し、前記第1領域を完全に貫通し、前記ボディ領域内で終端するように伸長する第2の導電型を有する高濃度ボディ領域を形成し、隣接する2つのゲートトレンチの各々の間に延在する前記第1領域のうち前記誘電体スペーサの直下に対応する部分のみを残すステップを更に含み、第1領域の各々の残った部分がソース領域を形成することを特徴とする請求項63に記載の形成方法。
【請求項68】
前記ボディ領域は基板上に延在するエピタキシャル層内に形成され、前記エピタキシャル層および前記基板は第2の導電型を有することを特徴とする請求項63に記載の形成方法。
【請求項69】
前記中間誘電体層は前記上方および下方誘電体層よりも厚いことを特徴とする請求項61に記載の形成方法。
【請求項70】
前記上方および下方誘電体層は酸化物からなり、前記中間誘電体層は窒化物からなることを特徴とする請求項61に記載の形成方法。
【請求項71】
前記同時にエッチングするステップにおいて前記中間誘電体層はエッチストップとして使用されることを特徴とする請求項61に記載の形成方法。
【請求項72】
前記埋め込みゲートを形成する前に前記ゲートトレンチの各々の底部に沿って厚底の誘電体を形成するステップと、
前記埋め込みゲートを形成する前に前記ゲートトレンチの各々の側壁部の表面を覆うゲート絶縁膜を形成するステップと、を更に含み、
前記厚底の誘電体層は前記ゲート絶縁膜よりも厚いことを特徴とする請求項61に記載の形成方法。
【請求項73】
前記埋め込みゲートを形成する前に前記ゲートトレンチの各々の底部に沿ってシールド電極を形成するステップと、
前記埋め込みゲートを形成する前に前記シールド電極の各々の上に誘電体層を形成するステップと、を更に含むことを特徴とする請求項61に記載の形成方法。
【請求項74】
活性領域および前記活性領域を囲む終端領域を含む電界効果トランジスタの形成方法であって、
第1の導電型を有するシリコン領域内部に伸長するゲートトレンチを形成するステップと、
前記シリコン領域内に第2の導電型を有するウェル領域を形成するステップと、
前記ゲートトレンチの各々の内部に埋め込みゲートを形成するステップと、
前記ゲートの各々の上部に誘電体キャップを形成するステップと、
前記ウェル領域の露出した全表面に凹部を形成して隣接する2つのトレンチの各々の間のウェル領域内にリセス部を形成するステップと、
前記活性領域のあらゆる部分をマスキングせずに入射角0度で全面的な注入を行い、隣接する2つのトレンチの各々の間のウェル領域内に第2の導電型を有する高濃度ボディ領域を形成するステップと、を含み、
前記リセス部は前記誘電体キャップの上端面と前記埋め込みゲートの上端面の間に配置された傾斜した側壁および底面を有し、
前記高濃度ボディ領域が前記ゲートトレンチに対してセルフアラインされることを特徴とする形成方法。
【請求項75】
前記リセス部の各々の傾斜した側壁に2パスの角度付けがなされた注入を行い、前記誘電体キャップに隣接する前記第1の導電型を有するソース領域を形成するステップを更に含み、前記リセス部の傾斜した壁面は各ソース領域の外壁部を形成し、前記ソース領域は前記トレンチに対してセルフアラインされることを特徴とする請求項74に記載の形成方法。
【請求項76】
前記ソース領域の各々の外壁部に接続し、且つ前記リセス部の底部に沿って前記高濃度ボディ領域に接続するソース導電体層を形成するステップを更に含むことを特徴とする請求項75に記載の形成方法。
【請求項77】
前記終端領域に幅広のトレンチを形成するステップと、
前記幅広のトレンチをロコスで満たすステップと、を更に有することを特徴とする請求項74に記載の形成方法。
【請求項78】
前記ゲートトレンチ内に埋め込みゲートを形成するのと同時に前記終端領域内に表面ゲートを形成するステップを更に含むことを特徴とする請求項74に記載の形成方法。
【請求項79】
前記表面ゲート上に開口を形成するステップと、
前記開口を介して前記表面ゲートに接続するゲート導電体層を形成するステップと、を更に含むことを特徴とする請求項78に記載の形成方法。
【請求項80】
前記ゲートトレンチの形成と同時に前記終端領域内に終端トレンチを形成するステップと、
前記ゲートトレンチ内に埋め込みゲートを形成するのと同時に前記終端トレンチ内に埋め込みゲートを形成するステップと、
前記終端トレンチ内の前記埋め込みゲート上に開口を形成するステップと、
前記開口を介して前記終端トレンチ内の埋め込みゲートに接続するゲート導電体層を形成するステップと、を更に含むことを特徴とする請求項74に記載の形成方法。
【請求項81】
前記表面ゲート上に開口を形成するステップと、
前記ウェル領域の露出した表面全体に凹部を形成するのと同時に前記開口を介して前記表面ゲートに凹部を形成し、前記開口を介して前記表面ゲートの側壁部を露出させるステップと、
前記表面ゲートの露出した側壁部に沿って前記表面ゲートに接続するゲート導電体層で前記開口部を満たすステップと、を更に含むことを特徴とする請求項78に記載の形成方法。
【請求項82】
前記ゲートトレンチの形成と同時に前記終端領域内に幅広のトレンチを形成するステップと、
前記幅広のトレンチの底部と前記ゲートトレンチの各々をロコスで満たすステップと、を更に含むことを特徴とする請求項74に記載の形成方法。
【請求項83】
前記ゲートトレンチ内に埋め込みゲートを形成するのと同時に終端ゲートを形成するステップを更に含み、前記終端ゲートは一部分が前記幅広のトレンチ内に延在し、一分部が前記幅広のトレンチに隣接するメサ領域上に延在していることを特徴とする請求項82に記載の形成方法。
【請求項84】
前記幅広のトレンチ内の前記終端ゲート上に開口を形成するステップと、
前記ウェル領域の露出した全表面に凹部を形成するのと同時に前記開口を介して前記終端ゲートに凹部を形成して前記開口を介して前記終端ゲートの側壁部を露出させるステップと、
前記終端ゲートの露出した側壁部に接続するゲート導電体層で前記開口を満たすステップと、を更に含むことを特徴とする請求項83に記載の形成方法。
【請求項85】
前記埋め込みゲートを形成する前に前記ゲートトレンチの各々の底部に沿って厚底の誘電体を形成するステップと、
前記埋め込みゲートを形成する前に前記ゲートトレンチの各々の側壁部の表面を覆うゲート絶縁膜を形成するステップと、を更に含み、
前記厚底の誘電体は前記ゲート絶縁膜よりも厚いことを特徴とする請求項74に記載の形成方法。
【請求項86】
前記埋め込みゲートを形成する前に前記ゲートトレンチの各々の底部に沿ってシールド電極を形成するステップと、
前記シールド電極の各々の上部に誘電体層を形成するステップと、を更に含むことを特徴とする請求項74に記載の形成方法。
【請求項87】
活性領域および前記活性領域を囲む終端領域を含む単一のダイ内に一体化された電界効果トランジスタおよびショットキーダイオードの形成方法であって、
前記ショットキーダイオードが形成されるべきシリコン領域の第2部分ではなく、前記電界効果トランジスタが形成されるべきシリコン領域の第1部分にウェル領域を形成するステップと、
前記シリコン領域内部に伸長するゲートトレンチを形成するステップと、
前記ゲートトレンチの各々の内部に埋め込みゲートを形成するステップと、
前記ゲートの各々の上部に誘電体キャップを形成するステップと、
前記ウェル領域の露出した全表面に凹部を形成して隣接する2つのトレンチの各々の間のウェル領域内にリセス部を形成するステップと、
前記活性領域のあらゆる部分をマスキングせずに入射角0度で全面的な注入を行い、隣接する2つのトレンチの各々の間のウェル領域内に第2の導電型を有する高濃度ボディ領域を形成するステップと、を含み、
前記シリコン領域と前記ウェル領域とは反対の導電型であり、
前記リセス部は前記誘電体キャップの上端面と前記埋め込みゲートの上端面の間に配置された傾斜した側壁および底面を有し、
前記高濃度ボディ領域は前記ゲートトレンチに対してセルフアラインされることを特徴とする形成方法。
【請求項88】
前記リセス部の各々の傾斜した側壁に2パスの角度付けがなされた注入を行い、前記誘電体キャップに隣接する第1の導電型を有するソース領域を形成するステップを更に含み、
前記リセス部の傾斜した壁面は各ソース領域の外壁部を形成し、前記ソース領域は前記トレンチに対してセルフアラインされることを特徴とする請求項87に記載の形成方法。
【請求項89】
前記ソース領域の各々の外壁部に接続し、且つ前記リセス部の底部に沿って前記高濃度ボディ領域に接続するソース導電体層を形成するステップを更に含み、
前記ソース導電体層は前記シリコン領域の前記第2部分の表面にも接続していることを特徴とする請求項88に記載の形成方法。
【請求項90】
前記終端領域内に幅広のトレンチを形成するステップと、
前記幅広のトレンチをロコスで満たすステップと、を更に含むことを特徴とする請求項87に記載の形成方法。
【請求項91】
前記ゲートトレンチ内に前記埋め込みゲートを形成するのと同時に前記終端領域内に表面ゲートを形成するステップを更に含むことを特徴とする請求項87に記載の形成方法。
【請求項92】
前記表面ゲート上に開口を形成するステップと、
前記開口を介して前記表面ゲートに接続するゲート導電体層を形成するステップと、をさらに含むことを特徴とする請求項91に記載の形成方法。
【請求項93】
前記ゲートトレンチの形成と同時に前記終端領域内に終端トレンチを形成するステップと、
前記ゲートトレンチ内に前記埋め込みゲートを形成するのと同時に前記終端領域内に終端ゲートを形成するステップと、
前記終端トレンチ内の前記埋め込みゲート上に開口を形成するステップと、
前記開口を介して前記終端トレンチ内の前記埋め込みゲートに接続するゲート導電体層を形成するステップと、を更に含むことを特徴とする請求項87に記載の形成方法。
【請求項94】
前記表面ゲート上に開口を形成するステップと、
前記ウェル領域の露出した全表面に凹部を形成する前に前記開口を介して前記表面ゲートに凹部を形成して前記開口を介して前記表面ゲートの側壁部を露出させるステップと、
前記表面ゲートの露出した側壁部に沿って前記表面ゲートと接続するゲート導電体層で前記開口を満たすステップと、を更に含むことを特徴とする請求項91に記載の形成方法。
【請求項95】
前記ゲートトレンチの形成と同時に前記終端領域内に幅広のトレンチを形成するステップと、前記幅広のトレンチの底部および前記ゲートトレンチの各々をロコスで満たすステップと、更に含むことを特徴とする請求項87に記載の形成方法。
【請求項96】
前記ゲートトレンチ内に前記埋め込みゲートを形成するのと同時に終端ゲートを形成するステップを更に含み、
前記終端ゲートは一部分が前記幅広のトレンチ内部に延在し、一部分が前記幅広のトレンチに隣接するメサ領域の上部に延在していることを特徴とする請求項95に記載の形成方法。
【請求項97】
前記幅広のトレンチ内の前記終端ゲート上にコンタクト開口を形成するステップと、
前記ウェル領域の露出した全表面に凹部を形成するのと同時に前記開口を介して前記終端ゲートに凹部を形成して前記開口を介して前記終端ゲートの側壁部を露出させるステップと、を更に含むことを特徴とする請求項96に記載の形成方法。
【請求項98】
前記シリコン領域の前記第2部分は、前記凹部形成ステップの際に前記シリコン領域の第2部分に凹部が形成されないように阻止されることを特徴とする請求項87に記載の形成方法。
【請求項99】
前記埋め込みゲートの形成前に前記ゲートトレンチの各々の底部に沿って厚底の誘電体を形成するステップと、
前記埋め込みゲートの形成前に前記ゲートトレンチの各々の側壁部の表面を覆うゲート絶縁膜を形成するステップと、を更に含み、
前記厚底の誘電体は前記ゲート絶縁膜よりも厚いことを特徴とする請求項87に記載の形成方法。
【請求項100】
前記埋め込みゲートの形成前に前記ゲートトレンチの各々の底部に沿ってシールド電極を形成するステップと、
前記埋め込みゲートの形成前に前記シールド電極上に誘電体層を形成するステップと、を更に含むことを特徴とする請求項87に記載の形成方法。
【請求項101】
活性領域と前記活性領域を囲む終端領域とを含む電界効果トランジスタの形成方法であって、
第1シリコン領域内にウェル領域を形成するステップと、
前記ウェル領域を貫通し且つ前記第1シリコン領域内で終端するように伸長するゲートトレンチを形成するステップと、
前記ゲートトレンチの各々の内部に埋め込みゲートを形成するステップと、
前記埋め込みゲートの各々の上部に誘電体キャップを形成するステップと、
隣接するトレンチ間のウェル領域に凹部を形成し前記誘電体キャップの各々の側壁部上方を露出させるステップと、
全面的なソース注入を行い、隣接する2つのトレンチの各々の間の凹部形成されたウェル領域の上方部分に第2シリコン領域を形成するステップと、
前記誘電体キャップの露出した上方側壁部の各々に沿って誘電体スペーサを形成し、隣接する2つのトレンチの各々の間に配置された隣接する2つの誘電体スペーサによって前記第2シリコン上に開口を形成するステップと、
隣接する2つの誘電体スペーサの間の開口を介して前記第2シリコン領域に凹部を形成して前記誘電体スペーサ直下の第2シリコン領域の一分のみを残すステップと、を含み、
前記第2シリコン領域は前記1シリコン領域と同じ導電型であり、前記第2シリコン領域の残った部分はソース領域を形成することを特徴とする形成方法。
【請求項102】
表面導電体層を形成する前に前記誘電体スペーサを形成するステップを更に含み、前記表面導電体層は前記ソース領域の各々の表面に接続していることを特徴とする請求項101に記載の形成方法。
【請求項103】
前記埋め込みゲートの形成前に前記ゲートトレンチの各々の底部に沿って厚底の誘電体を形成するステップと、
前記埋め込みゲートの形成前に前記ゲートトレンチの各々の側壁部の表面を覆うゲート絶縁膜を形成するステップと、を更に含み、
前記厚底の誘電体は前記ゲート絶縁膜よりも厚いことを特徴とする請求項101に記載の形成方法。
【請求項104】
前記埋め込みゲートの形成前に前記ゲートトレンチの各々の底部に沿ってシールド電極を形成するステップと、
前記埋め込みゲートの形成前に前記シールド電極の各々の上部に誘電体層を形成するステップと、を更に含むことを特徴とする請求項101に記載の形成方法。
【請求項105】
前記終端領域内に幅広のトレンチを形成するステップと、
前記幅広のトレンチをロコスで満たすステップと、を更に含むことを特徴とする請求項101に記載の形成方法。
【請求項106】
前記ゲートトレンチ内に前記埋め込みゲートを形成するのと同時に前記終端領域内に表面ゲートを形成するステップを更に含むことを特徴とする請求項101に記載の形成方法。
【請求項107】
前記表面ゲート上に開口を形成するステップと、
前記開口を介して前記表面ゲートに接続するゲート導電体層を形成するステップと、を更に含むことを特徴とする請求項106に記載の形成方法。
【請求項108】
前記ゲートトレンチの形成と同時に前記終端領域内に終端トレンチを形成するステップと、
前記ゲートトレンチ内に前記埋め込みゲートを形成するのと同時に前記終端トレンチ内に埋め込みゲートを形成するステップと、
前記終端トレンチ内の前記埋め込みゲート上に開口を形成するステップと、
前記開口を介して前記終端トレンチ内の埋め込みゲートに接続するゲート導電体層を形成するステップと、を更に含むことを特徴とする請求項101に記載の形成方法。
【請求項1】
一体的に統合されたトレンチFETおよびショットキーダイオードを含む構造体であって、
半導体領域内に伸張するゲートトレンチと、
前記ゲートトレンチの各側面に位置し、実質的に三角形状のソース領域と、
隣接する前記トレンチ間における半導体領域内部に伸長するコンタクト開口と、
前記コンタクト開口を満たし、前記ソース領域の各々の傾斜した側壁部の少なくとも一部に沿って前記ソース領域と電気的に接続し、且つ前記コンタクト開口の底部に沿って前記半導体領域と電気的に接続し、前記半導体領域とショットキーコンタクトを形成する導電体層と、を含むことを特徴とする構造体。
【請求項2】
前記半導体領域および前記ソース領域は、シリコン、シリコンカーバイド、窒化ガリウム、ガリウムヒ素のいずれか1つからなることを特徴とする請求項1に記載の構造体。
【請求項3】
前記ソース領域は前記ゲートトレンチの各々に対してセルフアラインされていることを特徴とする請求項1に記載の構造体。
【請求項4】
前記半導体領域および前記ソース領域は第1の導電型を有し、前記半導体領域は前記ソース領域よりも低いドーピング濃度を有する第1シリコン領域を含み、
前記コンタクト開口は前記導電体層が前記第1シリコン領域とショットキーコンタクトを形成するように前記第1シリコン領域内部に伸長していることを特徴とする請求項1に記載の構造体。
【請求項5】
前記電界効果トランジスタは蓄積型電界効果トランジスタであり、前記第1シリコン領域は前記ソース領域と前記第1の導電型を有する基板との間に延在するエピタキシャル層であり、
前記エピタキシャル層は前記基板よりも低いドーピング濃度を有していることを特徴とする請求項4に記載の構造体。
【請求項6】
前記ゲートトレンチの各々は、その底部を満たす厚底の誘電体と、前記ゲートトレンチの側壁部の表面を覆うゲート絶縁膜と、前記厚底の誘電体上に設けられた埋め込みゲートと、を含み、
前記厚底の誘電体は前記ゲート絶縁膜よりも厚いことを特徴とする請求項1に記載の構造体。
【請求項7】
前記ゲートトレンチの各々は、その底部に設けられたシールド電極と、前記シールド電極上に設けられた埋め込みゲートと、を含み、
前記シールド電極はシールド誘電体層によって前記半導体領域から絶縁され、前記埋め込みゲートおよび前記シールド電極はその間に誘電体層を有していることを特徴とする請求項1に記載の構造体。
【請求項8】
一体的に統合されたトレンチFETおよびショットキーダイオードの形成方法であって、
上方半導体層を貫通し、且つ下方半導体層の内部において終端するように伸長するゲートトレンチを形成するステップと、
隣接するゲートトレンチの各ペアの間において、傾斜した側壁部および丸みを帯びた底部を有し、前記上方半導体層を貫通し且つ前記下方半導体層内部で終端しているコンタクト開口を形成するステップであって、前記上方半導体層の残った部分が前記ゲートトレンチの側面に位置するソース領域を形成するステップと、
前記ソース領域の各々の傾斜した側壁部に沿って前記ソース領域と電気的に接続し且つ前記コンタクト開口の底部に沿って前記下方半導体層と電気的に接続する表面導電体層を形成するステップと、を含み、
前記下方半導体層は前記上方半導体層よりも低いドーピング濃度を有しており、前記表面導電体層は前記下方半導体層とショットキーコンタクトを形成していることを特徴とする形成方法。
【請求項9】
前記下方および上方半導体層は基板上にエピタキシャルに形成されており、前記基板と前記上方および下方半導体層は同一の導電型を有し、前記下方半導体層は前記基板よりも低いドーピング濃度を有することを特徴とする請求項8に記載の形成方法。
【請求項10】
前記上方および下方半導体層は、シリコン、シリコンカーバイド、窒化ガリウム、ガリウムヒ素のいずれか1つからなることを特徴とする請求項8に記載の形成方法。
【請求項11】
一体的に統合されたトレンチFETおよびショットキーダイオードの形成においてドーパントの注入は使用されないことを特徴とする請求項8に記載の形成方法。
【請求項12】
前記ソース領域は、前記ゲートトレンチに対してセルフアラインされていることを特徴とする請求項8に記載の形成方法。
【請求項13】
各ゲートトレンチの底部に沿って厚底の誘電体を形成するステップと、
各ゲートトレンチの側壁部の表面を覆うゲート絶縁膜を形成するステップと、
各ゲートトレンチ内の前記厚底の誘電体上に埋め込みゲートを形成するステップと、を更に含み、
前記厚底の誘電体は前記ゲート絶縁膜よりも厚いことを特徴とする請求項8に記載の形成方法。
【請求項14】
各ゲートトレンチに沿ってシールド電極を形成するステップと、
前記シールド電極の各々の上部に誘電体層を形成するステップと、
前記誘電体層の上に埋め込みゲートを形成するステップと、を更に含むことを特徴とする請求項8に記載の形成方法。
【請求項15】
一体的に統合されたトレンチFETおよびショットキーダイオードを含む構造体であって、
基板上に延在するエピタキシャル層内部に伸長し且つ終端するゲートトレンチと、
前記ゲートトレンチの各側面に位置するソース領域と、
隣接する前記ゲートトレンチ間における前記エピタキシャル層内部に伸長するコンタクト開口と、
前記コンタクト開口を満たし前記ソース領域および前記エピタキシャル層に電気的に接続し且つ前記半導体領域とショットキーコンタクトを形成する導電体層と、を含み
前記ゲートトレンチの各々は、その上部に誘電体材料を含む埋め込みゲートを内部に有し、
前記エピタキシャル層は前記基板と同一の導電型を有し且つ前記基板よりもドーピング濃度が低く、
前記ソース領域の各々は前記誘電体材料の上端面よりも下方にその上端面を有し、
前記エピタキシャル層および前記ソース領域はシリコンカーバイド、窒化ガリウム、ガリウムヒ素のいずれか1つからなることを特徴とする構造体。
【請求項16】
前記コンタクト開口は前記半導体領域内部において前記ゲートトレンチの半分の深さよりも深い位置にまで伸長していることを特徴とする請求項15に記載の構造体。
【請求項17】
前記ソース領域の各々と表面を覆う前記導電体層との間に誘電体スペーサを更に含むことを特徴とする請求項15に記載の構造体。
【請求項18】
前記導電体層は前記ソース領域の各々の上部表面および側壁部に沿って前記ソース領域に電気的に接続していることを特徴とする請求項15に記載の構造体。
【請求項19】
前記ソース領域の各々は前記ゲートトレンチの各々に対してセルフアラインされていることを特徴とする請求項15に記載の構造体。
【請求項20】
前記ゲートトレンチの各々は、前記ゲートトレンチの側壁部の表面を覆うゲート絶縁膜と、前記埋め込みゲートの下方のゲートトレンチの底部を満たす厚底の誘電体と、を更に含み、前記厚底の誘電体は前記ゲート絶縁膜よりも厚いことを特徴とする請求項15に記載の構造体。
【請求項21】
前記ゲートトレンチの各々は、前記埋め込みゲート下方に設けられたシールド電極と、前記エピタキシャル層から前記シールド電極を絶縁するシールド誘電体と、を更に含み、前記埋め込みゲートおよび前記シールド電極はその間に誘電体層を有することを特徴とする請求項15に記載の構造体。
【請求項22】
一体的に統合されたトレンチFETおよびショットキーダイオードの形成方法であって、
上方半導体層を貫通し且つ下方半導体層の内部において終端するように所定の深さまで伸長するゲートトレンチを形成するステップと、
前記ゲートトレンチの各々の内部に埋め込みゲートを形成するステップと、
前記埋め込みゲートの各々の上部に誘電体材料を形成するステップと、
前記埋め込みゲート上部の前記誘電体材料の上方側壁部を露出させるように前記上方半導体層に凹部を形成するステップと、
前記埋め込みゲート上部の露出した前記誘電体材料の上方側壁部に沿って誘電体スペーサを形成するステップであって、隣接する2つゲートトレンチの各々の間に配置された隣接する2つの誘電体スペーサの間に開口を形成するステップと、
隣接する2つの誘電体スペーサの各々の間の前記開口を介して前記上方および下方半導体層に凹部を形成して前記誘電体スペーサ直下の上方半導体層の一部のみを残し、前記上方半導体層の残された部分によってソース領域を形成するステップと、
前記ソース領域および前記下方半導体層に接続する表面導電体層を形成するステップと、を含み、
前記下方半導体層は前記上方半導体層よりも低いドーピング濃度を有し、
前記表面導電体層は前記下方半導体層とショットキーコンタクトを形成することを特徴とする形成方法。
【請求項23】
前記ショットキーコンタクトは、前記ゲートトレンチの所定深さの半分よりも深い位置に形成されることを特徴とする請求項22に記載の形成方法。
【請求項24】
前記上方および下方半導体層はシリコン、シリコンカーバイド、窒化ガリウム、ガリウムヒ素のいずれか1つからなることを特徴とする請求項22に記載の形成方法。
【請求項25】
前記下方および上方半導体層は基板上にエピタキシャルに形成されており、前記基板と前記上方および下方半導体層は同一の導電型を有し、前記下方半導体層は前記基板よりも低いドーピング濃度を有していることを特徴とする請求項22に記載の形成方法。
【請求項26】
前記表面導電体層が前記ソース領域の各々の上端面と接続するように前記表面導電体層を形成する前に前記誘電体スペーサを除去するステップを更に含むことを特徴とする請求項22に記載の形成方法。
【請求項27】
一体的に統合されたトレンチFETおよびショットキーダイオードの形成においてドーパントの注入は使用されないことを特徴とする請求項22に記載の形成方法。
【請求項28】
前記ソース領域は、前記ゲートトレンチに対してセルフアラインされていることを特徴とする請求項22に記載の形成方法。
【請求項29】
前記埋め込みゲート形成前に前記埋め込みゲートの各々の底部に沿って厚底の誘電体を形成するステップと、
前記埋め込みゲートを形成する前に前記ゲートトレンチの各々側壁部の表面を覆うゲート絶縁膜を形成するステップと、を更に含み、
前記厚底の誘電体層は前記ゲート絶縁膜よりも厚いことを特徴とする請求項22に記載の形成方法。
【請求項30】
前記埋め込みゲートを形成する前に前記ゲートトレンチの各々の底部に沿ってシールド電極を形成するステップと、
前記埋め込みゲートを形成する前に前記シールド電極上に誘電体層を形成するステップと、を更に有することを特徴とする請求項22に記載の形成方法。
【請求項31】
一体的に統合されたトレンチFETおよびショットキーダイオードを含む構造体であって、
第1の導電型を有する半導体領域の内部に伸長するゲートトレンチと、
前記ゲートトレンチの各側面に位置し、前記第1の導電型を有するソース領域と、
対応するソース領域と前記半導体領域の間の各ゲートトレンチ側壁部に沿って伸長する第2の導電型を有するボディ領域と、
隣接するゲートトレンチ間の半導体領域内部に伸長するコンタクト開口と、
前記コンタクト開口を満たし、前記ソース領域、前記ボディ領域および前記半導体領域と電気的に接続する導電体層と、を含み、
前記ゲートトレンチの各々は、その上部に誘電体材料を有する埋め込みゲートをその内部に有し、
前記ソース領域の各々は対応する埋め込みゲート上部の前記誘電体材料の上端面に対して凹部形成された上端面を有し、
前記導電体層は、前記半導体領域とショットキーコンタクトを形成することを特徴とする構造体。
【請求項32】
前記コンタクト開口は、前記ボディ領域の底面下方の深さまで伸長していることを特徴とする請求項31に記載の構造体。
【請求項33】
前記ソース領域の各々と表面を覆う前記導電体層との間に誘電体スペーサを更に含むことを特徴とする請求項31に記載の構造体。
【請求項34】
前記導電体層は、前記ソース領域の各々の上部表面および側壁部に沿って前記ソース領域に電気的に接続していることを特徴とする請求項31に記載の構造体。
【請求項35】
前記ソース領域は前記ゲートトレンチに対してセルフアラインされていることを特徴とする請求項31に記載の構造体。
【請求項36】
前記ゲートトレンチの各々は、前記ゲートトレンチの側壁部の表面を覆うゲート絶縁膜と、前記埋め込みゲート下方の前記ゲートトレンチの底部を満たす厚底の誘電体と、を更に含み、前記厚底の誘電体層は前記ゲート絶縁膜よりも厚いことを特徴とする請求項31に記載の構造体。
【請求項37】
前記ゲートトレンチの各々は、前記埋め込みゲート下方に設けられたシールド電極と、前記半導体領域から前記シールド電極を絶縁するシールド誘電体と、を更に含み、前記埋め込みゲートと前記シールド電極は、これらの間の誘電体層を有していることを特徴とする請求項31に記載の構造体。
【請求項38】
一体的に統合されたトレンチFETおよびショットキーダイオードを含む構造体であって、
半導体領域内部に伸長するゲートトレンチと、
隣接する半導体ソーススペーサの各ペアが隣接する2つのゲートトレンチの各々の間に配置され、それらの間にコンタクト開口を形成するように前記ゲートトレンチの各側面に位置する半導体ソーススペーサと、
前記コンタクト開口を満たし、前記半導体ソーススペーサおよび前記半導体領域に接続する導電体層と、を含み、
前記ゲートトレンチの各々は、その上部に誘電体材料を有するゲートを内部に有し、
前記導電体層は、前記半導体層とショットキーコンタクトを形成していることを特徴とする構造体。
【請求項39】
前記コンタクト開口は、前記半導体領域内部に伸長し、前記ショットキーコンタクトは前記半導体ソーススペーサの下方に形成されることを特徴とする請求項38に記載の構造体。
【請求項40】
隣接する半導体ソーススペーサの各々の間に設けられた半導体領域の導電型とは反対の導電型の第1領域を更に有し、前記導電体層は前記コンタクト開口を介して前記第1領域と接続していることを特徴とする請求項39に記載の構造体。
【請求項41】
前記半導体領域はシリコン、シリコンカーバイド、窒化ガリウムおよびガリウムヒ素のいずれか1つからなることを特徴とする請求項38に記載の構造体。
【請求項42】
前記半導体ソーススペーサは、ポリシリコンおよびポリシリコンカーバイドのいずれか1つからなることを特徴とする請求項38に記載の構造体。
【請求項43】
前記電界効果トランジスタは蓄積型電界効果トランジスタであり、
前記半導体領域は、前記半導体ソーススペーサと基板との間に延在するエピタキシャル層であり、
前記エピタキシャル層、前記半導体ソーススペーサおよび前記基板は同一の導電型を有し、前記エピタキシャル層は前記基板よりも低いドーピング濃度を有していることを特徴とする請求項38に記載の構造体。
【請求項44】
前記ゲートトレンチの各々は、前記ゲート下方の前記ゲートトレンチの底部を満たす厚底の誘電体と、前記ゲートトレンチの側壁部の表面を覆うゲート絶縁膜と、前記厚底の誘電体上に設けられた埋め込みゲートと、を含み、前記厚底の誘電体は前記ゲート絶縁膜よりも厚いことを特徴とする請求項38に記載の構造体。
【請求項45】
前記ゲートトレンチの各々は、前記ゲート下方の前記ゲートトレンチの底部に沿って設けられたシールド電極と、
前記シールド電極上に設けられた埋め込みゲートと、を含み、
前記シールド電極はシールド誘電体によって前記半導体領域から絶縁されており、
前記埋め込みゲートと前記シールド電極は、これらの間に誘電体層を有していることを特徴とする請求項38に記載の構造体。
【請求項46】
前記半導体ソーススペーサは前記トレンチゲートに対してセルフアラインされていることを特徴とする請求項38に記載の構造体。
【請求項47】
一体的に統合されたトレンチFETおよびショットキーダイオードの形成方法であって、
半導体領域内部に伸長し、且つその上部に誘電体材料を有するゲートを内部に有するゲートトレンチを形成するステップと、
前記ゲート上部の誘電体材料の側壁部を露出するように前記半導体領域に凹部形成するステップと、
隣接する半導体ソーススペーサの各ペアが隣接する2つのトレンチの各々の間に配置され、それらの間にコンタクト開口を形成するように前記誘電体材料の露出した側壁部に沿って半導体ソーススペーサを形成するステップと、
前記コンタクト開口を介して前記半導体領域に接続し、前記半導体ソーススペーサにも接続する表面導電体層を形成するステップと、を含み、
前記表面導電体層は前記半導体領域とショットキーコンタクトを形成していることを特徴とする形成方法。
【請求項48】
前記半導体ソーススペーサを形成するステップは、前記ゲートトレンチおよび前記半導体領域の上にポリシリコン層を形成するステップと、前記ゲートトレンチの各側面に位置するポリシリコンスペーサを形成するためにスペーサエッチングを行うステップと、を含むことを特徴とする請求項47に記載の形成方法。
【請求項49】
前記スペーサエッチングにおいては、前記ポリシリコンスペーサの下方においてショットキーコンタクトを形成するべく隣接するポリシリコンスペーサの各ペアの間の半導体領域に凹部を形成することを特徴とする請求項48に記載の形成方法。
【請求項50】
前記半導体領域は、シリコン、シリコンカーバイド、窒化ガリウムおよびガリウムヒ素のいずれか1つからなることを特徴とする請求項47に記載の形成方法。
【請求項51】
前記半導体ソーススペーサは、ポリシリコンおよびポリシリコンカーバイドのいずれか1つからなることを特徴とする請求項47に記載の形成方法。
【請求項52】
前記半導体領域は基板上にエピタキシャルに形成され、前記基板および前記半導体領域は同一の導電型を有することを特徴とする請求項47に記載の形成方法。
【請求項53】
一体的に統合されたトレンチFETおよびショットキーダイオードの形成においてドーパントの注入は使用されないことを特徴とする請求項47に記載の形成方法。
【請求項54】
前記半導体ソーススペーサは、前記ゲートトレンチに対してセルフアラインされていることを特徴とする請求項47に記載の形成方法。
【請求項55】
前記ゲートを形成する前に各ゲートトレンチの底部に沿って厚底の誘電体を形成するステップと、
前記ゲートを形成する前に各ゲートトレンチの側壁部の表面を覆うゲート絶縁膜を形成するステップを更に含み、
前記厚底の誘電体は、前記ゲート絶縁膜よりも厚いことを特徴とする請求項47に記載の形成方法。
【請求項56】
前記ゲートを形成する前に、各ゲートトレンチの底部に沿ってシールド電極を形成するステップと、
前記シールド電極の各々の上部に誘電体層を形成するステップと、を更に含むことを特徴とする請求項47に記載の形成方法。
【請求項57】
一体的に統合されたトレンチFETおよびショットキーダイオードを含む構造体であって、
第1の導電型を有する半導体領域内部に伸長するゲートトレンチと、
前記ゲートトレンチの各側面に位置する前記第1の導電型のソース領域と、
前記ゲートトレンチの底部に沿って設けられたシールド電極と、
前記ゲートトレンチの各々の内部の前記シールド電極上に設けられたゲートと、
前記半導体領域とショットキーコンタクトを形成するように前記ソース領域および前記半導体領域に接続する導電体層と、を含み、
前記シールド電極はシールド誘電体層によって前記半導体領域から絶縁されており、
前記ゲートおよび前記シールド電極はその間に誘電体層を有することを特徴とする構造体。
【請求項58】
前記半導体領域および前記ソース領域はシリコン、シリコンカーバイド、窒化ガリウム、およびガリウムヒ素のいずれか1つからなることを特徴とする請求項57に記載の構造体。
【請求項59】
隣接する2つのソース領域の各々の間の前記半導体領域内部に伸長するコンタクト開口を含み、前記導電体層は前記コンタクト開口を介して前記半導体領域に接続していることを特徴とする請求項57に記載の構造体。
【請求項60】
前記半導体領域は、前記ソース領域と前記第1の導電型を有する基板との間に延在するエピタキシャル層であり、前記エピタキシャル層は前記基板および前記ソース領域よりも低いドーピング濃度を有していることを特徴とする請求項57に記載の構造体。
【請求項61】
電界効果トランジスタの形成方法であって、
シリコン領域上に上方、中間、下方誘電体層からなる誘電体スタックを形成するステップと、
前記誘電体スタックに複数の開口を形成してエッチ開口部を介して前記シリコン領域の表面エリアを露出させるステップと、
前記エッチ開口を介して露出した前記シリコン領域の表面エリアから前記シリコン領域内部に至る所定深さまでに凹部を形成して複数のゲートトレンチを形成するステップと、
前記ゲートトレンチ内に埋め込みゲートを形成するステップと、
前記埋め込みゲートの各々の上部に誘電体材料を形成するステップと、
前記誘電体スタックの前記上方誘電体層および前記埋め込みゲートの各々の上部の誘電体材料を同時にエッチングするステップであって、前記埋め込みゲートの各々の上部に残った誘電体材料の部分の表面が前記誘電体スタックの前記中間誘電体層の上端面と同一平面となるようにするステップと、を含み、
前記中間誘電体層は前記上方および下方誘電体層とは異なる誘電体材料からなることを特徴とする形成方法。
【請求項62】
前記中間誘電体層を除去して前記埋め込みゲートの各々の上部の誘電体材料の残った部分の側壁部を露出させるステップと、
前記埋め込みゲートの各々の上部の誘電体材料の残った部分の露出した側壁部の各々に沿って誘電体スペーサを形成し、隣接する2つのゲートトレンチの各々の間に配置された隣接する2つの誘電体スペーサの間に開口を形成するステップと、を更に含むことを特徴とする請求項61に記載の形成方法。
【請求項63】
前記シリコン領域は第1の導電型を有するボディ領域を含み、
前記中間誘電体層を除去して前記埋め込みゲートの各々の上部の誘電体材料の残った部分の側壁部を露出させるステップと、
前記ボディ領域にドーパントを注入して隣接する2つのトレンチの各々の間のボディ領域内に延在する第2の導電型を有する第1領域を形成するステップと、
前記埋め込みゲートの各々の上部の誘電体材料の残った部分の露出した側壁部に沿って誘電体スペーサを形成し、隣接する2つのゲートトレンチの各々の間に配置された隣接する2つの誘電体スペーサの間に開口を形成するステップと、を含み、
前記誘電体スペーサは対応する前記第1領域の部分の真上に延在していることを特徴とする請求項61に記載の形成方法。
【請求項64】
隣接する2つの誘電体スペーサの間に形成された開口を介して露出した前記第1領域の表面エリアに凹部を形成して隣接する2つのゲートトレンチの各々の間に延在する第1領域のうち対応する誘電体スペーサの直下の部分のみを残すステップを更に含み、前記第1領域の各々の残った部分がソース領域を形成することを特徴とする請求項63に記載の形成方法。
【請求項65】
隣接する2つの誘電体スペーサの間に形成された開口を介して露出したシリコン領域の表面エリアに凹部を形成するステップは、隣接する2つのゲートトレンチの各々の間のボディ領域の表面を露出させるステップであり、
隣接する2つの誘電体スペーサの間に形成された開口を介して露出したシリコン領域の表面エリアの凹部形成ステップの結果形成された凹部に第1の導電型のシリコン材料で満たすステップを更に含み、前記第1の導電型の半導体材料が前記ボディ領域よりも高いドーピング濃度を有する高濃度ボディ領域を形成し、
前記ソース領域と前記高濃度ボディ領域に接続する表面導電体層を形成するステップを更に含むことを特徴とする請求項64に記載の形成方法。
【請求項66】
前記ソース領域は前記複数のゲートトレンチに対してセルフアラインされていることを特徴とする請求項64に記載の形成方法。
【請求項67】
隣接する2つの誘電体スペーサの間に形成された開口を介して前記第1領域内にドーパントを注入し、前記第1領域を完全に貫通し、前記ボディ領域内で終端するように伸長する第2の導電型を有する高濃度ボディ領域を形成し、隣接する2つのゲートトレンチの各々の間に延在する前記第1領域のうち前記誘電体スペーサの直下に対応する部分のみを残すステップを更に含み、第1領域の各々の残った部分がソース領域を形成することを特徴とする請求項63に記載の形成方法。
【請求項68】
前記ボディ領域は基板上に延在するエピタキシャル層内に形成され、前記エピタキシャル層および前記基板は第2の導電型を有することを特徴とする請求項63に記載の形成方法。
【請求項69】
前記中間誘電体層は前記上方および下方誘電体層よりも厚いことを特徴とする請求項61に記載の形成方法。
【請求項70】
前記上方および下方誘電体層は酸化物からなり、前記中間誘電体層は窒化物からなることを特徴とする請求項61に記載の形成方法。
【請求項71】
前記同時にエッチングするステップにおいて前記中間誘電体層はエッチストップとして使用されることを特徴とする請求項61に記載の形成方法。
【請求項72】
前記埋め込みゲートを形成する前に前記ゲートトレンチの各々の底部に沿って厚底の誘電体を形成するステップと、
前記埋め込みゲートを形成する前に前記ゲートトレンチの各々の側壁部の表面を覆うゲート絶縁膜を形成するステップと、を更に含み、
前記厚底の誘電体層は前記ゲート絶縁膜よりも厚いことを特徴とする請求項61に記載の形成方法。
【請求項73】
前記埋め込みゲートを形成する前に前記ゲートトレンチの各々の底部に沿ってシールド電極を形成するステップと、
前記埋め込みゲートを形成する前に前記シールド電極の各々の上に誘電体層を形成するステップと、を更に含むことを特徴とする請求項61に記載の形成方法。
【請求項74】
活性領域および前記活性領域を囲む終端領域を含む電界効果トランジスタの形成方法であって、
第1の導電型を有するシリコン領域内部に伸長するゲートトレンチを形成するステップと、
前記シリコン領域内に第2の導電型を有するウェル領域を形成するステップと、
前記ゲートトレンチの各々の内部に埋め込みゲートを形成するステップと、
前記ゲートの各々の上部に誘電体キャップを形成するステップと、
前記ウェル領域の露出した全表面に凹部を形成して隣接する2つのトレンチの各々の間のウェル領域内にリセス部を形成するステップと、
前記活性領域のあらゆる部分をマスキングせずに入射角0度で全面的な注入を行い、隣接する2つのトレンチの各々の間のウェル領域内に第2の導電型を有する高濃度ボディ領域を形成するステップと、を含み、
前記リセス部は前記誘電体キャップの上端面と前記埋め込みゲートの上端面の間に配置された傾斜した側壁および底面を有し、
前記高濃度ボディ領域が前記ゲートトレンチに対してセルフアラインされることを特徴とする形成方法。
【請求項75】
前記リセス部の各々の傾斜した側壁に2パスの角度付けがなされた注入を行い、前記誘電体キャップに隣接する前記第1の導電型を有するソース領域を形成するステップを更に含み、前記リセス部の傾斜した壁面は各ソース領域の外壁部を形成し、前記ソース領域は前記トレンチに対してセルフアラインされることを特徴とする請求項74に記載の形成方法。
【請求項76】
前記ソース領域の各々の外壁部に接続し、且つ前記リセス部の底部に沿って前記高濃度ボディ領域に接続するソース導電体層を形成するステップを更に含むことを特徴とする請求項75に記載の形成方法。
【請求項77】
前記終端領域に幅広のトレンチを形成するステップと、
前記幅広のトレンチをロコスで満たすステップと、を更に有することを特徴とする請求項74に記載の形成方法。
【請求項78】
前記ゲートトレンチ内に埋め込みゲートを形成するのと同時に前記終端領域内に表面ゲートを形成するステップを更に含むことを特徴とする請求項74に記載の形成方法。
【請求項79】
前記表面ゲート上に開口を形成するステップと、
前記開口を介して前記表面ゲートに接続するゲート導電体層を形成するステップと、を更に含むことを特徴とする請求項78に記載の形成方法。
【請求項80】
前記ゲートトレンチの形成と同時に前記終端領域内に終端トレンチを形成するステップと、
前記ゲートトレンチ内に埋め込みゲートを形成するのと同時に前記終端トレンチ内に埋め込みゲートを形成するステップと、
前記終端トレンチ内の前記埋め込みゲート上に開口を形成するステップと、
前記開口を介して前記終端トレンチ内の埋め込みゲートに接続するゲート導電体層を形成するステップと、を更に含むことを特徴とする請求項74に記載の形成方法。
【請求項81】
前記表面ゲート上に開口を形成するステップと、
前記ウェル領域の露出した表面全体に凹部を形成するのと同時に前記開口を介して前記表面ゲートに凹部を形成し、前記開口を介して前記表面ゲートの側壁部を露出させるステップと、
前記表面ゲートの露出した側壁部に沿って前記表面ゲートに接続するゲート導電体層で前記開口部を満たすステップと、を更に含むことを特徴とする請求項78に記載の形成方法。
【請求項82】
前記ゲートトレンチの形成と同時に前記終端領域内に幅広のトレンチを形成するステップと、
前記幅広のトレンチの底部と前記ゲートトレンチの各々をロコスで満たすステップと、を更に含むことを特徴とする請求項74に記載の形成方法。
【請求項83】
前記ゲートトレンチ内に埋め込みゲートを形成するのと同時に終端ゲートを形成するステップを更に含み、前記終端ゲートは一部分が前記幅広のトレンチ内に延在し、一分部が前記幅広のトレンチに隣接するメサ領域上に延在していることを特徴とする請求項82に記載の形成方法。
【請求項84】
前記幅広のトレンチ内の前記終端ゲート上に開口を形成するステップと、
前記ウェル領域の露出した全表面に凹部を形成するのと同時に前記開口を介して前記終端ゲートに凹部を形成して前記開口を介して前記終端ゲートの側壁部を露出させるステップと、
前記終端ゲートの露出した側壁部に接続するゲート導電体層で前記開口を満たすステップと、を更に含むことを特徴とする請求項83に記載の形成方法。
【請求項85】
前記埋め込みゲートを形成する前に前記ゲートトレンチの各々の底部に沿って厚底の誘電体を形成するステップと、
前記埋め込みゲートを形成する前に前記ゲートトレンチの各々の側壁部の表面を覆うゲート絶縁膜を形成するステップと、を更に含み、
前記厚底の誘電体は前記ゲート絶縁膜よりも厚いことを特徴とする請求項74に記載の形成方法。
【請求項86】
前記埋め込みゲートを形成する前に前記ゲートトレンチの各々の底部に沿ってシールド電極を形成するステップと、
前記シールド電極の各々の上部に誘電体層を形成するステップと、を更に含むことを特徴とする請求項74に記載の形成方法。
【請求項87】
活性領域および前記活性領域を囲む終端領域を含む単一のダイ内に一体化された電界効果トランジスタおよびショットキーダイオードの形成方法であって、
前記ショットキーダイオードが形成されるべきシリコン領域の第2部分ではなく、前記電界効果トランジスタが形成されるべきシリコン領域の第1部分にウェル領域を形成するステップと、
前記シリコン領域内部に伸長するゲートトレンチを形成するステップと、
前記ゲートトレンチの各々の内部に埋め込みゲートを形成するステップと、
前記ゲートの各々の上部に誘電体キャップを形成するステップと、
前記ウェル領域の露出した全表面に凹部を形成して隣接する2つのトレンチの各々の間のウェル領域内にリセス部を形成するステップと、
前記活性領域のあらゆる部分をマスキングせずに入射角0度で全面的な注入を行い、隣接する2つのトレンチの各々の間のウェル領域内に第2の導電型を有する高濃度ボディ領域を形成するステップと、を含み、
前記シリコン領域と前記ウェル領域とは反対の導電型であり、
前記リセス部は前記誘電体キャップの上端面と前記埋め込みゲートの上端面の間に配置された傾斜した側壁および底面を有し、
前記高濃度ボディ領域は前記ゲートトレンチに対してセルフアラインされることを特徴とする形成方法。
【請求項88】
前記リセス部の各々の傾斜した側壁に2パスの角度付けがなされた注入を行い、前記誘電体キャップに隣接する第1の導電型を有するソース領域を形成するステップを更に含み、
前記リセス部の傾斜した壁面は各ソース領域の外壁部を形成し、前記ソース領域は前記トレンチに対してセルフアラインされることを特徴とする請求項87に記載の形成方法。
【請求項89】
前記ソース領域の各々の外壁部に接続し、且つ前記リセス部の底部に沿って前記高濃度ボディ領域に接続するソース導電体層を形成するステップを更に含み、
前記ソース導電体層は前記シリコン領域の前記第2部分の表面にも接続していることを特徴とする請求項88に記載の形成方法。
【請求項90】
前記終端領域内に幅広のトレンチを形成するステップと、
前記幅広のトレンチをロコスで満たすステップと、を更に含むことを特徴とする請求項87に記載の形成方法。
【請求項91】
前記ゲートトレンチ内に前記埋め込みゲートを形成するのと同時に前記終端領域内に表面ゲートを形成するステップを更に含むことを特徴とする請求項87に記載の形成方法。
【請求項92】
前記表面ゲート上に開口を形成するステップと、
前記開口を介して前記表面ゲートに接続するゲート導電体層を形成するステップと、をさらに含むことを特徴とする請求項91に記載の形成方法。
【請求項93】
前記ゲートトレンチの形成と同時に前記終端領域内に終端トレンチを形成するステップと、
前記ゲートトレンチ内に前記埋め込みゲートを形成するのと同時に前記終端領域内に終端ゲートを形成するステップと、
前記終端トレンチ内の前記埋め込みゲート上に開口を形成するステップと、
前記開口を介して前記終端トレンチ内の前記埋め込みゲートに接続するゲート導電体層を形成するステップと、を更に含むことを特徴とする請求項87に記載の形成方法。
【請求項94】
前記表面ゲート上に開口を形成するステップと、
前記ウェル領域の露出した全表面に凹部を形成する前に前記開口を介して前記表面ゲートに凹部を形成して前記開口を介して前記表面ゲートの側壁部を露出させるステップと、
前記表面ゲートの露出した側壁部に沿って前記表面ゲートと接続するゲート導電体層で前記開口を満たすステップと、を更に含むことを特徴とする請求項91に記載の形成方法。
【請求項95】
前記ゲートトレンチの形成と同時に前記終端領域内に幅広のトレンチを形成するステップと、前記幅広のトレンチの底部および前記ゲートトレンチの各々をロコスで満たすステップと、更に含むことを特徴とする請求項87に記載の形成方法。
【請求項96】
前記ゲートトレンチ内に前記埋め込みゲートを形成するのと同時に終端ゲートを形成するステップを更に含み、
前記終端ゲートは一部分が前記幅広のトレンチ内部に延在し、一部分が前記幅広のトレンチに隣接するメサ領域の上部に延在していることを特徴とする請求項95に記載の形成方法。
【請求項97】
前記幅広のトレンチ内の前記終端ゲート上にコンタクト開口を形成するステップと、
前記ウェル領域の露出した全表面に凹部を形成するのと同時に前記開口を介して前記終端ゲートに凹部を形成して前記開口を介して前記終端ゲートの側壁部を露出させるステップと、を更に含むことを特徴とする請求項96に記載の形成方法。
【請求項98】
前記シリコン領域の前記第2部分は、前記凹部形成ステップの際に前記シリコン領域の第2部分に凹部が形成されないように阻止されることを特徴とする請求項87に記載の形成方法。
【請求項99】
前記埋め込みゲートの形成前に前記ゲートトレンチの各々の底部に沿って厚底の誘電体を形成するステップと、
前記埋め込みゲートの形成前に前記ゲートトレンチの各々の側壁部の表面を覆うゲート絶縁膜を形成するステップと、を更に含み、
前記厚底の誘電体は前記ゲート絶縁膜よりも厚いことを特徴とする請求項87に記載の形成方法。
【請求項100】
前記埋め込みゲートの形成前に前記ゲートトレンチの各々の底部に沿ってシールド電極を形成するステップと、
前記埋め込みゲートの形成前に前記シールド電極上に誘電体層を形成するステップと、を更に含むことを特徴とする請求項87に記載の形成方法。
【請求項101】
活性領域と前記活性領域を囲む終端領域とを含む電界効果トランジスタの形成方法であって、
第1シリコン領域内にウェル領域を形成するステップと、
前記ウェル領域を貫通し且つ前記第1シリコン領域内で終端するように伸長するゲートトレンチを形成するステップと、
前記ゲートトレンチの各々の内部に埋め込みゲートを形成するステップと、
前記埋め込みゲートの各々の上部に誘電体キャップを形成するステップと、
隣接するトレンチ間のウェル領域に凹部を形成し前記誘電体キャップの各々の側壁部上方を露出させるステップと、
全面的なソース注入を行い、隣接する2つのトレンチの各々の間の凹部形成されたウェル領域の上方部分に第2シリコン領域を形成するステップと、
前記誘電体キャップの露出した上方側壁部の各々に沿って誘電体スペーサを形成し、隣接する2つのトレンチの各々の間に配置された隣接する2つの誘電体スペーサによって前記第2シリコン上に開口を形成するステップと、
隣接する2つの誘電体スペーサの間の開口を介して前記第2シリコン領域に凹部を形成して前記誘電体スペーサ直下の第2シリコン領域の一分のみを残すステップと、を含み、
前記第2シリコン領域は前記1シリコン領域と同じ導電型であり、前記第2シリコン領域の残った部分はソース領域を形成することを特徴とする形成方法。
【請求項102】
表面導電体層を形成する前に前記誘電体スペーサを形成するステップを更に含み、前記表面導電体層は前記ソース領域の各々の表面に接続していることを特徴とする請求項101に記載の形成方法。
【請求項103】
前記埋め込みゲートの形成前に前記ゲートトレンチの各々の底部に沿って厚底の誘電体を形成するステップと、
前記埋め込みゲートの形成前に前記ゲートトレンチの各々の側壁部の表面を覆うゲート絶縁膜を形成するステップと、を更に含み、
前記厚底の誘電体は前記ゲート絶縁膜よりも厚いことを特徴とする請求項101に記載の形成方法。
【請求項104】
前記埋め込みゲートの形成前に前記ゲートトレンチの各々の底部に沿ってシールド電極を形成するステップと、
前記埋め込みゲートの形成前に前記シールド電極の各々の上部に誘電体層を形成するステップと、を更に含むことを特徴とする請求項101に記載の形成方法。
【請求項105】
前記終端領域内に幅広のトレンチを形成するステップと、
前記幅広のトレンチをロコスで満たすステップと、を更に含むことを特徴とする請求項101に記載の形成方法。
【請求項106】
前記ゲートトレンチ内に前記埋め込みゲートを形成するのと同時に前記終端領域内に表面ゲートを形成するステップを更に含むことを特徴とする請求項101に記載の形成方法。
【請求項107】
前記表面ゲート上に開口を形成するステップと、
前記開口を介して前記表面ゲートに接続するゲート導電体層を形成するステップと、を更に含むことを特徴とする請求項106に記載の形成方法。
【請求項108】
前記ゲートトレンチの形成と同時に前記終端領域内に終端トレンチを形成するステップと、
前記ゲートトレンチ内に前記埋め込みゲートを形成するのと同時に前記終端トレンチ内に埋め込みゲートを形成するステップと、
前記終端トレンチ内の前記埋め込みゲート上に開口を形成するステップと、
前記開口を介して前記終端トレンチ内の埋め込みゲートに接続するゲート導電体層を形成するステップと、を更に含むことを特徴とする請求項101に記載の形成方法。
【図1】
【図2A−2D】
【図2E−2I】
【図3A−3EE】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9A−9F】
【図9G−9J−1】
【図9I−2−9J−2】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15A】
【図15B】
【図15C】
【図15D】
【図15E】
【図15F】
【図15G】
【図15H】
【図16】
【図17A】
【図17B−1】
【図17B−2】
【図18】
【図18A】
【図18B】
【図18C】
【図18D】
【図18E】
【図18F−18I】
【図19A】
【図19B】
【図19C】
【図19D】
【図19E−19H】
【図20A】
【図20B】
【図20C】
【図20D】
【図20E−20G】
【図21A】
【図21B】
【図21C】
【図21D】
【図21E−21H】
【図22A】
【図22B】
【図22C】
【図22D−22F】
【図23A】
【図23B】
【図23C】
【図23D】
【図23E】
【図23F−23I】
【図24A】
【図24B】
【図24C】
【図24D】
【図24E】
【図24F−24I】
【図2A−2D】
【図2E−2I】
【図3A−3EE】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9A−9F】
【図9G−9J−1】
【図9I−2−9J−2】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15A】
【図15B】
【図15C】
【図15D】
【図15E】
【図15F】
【図15G】
【図15H】
【図16】
【図17A】
【図17B−1】
【図17B−2】
【図18】
【図18A】
【図18B】
【図18C】
【図18D】
【図18E】
【図18F−18I】
【図19A】
【図19B】
【図19C】
【図19D】
【図19E−19H】
【図20A】
【図20B】
【図20C】
【図20D】
【図20E−20G】
【図21A】
【図21B】
【図21C】
【図21D】
【図21E−21H】
【図22A】
【図22B】
【図22C】
【図22D−22F】
【図23A】
【図23B】
【図23C】
【図23D】
【図23E】
【図23F−23I】
【図24A】
【図24B】
【図24C】
【図24D】
【図24E】
【図24F−24I】
【公表番号】特表2008−536316(P2008−536316A)
【公表日】平成20年9月4日(2008.9.4)
【国際特許分類】
【出願番号】特願2008−505480(P2008−505480)
【出願日】平成18年4月4日(2006.4.4)
【国際出願番号】PCT/US2006/012581
【国際公開番号】WO2006/108011
【国際公開日】平成18年10月12日(2006.10.12)
【出願人】(599011355)フェアチャイルド・セミコンダクター・コーポレーション (62)
【Fターム(参考)】
【公表日】平成20年9月4日(2008.9.4)
【国際特許分類】
【出願日】平成18年4月4日(2006.4.4)
【国際出願番号】PCT/US2006/012581
【国際公開番号】WO2006/108011
【国際公開日】平成18年10月12日(2006.10.12)
【出願人】(599011355)フェアチャイルド・セミコンダクター・コーポレーション (62)
【Fターム(参考)】
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