【課題】現有設備を用いながらも製造工程の増加を抑えて、露光装置の解像限界以下のチャネル長を有する、ＬＤＤ領域を備えたＭＯＳ型半導体装置及びその製造方法を提供することを目的とする。
【解決手段】本発明の半導体装置の製造方法は、第１の絶縁膜１３と第２の絶縁膜４１により側壁絶縁膜５１の形状を制御して、その後、前記側壁絶縁膜５１の形状を元にゲート電極８１を形成することを特徴とする。この製造方法を用いることにより、本発明の半導体装置は前記ゲート電極８１の上面部と底面部とでゲート長距離が異なるように形成することができる。この方法を用いれば、前記ゲート電極８１の底面部のゲート長距離を露光装置の解像限界以下で制御することが可能であり、その結果、チャネル長の微細化も可能となる。また、前記側壁絶縁膜を低濃度ソース・ドレイン拡散層及びサリサイドの形成時にも利用することにより工程の単純化ができる。 （もっと読む）

【課題】ＦＵＳＩ化されたゲート電極を有する半導体装置においても、ストレッサ膜を有効に形成できるようにして、半導体装置の電気的特性を向上できるようにする。
【解決手段】半導体装置は、半導体基板１の上に形成され、ニッケルによりフルシリサイド化されたフルシリサイドゲート電極２４Ａを有するｎ型ＭＩＳトランジスタ１００Ａと、ニッケルによりフルシリサイド化されたフルシリサイドゲート電極２４Ｂを有するｐ型ＭＩＳトランジスタ１００Ｂとを有している。半導体基板１上には、該半導体基板１におけるフルシリサイドゲート電極２４Ａの下側部分のチャネル領域に応力歪みを生じさせるストレッサ膜である第２の下地絶縁膜１７が、少なくともフルシリサイドゲート電極２４Ａを覆うように形成されている。 （もっと読む）

【課題】 エミッタ層の寸法幅を微細化した高性能な半導体装置の製造方法を提供する。
【解決手段】 シリコン基板１上に、素子分離領域３に囲まれたエピタキシャル層２（活性領域２ａ）を形成する。この活性領域２ａ上にＳｉＧｅ合金層４を形成し、ＳｉＧｅ合金層４上にシリコン膜５およびｎ型拡散層（エミッタ層）６を形成する。このｎ型拡散層６は断面凸状のシリコン膜５の一部にｎ型不純物を拡散させて形成する。またｎ型拡散層６の上に多結晶シリコン膜７ａおよびシリサイド膜１１ａを形成する。さらにｎ型拡散層６、多結晶シリコン膜７ａ、及びシリサイド膜１１ａは、絶縁膜からなる側壁膜９で囲う。さらにＳｉＧｅ合金層４のうち内部ベース層として働く領域の外側に、外部ベース層としてｐ^＋拡散層１０およびシリサイド膜１１ｂを形成する。 （もっと読む）

【課題】ゲート開口部へのメタルゲート電極の埋め込み性を改善することができる半導体装置およびその製造方法を提供する。
【解決手段】本実施形態に係る半導体装置は、基板１上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成された金属を含むメタルゲート電極４と、メタルゲート電極４の側壁に形成されたサイドウォール絶縁膜５とを有する。サイドウォール絶縁膜５は、メタルゲート電極４の下層部の側壁に形成された第１絶縁膜６と、第１絶縁膜６の外側であって、メタルゲート電極４の側壁全体に形成された第２絶縁膜７とを有する。メタルゲート電極４の上層部の幅は、メタルゲート電極４の下層部の幅に比べて広い。 （もっと読む）

【課題】オーミックコンタクト膜の形成を最適化して抵抗特性と漏洩電流特性などを向上させうる半導体素子及びその製造方法を提供する。
【解決手段】基板１０１の活性領域１３０上に形成されたシリサイド膜と、基板１０１の活性領域２３０上に形成されたシリサイド膜５３５とを備えている。シリサイド膜及びシリサイド膜５３５は、実質的に異なる厚さを有している。また、活性領域２３０は活性領域１３０に比べて密度の高いパターンを含んでいる。 （もっと読む）

【課題】トップゲート電極とバックゲート電極とを自己整合的に形成し、バックゲート電極とソース領域及びドレイン領域とのオーバーラップ容量の低減を図る。
【解決手段】半導体装置は、半導体基板１１と、半導体基板の上方に設けられたチャネル領域Ｃと、チャネル領域の上方に第１のゲート絶縁膜１８ａを介して設けられた第１のゲート電極Ｇ１と、チャネル領域の下方に第２のゲート絶縁膜１８ｂを介して設けられ、第１のゲート電極と対向して配置された第２のゲート電極Ｇ２と、第２のゲート電極の側面を覆う第１の絶縁膜２４と、第２のゲート電極の底面を覆う第２の絶縁膜１２と、第１のゲート絶縁膜の上面よりも上方に位置する上面ＵＳと第１のゲート電極の側面に対向する側面ＳＳとを有し、ソース領域及びドレイン領域が形成された半導体層２６とを具備し、第２のゲート電極の側面ＳＳＧ２は、半導体層の側面ＳＳと一致する。 （もっと読む）

【課題】ゲート空乏化の抑制および低抵抗化を図った半導体装置およびその製造方法を提供する。
【解決手段】本実施形態に係る半導体装置は、基板１上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成されたゲート電極４とを有し、ゲート電極４は、ゲート絶縁膜３上に形成されたシリサイド層５と、シリサイド層５上に形成された金属層６とを有する。 （もっと読む）

本発明は、基板（１１）と、少なくとも１つの半導体素子（Ｅ）を備える半導体本体（１２）とを有する半導体デバイス（１０）の製造方法であって、この半導体本体（１２）の表面上にメサ型半導体領域（１）が形成され、メサ型半導体領域（１）の頂部上での厚みがメサ型半導体領域（１）に隣接する領域（３）における厚みよりも小さな絶縁層（２）が、このメサ型半導体領域を覆って堆積され、次いで、メサ型半導体領域（１）の上側がなくなるように、メサ型半導体領域（１）の頂部の絶縁層（２）の一部を除去した後、メサ型半導体領域（１）に接触する導電膜（４）を、得られた構造を覆って堆積する方法に関する。本発明によれば、絶縁層（２）は、高密度プラズマ堆積プロセスを用いて堆積される。このような処理は、特に、例えばナノワイヤ形成のような小さなメサ型領域（１）を有するデバイスの製造方法に適している。好ましくは、絶縁層（２）の堆積前に、薄い更なる絶縁層（５）を、他の共形的堆積プロセスを用いて堆積する。
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【課題】フルシリサイド化されたゲート電極における容量を低減できるようにする。
【解決手段】半導体装置は、半導体基板１１に形成された素子分離領域１２と、該素子分離領域１２に囲まれた半導体基板１１からなる活性領域１１ａと、該活性領域１１ａの上に形成されたゲート絶縁膜１３と、活性領域１１ａ及び隣接する素子分離領域１２の上に跨って形成されたゲート電極１５とを備えている。ゲート電極１５は、活性領域１１ａ上にゲート絶縁膜１３を介して設けられ、厚さ方向における全領域がシリサイド領域からなる第１の部分と、素子分離領域１２の上に設けられ、シリコン領域及び該シリコン領域を覆うように形成されたシリサイド領域からなる第２の部分とを有している。 （もっと読む）

【課題】金属シリサイド膜を有する半導体素子の製造方法を提供する。
【解決手段】半導体基板１００上にゲートスタック１１０が配置され、基板１００の上部及びゲートスタック１１０の側壁にゲートスペーサ膜１２０が配置され、ゲートスタック１２０の間に絶縁膜１３０が配置される構造体を形成する。絶縁膜１３０を取り除いてゲートスペーサ膜１２０を露出させる。ゲートスペーサ膜１２０上に犠牲絶縁膜を形成する。ゲートスタック１２０側壁のゲートスペーサ膜１２０上の犠牲絶縁膜は残り、基板１００上部のゲートスペーサ膜１２０上の犠牲絶縁膜は取り除かれるように犠牲絶縁膜の一部を取り除く。基板１００上のゲートスペーサ膜１２０を取り除き、ゲートスタック１２０の間の基板１００を露出させる。ゲートスタック１２０の間の基板１００の露出面上に金属シリサイド膜を形成する。 （もっと読む）

ゲート酸化物層（１２）とメタルゲート電極（６０）との間に保護層（７０）を形成することによって、リプレースメントゲートトランジスタに対してリーク電流を抑えた実効的なゲート酸化膜厚を得ることができ、これにより、応力を減らすことができる。実施形態においては、金属ゲート電極（６０）から保護層を通じてゲート酸化物層（１２）に向かうに従って濃度が低下する金属炭化物を含む非晶質炭素層（７０）の保護層が形成される。方法の実施形態では、リムーバブルゲートを除去するステップ、ゲート酸化物層へ非晶質炭素層を蒸着するステップ、メタルゲート電極（６０）を形成するステップ、を含み、さらにその後、メタルゲートからの金属を非晶質炭素層に拡散して金属炭化物を形成するように、高温に加熱するステップ、を含む。さらに、一実施形態では、高誘電定数を有するゲート酸化物層（８２）と、金属ゲート電極（１００）と基板（１０）との界面において高濃度のシリコンと、を含むメタルゲートトランジスタが含まれる。
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【課題】 スペースレスＦＥＴ及びデュアル・ライナ法による歪み強化を増加させる構造体及び方法を提供する。
【解決手段】 歪み強化がｎＦＥＴ及びｐＦＥＴデバイスの両方に対して達成される半導体構造体及びそれを製造する方法を提供する。特に、本発明は、より強い歪み強化及び欠陥削減のための少なくとも１つのスペーサレスＦＥＴを提供する。少なくとも１つのスペーサレスＦＥＴは、ｐＦＥＴ、ｎＦＥＴ又はそれらの組合せとすることができるが、一般に、ｐＦＥＴはｎＦＥＴよりも大きな幅を有するように製造されるので、スペーサレスｐＦＥＴが特に好ましい。少なくとも１つのスペーサレスＦＥＴは、スペーサを有するＦＥＴを含んだ従来技術の構造体よりも、デバイス・チャネルにより接近した応力誘起ライナを設けることを可能にする。スペーサレスＦＥＴは、スペーサレスＦＥＴの下側に侵入しない、対応するシリサイド化ソース／ドレイン拡散コンタクトの抵抗に悪影響を与えることなく達成される。 （もっと読む）

【課題】ＮＭＩＳ領域において、チャネル領域におけるキャリアの移動度を向上させる。
【解決手段】半導体装置は、半導体基板１０１における素子分離１０２によって区画されたＮＭＩＳ領域１０３と、ＮＭＩＳ領域１０３及び素子分離１０２の上に、ＮＭＩＳ領域１０３を跨ぐように形成されたゲート絶縁膜１１１と、ゲート絶縁膜１１１の上に形成されたゲート電極１１２と、第１のゲート電極１１２における素子分離１０２の上に形成されている部分の側面に形成された側壁絶縁膜（１１４、１１５、１１６）と、ｎ型エクステンション拡散層１１７と、ｎ型不純物拡散層１１８とを備える。半導体基板１０１の全面上に、引っ張り応力を有するライナー膜３５をさらに備えている。 （もっと読む）

【課題】 半導体装置の面積を増大させること無く、半導体装置のドレイン電流を向上させることができる半導体装置を提供する。
【解決手段】 半導体基板１０と、半導体基板１０上に形成され、ゲート絶縁膜１６を介して形成されるゲート電極１８と、半導体基板１０に形成され、ゲート電極１８の両側方に位置する領域に形成されるｎ型のソース／ドレイン拡散層２４と、半導体基板１０上のゲート電極１８両側部に形成され、ゲート電極１８のチャネル領域に応力を与えるtensile膜２６と、ソース／ドレイン拡散層２４上にtensile膜２６を貫通して形成される、導電体材料が埋め込まれたコンタクト３０を備える。そして、ゲート電極１８とソースコンタクト３４間距離が、ゲート電極１８とドレインコンタクト３２間距離よりも広いことを特徴としている。 （もっと読む）

【課題】 デバイス密度を増加させるために、Ｓ／Ｄコンタクト・ホールが、トランジスタ構造体のゲートに近接して形成されるが、ゲートから電気的に絶縁された、トランジスタ構造体（及びその製造方法）を提供すること。
【解決手段】 構造体、及びその製造方法である。この構造体は、（ａ）第１のＳ／Ｄ領域と第２のＳ／Ｄ領域との間に配置されたチャネル領域と、（ｂ）チャネル領域上のゲート誘電体領域と、（ｃ）ゲート誘電体領域上にあり、かつ、ゲート誘電体領域によりチャネル領域から電気的に絶縁されたゲート領域と、（ｄ）ゲート領域上の保護アンブレラ領域であって、保護アンブレラ領域は第１の誘電体材料を含み、ゲート領域が完全に保護アンブレラ領域の影の中にある、保護アンブレラ領域と、（ｅ）（ｉ）第２のＳ／Ｄ領域の真上にあり、これと電気的に接続され、かつ、（ｉｉ）保護アンブレラ領域のエッジと位置合わせされた充填されたコンタクト・ホールであって、コンタクト・ホールは、第１の誘電体材料とは異なる第２の誘電体材料を含む層間誘電体（ＩＬＤ）層によってゲート領域から物理的に分離された充填されたコンタクト・ホールと、を含む。 （もっと読む）

【課題】接合リークの問題なく、Ｎｉシリサイドプロセスを適用できる半導体装置、及びその製造方法を提供する。
【解決手段】ソース・ドレイン拡散層９の表層部に、Ｎｉ₂Ｓｉであるシリサイド膜１１を形成する。続いて、シリコン基板１の全面に、アモルファスシリコン膜１２を堆積後、２ｎｄ−ＲＴＡを行う。２ｎｄ−ＲＴＡによるシリサイド反応の進行時に消費されるシリコンが、シリサイド膜１１下部のシリコン基板１のみではなく、上部のアモルファスシリコン膜１２からも供給されるため、シリサイド反応をアモルファスシリコン膜１２側にも進めることができる。その結果、シリコン基板１側へのシリサイドの侵入を抑制し、接合リークを低減することができる。 （もっと読む）

【課題】正スタガ構造において、ソース・ドレイン電極間に位置するチャネル領域の不純物濃度の低減を図りトランジスタ特性を向上させる技術を提供する。
【解決手段】ガラス基板１０の上部に、少なくともその表面部に不純物（不純物層１３ａ、１３ｂ）を含有するソース・ドレイン電極１２ａ、１２ｂをレジスト膜１４ａ、１４ｂをマスクにエッチングした後、レジスト膜を残存させた状態で、例えば絶縁性の液体材料を塗布し、ソース・ドレイン電極１２ａ、１２ｂおよびその上部の不純物層１３ａ、１３ｂの側壁を覆うように絶縁膜１５を形成し、その後、レジスト膜１４ａ、１４ｂを除去し、半導体膜１６ａ、ゲート絶縁膜１７およびゲート電極Ｇを順次形成する。 （もっと読む）

【課題】シリコン窒化膜が半導体基板に近接しないようにした半導体集積回路装置と、コンタクトホールの加工を容易にする半導体集積回路装置の製造方法を提供する。
【解決手段】素子分離領域４に囲まれたシリコン基板２１上に、シリコン窒化膜をエッチングストッパーとして用いた自己整合コンタクトプロセスによって形成されたコンタクトホールに埋め込まれ、拡散層２，３に電気的に接続されたコンタクトプラグ３３を有する半導体集積回路装置であって、前記拡散層２、３の露出面に選択エピタキシャル成長により形成された、各ゲート絶縁膜２２の前記拡散層側端部と接するシリコン層２８を形成し、各ゲート電極２２と前記シリコン層２８との間にシリコン酸窒化膜またはシリコン酸化膜からなる絶縁膜２７’が前記ゲート絶縁膜２２に接して埋め込まれており、シリコン窒化膜２６，２９’，３２が絶縁膜２７’によりシリコン基板２１と隔離されている。 （もっと読む）

【課題】正スタガ構造において、ソース・ドレイン電極上の半導体膜もしくはゲート絶縁膜のステップカバレッジを向上させ、また、これらの膜の薄膜化を図り、半導体装置の特性を向上させる技術を提供する。
【解決手段】ガラス基板１０の上部に、ソース・ドレイン電極１２ａ、１２ｂをレジスト膜１４ａ、１４ｂをマスクにエッチングすることにより形成した後、例えば絶縁性の液体材料を塗布し、ソース・ドレイン電極１２ａ、１２ｂ間を絶縁膜１５ａで埋め込み、平坦化を図った後、その上部に半導体膜１６ａ、ゲート絶縁膜１７およびゲート電極１８（Ｇ）を形成する。 （もっと読む）

【課題】ゲート長が異なる複数のゲート電極に、ゲート長に依存することなく均一な組成を持つＦＵＳＩ構造を得られるようにする。
【解決手段】半導体装置は、それぞれが金属によりフルシリサイド化され、ゲート長が互いに異なる第１のゲート電極１４Ｔ１及び第２のゲート電極１４Ｔ２を有している。第１のゲート電極１４Ｔ１及び第２のゲート電極１４Ｔ２の少なくとも一方の上部には、周縁部が高く且つゲート長方向の中央部が低い凹状溝が形成されている。凹状溝は、ゲート電極１４Ｔ１、１４Ｔ２のゲート長に依存した幅寸法を有している。 （もっと読む）