半導体集積回路装置の製造方法
【課題】スパッタリング法により形成される膜のウエハ面内の膜厚分布の均一性を向上させることのできる技術を提供する。
【解決手段】コリメータ１１５の本体１１６を中央部から周辺部にかけて徐徐に薄くして、本体１１６に設けられる多数個の制御孔１１７のアスペクト比をコリメータ１１５の中央から外側にかけて連続的に小さくする。このコリメータ１１５をウエハとターゲットとの間に設置し、３００℃以上に加熱されたウエハの上に膜厚１０ｎｍ程度のコバルト膜を堆積し、続いてコバルト膜の上に窒化シリコン膜を堆積した後、シリサイド反応によりコバルトダイシリサイド層を形成する。
【解決手段】コリメータ１１５の本体１１６を中央部から周辺部にかけて徐徐に薄くして、本体１１６に設けられる多数個の制御孔１１７のアスペクト比をコリメータ１１５の中央から外側にかけて連続的に小さくする。このコリメータ１１５をウエハとターゲットとの間に設置し、３００℃以上に加熱されたウエハの上に膜厚１０ｎｍ程度のコバルト膜を堆積し、続いてコバルト膜の上に窒化シリコン膜を堆積した後、シリサイド反応によりコバルトダイシリサイド層を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造技術に関し、特に、スパッタリング法によって形成された金属膜を用いたサリサイド（SALICIDE：Self Aligned Silicide）プロセスに適用して有効な技術に関するものである。
【背景技術】
【０００２】
コバルトを二珪化コバルト（ＣｏＳｉ2）が形成される温度より低い温度でシリコン基板を加熱しながら堆積し、あるいは、次いで真空を破ることなく真空アニールを行うことで、コバルトとシリコンとの界面に珪化二コバルト（Ｃｏ2Ｓｉ）膜あるいは一珪化コバルト（ＣｏＳｉ）膜を形成し、その後、熱処理を行って二珪化コバルト（ＣｏＳｉ2）膜を形成する技術が日本特開平９−６９４９７号公報（特許文献１）に記載されている。これには対応米国特許第５７８０３６１号明細書（特許文献２）がある。
【０００３】
また、シリコン領域を含む基板の温度を２００℃から４００℃までのいずれかの温度に調節し、かつ、シリコン領域の上面にコリメート（Colimate）スパッタリング法またはロングスロー（Long Throw）スパッタリング法を用いて金属膜を形成し、連続して、金属膜の上面に保護膜を形成した後、金属膜、保護膜およびシリコン領域に対して熱処理を施して、シリコン領域上にシリサイド膜を形成する技術が日本特開２００３−１５８０９１号公報（特許文献３）に記載されている。これには対応米国特許出願公開第２００３／０９６４９１号明細書（特許文献４）がある。
【０００４】
また、金属膜を形成するスパッタリング法において、互いに平行に設置されるターゲットと基板との間に、セルの隔壁を斜めとするコリメータを設置し、その角度をコリメータの中心部から周辺部に近づくに伴って大きくなるように構成することにより、成膜の非対称性をなくす技術が日本特開平１０−１２１２３４号公報（特許文献５）に記載されている。
【０００５】
さらに、一般的なスパッタリング技術において、成膜の平坦性を確保するために、コリメータの開口度を動径方向において変化させる技術が特開平１１−２０００２９号公報（特許文献６）に開示されている。
【０００６】
また、コバルトシリサイド形成等のために、コリメータを有するスパッタリング装置を使用する技術が特開平０８−０３１７６９号公報（特許文献７）に開示されている。
【特許文献１】特開平９−６９４９７号公報
【特許文献２】米国特許第５７８０３６１号明細書
【特許文献３】特開２００３−１５８０９１号公報
【特許文献４】米国特許出願公開第２００３／０９６４９１号明細書
【特許文献５】特開平１０−１２１２３４号公報
【特許文献６】特開平１１−２０００２９号公報
【特許文献７】特開平０８−０３１７６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
高融点金属のシリサイド化合物の形成については、以下に説明する種々の技術的課題が存在する。
【０００８】
高融点金属膜は、例えばコリメートスパッタリング法により半導体ウエハ（以下、単にウエハと言う）上に成膜される。コリメートスパッタリング法は、多数個の制御孔が設けられたコリメータと呼ばれる板をターゲットとウエハとの間に設置し、ターゲットから種々の方向に飛び出したスパッタ粒子のウエハに垂直な成分だけを取り出して成膜する技術であり、電子のチャージングによるウエハへのダメージを低減することができる。
【０００９】
しかしながら、コリメートスパッタリング法によって高融点金属膜、例えばコバルト（Ｃｏ）膜を形成した場合、コリメータの影響もあり、ウエハ面内のコバルト膜の膜厚分布がウエハの中央部において厚く、ウエハの周辺部において薄くなる傾向で不均一となり、またばらつきも大きくなるという問題が生じた。
【００１０】
シリサイド反応により形成されるコバルトシリサイド膜の厚さは、シリサイド反応前のコバルト膜の膜厚に依存する割合が大きい。このため、コバルト膜の膜厚分布の不均一は、コバルトシリサイド膜の膜厚分布の不均一となって現れ、ウエハ面内のコバルトシリサイド膜の膜厚分布がウエハの中央部において厚く、ウエハの周辺部において薄くなる。ところが、コバルトシリサイド膜が厚く形成されたウエハの中央部では、コバルトシリサイド膜とｐｎ接合部の界面との距離が短くなり、ｐｎ接合部におけるリーク電流の増加を引き起こしてしまう。
【００１１】
ウエハ上に成膜するコバルト膜の厚さを薄くして、ウエハの中央部においてもコバルトシリサイド膜とｐｎ接合部の界面との距離を充分に保つことを検討したが、特に、ウエハの周辺部において、コバルトシリサイド膜の膜厚が薄くなることによる抵抗の増加がみられ、コバルトシリサイド膜を用いた低抵抗化の利点を生かすことができない。
【００１２】
本発明の目的は、スパッタリング法により形成される膜のウエハ面内の膜厚分布均一性を向上させることのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本願発明の一つは、多数個の制御孔が設けられたコリメータが基板とターゲットとの間に設置され、ターゲットがスパッタリングされて、相対的に高い温度の基板の主面上に第１の膜が堆積される工程を含み、１枚のコリメータの中で、多数個の制御孔のアスペクト比を第１の膜の膜厚分布に対応して変化させる。
【００１６】
本願に開示されたその他の発明の特徴を項に分けて簡単に記載するとすれば以下のごとくである。
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）多数個の制御孔が設けられたコリメータが基板とターゲットとの間に設置され、前記ターゲットがスパッタリングされて、相対的に高い温度の前記基板の主面上に第１の膜が堆積される工程、
ここで、前記コリメータは、以下を有する：
（ｉ）前記多数個の制御孔のアスペクト比を前記第１の膜の膜厚分布に対応して変化さ
せる。
２．前記項１記載の半導体集積回路装置の製造方法において、前記多数個の制御孔のアスペクト比が、連続的に変化している。
３．前記項１または２記載の半導体集積回路装置の製造方法において、前記多数個の制御孔のアスペクト比が、前記コリメータの中央部から周辺部にかけて連続的に小さくなる。
４．前記項１または２記載の半導体集積回路装置の製造方法において、前記多数個の制御孔のアスペクト比が、前記コリメータの中央部から周辺部にかけて連続的に大きくなる。
５．前記項１から４のいずれか一つに記載の半導体集積回路装置の製造方法において、前記多数個の制御孔の最も小さいアスペクト比を１とすると、前記多数個の制御孔の最も大きいアスペクト比は１.２５を中心値とする周辺範囲である。
６．前記項１から４のいずれか一つに記載の半導体集積回路装置の製造方法において、前記多数個の制御孔の最も小さいアスペクト比を１とすると、前記多数個の制御孔の最も大きいアスペクト比は１.１５から１.３５の範囲である。
７．前記項１から４のいずれか一つに記載の半導体集積回路装置の製造方法において、前記多数個の制御孔の最も小さいアスペクト比を１とすると、前記多数個の制御孔の最も大きいアスペクト比は１.０５から１.５の範囲である。
８．前記項１から７のいずれか一つに記載の半導体集積回路装置の製造方法において、前記多数個の制御孔の最も小さいアスペクト比を前記多数個の制御孔の最も大きいアスペクト比で割った値は、０.８を中心値とする周辺範囲である。
９．前記項１から７のいずれか一つに記載の半導体集積回路装置の製造方法において、前記多数個の制御孔の最も小さいアスペクト比を前記多数個の制御孔の最も大きいアスペクト比によって割った値は、０.７から０.９である。
１０．前記項１から７のいずれか一つに記載の半導体集積回路装置の製造方法において、前記多数個の制御孔の最も小さいアスペクト比を前記多数個の制御孔の最も大きいアスペクト比によって割った値は、０.６５から０.９５である。
１１．前記項１から１０のいずれか一つに記載の半導体集積回路装置の製造方法において、前記基板の温度は３００℃以上である。
１２．前記項１から１０のいずれか一つに記載の半導体集積回路装置の製造方法において、前記基板の温度は３５０℃以上である。
１３．前記項１から１０のいずれか一つに記載の半導体集積回路装置の製造方法において、前記基板の温度は４００℃以上である。
１４．前記項１から１３のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータの材質は、アルミニウム、アルミニウム合金、ステンレス鋼またはチタン、あるいはその表面をアルミニウムまたはアルミニウム合金でコーティングしたステンレス鋼またはチタンである。
１５．前記項１から１４のいずれか一つに記載の半導体集積回路装置の製造方法において、前記スパッタリングは、高指向性スパッタリング法である。
１６．前記項１から１５のいずれか一つに記載の半導体集積回路装置の製造方法は、さらに以下の工程を含む：
（ｂ）前記工程（ａ）の後、前記基板の主面に対して第１の温度で第１の熱処理を実行することにより、前記基板と前記第１の膜とを反応させる工程；
（ｃ）前記工程（ｂ）の後、前記第１の膜の未反応部分を除去する工程；
（ｄ）前記工程（ｃ）の後、前記基板の主面に対して前記第１の温度よりも高い第２の温度で第２の熱処理を実行する工程。
１７．前記項１６記載の半導体集積回路装置の製造方法は、さらに以下の工程を含む：
（ｅ）前記工程（ｂ）の前に、前記基板の主面に対して前記第１の温度よりも低い第３の温度で第３の熱処理を実行する工程。
１８．前記項１から１７のいずれか一つに記載の半導体集積回路装置の製造方法において、前記第１の膜はコバルト膜である。
１９．前記項１から１８のいずれか一つに記載の半導体集積回路装置の製造方法において、前記基板に堆積される前記第１の膜の膜厚は、７ｎｍから１０ｎｍの範囲である。
２０．前記項１から１８のいずれか一つに記載の半導体集積回路装置の製造方法において、前記基板に堆積される前記第１の膜の膜厚は、５ｎｍから１５ｎｍの範囲である。
２１．前記項１から１８のいずれか一つに記載の半導体集積回路装置の製造方法において、前記基板に堆積される前記第１の膜の膜厚は、３ｎｍから２０ｎｍの範囲である。
２２．前記項１から２１のいずれか一つに記載の半導体集積回路装置の製造方法において、前記第１の膜は、ニッケル膜またはニッケルコバルト合金膜である。
２３．前記項１６記載の半導体集積回路装置の製造方法において、さらに以下の工程を含む：
（ｆ）前記工程（ｂ）の前に、前記第１の膜の上に酸化防止機能を有する第２の膜を堆積する工程。
２４．前記項２３記載の半導体集積回路装置の製造方法において、前記第２の膜は窒化チタン膜、窒化タングステン膜または窒化タンタル膜である。
２５．前記項１６記載の半導体集積回路装置の製造方法において、さらに以下の工程を含む：
（ｇ）前記工程（ｂ）の前に、前記第１の膜の上に酸化防止機能を有する第２の膜および第３の膜を順次堆積する工程。
２６．前記項２５記載の半導体集積回路装置の製造方法において、前記第２の膜は窒化チタン膜、前記第３の膜はチタン膜である。
【００１７】
更に、本願に開示されたその他の発明の特徴を項に分けて簡単に記載するとすれば以下のごとくである。
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハの第１主面に素子分離領域を形成することによって、それによって囲まれたシリコン能動領域を区画する工程；
（ｂ）前記シリコン能動領域上にゲート絶縁膜を介して、両側にサイドウォールスペーサを有するゲート電極を形成することにより、ソース・ドレイン領域を区画する工程；
（ｃ）不均一なアスペクト比の多数個の開口を有する機械的なコリメータを前記ウエハとコバルトターゲット間に介在させたコリメートスパッタリングによって、前記ウエハの前記第１主面の前記素子分離領域、前記ソース・ドレイン領域のシリコン表面、前記ゲート電極の前記サイドウォールスペーサ、および前記ゲート電極の上面を構成するポリシリコン表面上（ポリシリコンゲート電極上に高融点金属層を有するポリメタルゲート、およびソースドレインの熱処理後にゲート絶縁膜およびゲート電極を形成するダマシンゲート、リプレースメントゲート等では、ポリシリコン上のシリサイド化は必須ではないか、または不要である）に、前記ウエハの前記第１主面の温度を、前記シリコン表面および前記ポリシリコン表面においてダイコバルトシリサイド（Ｃｏ2Ｓｉ）を主要な成分とする第１のシリサイド膜が形成され、実質的にコバルトモノシリサイド（ＣｏＳｉ）を主要な成分とするシリサイド膜が形成されない第１の温度範囲内に制御した状態で、コバルト膜を形成する工程（ニッケルシリサイドプロセスの場合においても、ほぼ同様である）；
（ｄ）第１の熱処理により、前記第１のシリサイド膜を、コバルトモノシリサイドを主要な成分とする第２のシリサイド膜に転換させる工程；
（ｅ）前記工程（ｄ）の後、前記コバルト膜の未反応部分を除去する工程；
（ｆ）前記工程（ｅ）の後、第２の熱処理により、前記第２のシリサイド膜を、コバルトダイシリサイド（ＣｏＳｉ2）を主要な成分とする第３のシリサイド膜に転換させる工程。
２．項１記載の半導体集積回路装置の製造方法において、前記第１の温度範囲は摂氏３００度以上、４５０度未満である。
３．項１記載の半導体集積回路装置の製造方法において、前記第１の温度範囲は摂氏３５０度以上、４５０度未満である。
４．項１記載の半導体集積回路装置の製造方法において、前記第１の温度範囲は摂氏４００度以上、４５０度未満である。
５．項１記載の半導体集積回路装置の製造方法において、前記第１の温度範囲は摂氏３００度以上、４００度未満である。
６．項１から５のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータはほぼ回転対称（コリメータの全体としての対称性について言及するときは、上下のプロファイルすなわち輪郭の形状についてであり、その他の内部構造すなわち、開口形状、隔壁形状等を除く。本願のその他の部分において同じ）であり、且つ、前記回転対象の軸に垂直な対称面に対して上下にほぼ面対称である（機械的なコリメータを使用するコリメートスパッタリング技術では、コリメータのターゲット側に集中的にコバルトが付着する結果、熱ひずみまたは応力のアンバランス等によりコリメータが変形する問題がある。これに対して、コリメータの外形プロファイルを上下面対称かつ垂直な回転軸に対して回転対称にしておくことによって、付着量がひずみの限界付近になるたびに、コリメータを上下反転して使用することができる。こうして、交互に何度か使用した後に、付着量の増加によって、コリメータの開口率が低下したときは、コリメータ自体を洗浄または再生する必要がある。すなわち、ステンレス鋼の表面についたコバルトを下地のアルミニウムごとブラスト処理等によりはがす等の処理が発塵、母材の消耗防止等の観点から再生処理として有効である。また、母材チタンにすると、アルミニウム被覆なしでも、比較的発塵を少なくできる。また、チタンはステンレス鋼よりも変形に強いメリットがある。また、チタン母材上にアルミニウム等をコートしてもよい）。
７．項１から６のいずれか一つに記載の半導体集積回路装置の製造方法において、前記多数個の開口は、ほぼ同一の開口面積を有する正六角形であり、ほぼ六方最密格子を形成するように配列されている（ミクロな、すなわち、開口のセルの大きさの程度の距離での均一な堆積特性と高い開口率を確保するためには、開口のセルの２次元的幾何学形状は充填可能な四角形、長方形、正方形、ひし形、正六角形等をとる必要があるが、強度、微視的均一性の点で主に正六角形からなる六方最密充填格子類似の構造がもっとも好適である）。
８．項１から７のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータのアスペクト比変化率は９８％未満、５０％以上である。
９．項１から８のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータの前記多数個の開口の隔壁は、前記ウエハの中心と前記コバルトターゲットの中心を結ぶ直線に、ほぼ平行である（高い開口率を確保するのに有効である）。
１０．項１から９のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータの前記ウエハと対抗する部分の開口率は、８５％以上である。
１１．項１から１０のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータは、その母材がアルミニウム以外を主要な成分とし、表面にアルミニウムを主要な成分とするコーティング層を有する。
１２．項１から１１のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータは、その母材がステンレス鋼を主要な成分とする。
１３．項１から１２のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータのアスペクト比変化率は９５％未満、６５％以上である。
１４．項１から１２のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータのアスペクト比変化率は９０％未満、７０％以上である。
１５．項１から１２のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータのアスペクト比変化率は８５％未満、７５％以上である。
１６．項１から１５のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータの隔壁の厚さは、３ｍｍ未満、０．３ｍｍ以上である（コリメータの変形に対する強度と高い開口率を確保するために有効である）。
１７．項１から１５のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータの隔壁の厚さは、２ｍｍ未満、０．５ｍｍ以上である。
１８．項１から１５のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータの隔壁の厚さは、１．５ｍｍ未満、０．７ｍｍ以上である。
１９．項１から１８のいずれか一つに記載の半導体集積回路装置の製造方法において、前記多数個の開口の大きさは（開口の大きさとは、対向する隔壁間の距離である。２次元的には辺間距離である）、２０ｍｍ未満、５ｍｍ以上である（量産に一般的に必要とされる１０ｎｍ／分以上のコバルト堆積速度を確保するために、及び微視的な堆積均一性を確保するために必要である。なお、これ以下の堆積速度を排除するものではない）。
２０．項１から１８のいずれか一つに記載の半導体集積回路装置の製造方法において、前記多数個の開口の大きさは、１５ｍｍ未満、７ｍｍ以上である。
２１．項１から２０のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータの主面の輪郭は２次以上の高次曲面（多数の直線部分で近似したものを含む）である（直線的なプロファイルでは膜厚分布の不均一等を十分高精度で補償できないことがある。一方、中心から周辺への直線的なプロファイルのときは、コリメータの加工が容易であるメリットがある）。
２２．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハの第１主面に素子分離領域を形成することによって、それによって囲まれたシリコン能動領域を区画する工程；
（ｂ）前記シリコン能動領域上にゲート絶縁膜を介して、両側にサイドウォールスペーサを有するゲート電極を形成することにより、ソース・ドレイン領域を区画する工程；
（ｃ）不均一なアスペクト比の多数個の開口を有する機械的なコリメータを前記ウエハとコバルトターゲット間に介在させたコリメートスパッタリングによって、前記ウエハの前記第１主面の前記素子分離領域、前記ソース・ドレイン領域のシリコン表面、前記ゲート電極の前記サイドウォールスペーサ、および前記ゲート電極の上面を構成するポリシリコン表面上に、前記ウエハの前記第１主面の温度を、摂氏３００度以上、４５０度未満の第１の温度範囲内に制御した状態で、コバルト膜を形成する工程；
（ｄ）前記工程（ｃ）の後、前記ウエハの前記第１主面の温度を、摂氏４００度以上、６００度未満の第２の温度範囲内に制御した状態で、第１の熱処理を施す工程；
（ｅ）前記工程（ｄ）の後、前記コバルト膜の未反応部分を除去する工程；
（ｆ）前記工程（ｅ）の後、前記ウエハの前記第１主面の温度を、摂氏６００度以上、８５０度未満の第３の温度範囲内に制御した状態で、第２の熱処理を施す工程。
２３．項２２記載の半導体集積回路装置の製造方法において、前記第１の温度範囲は摂氏３５０度以上、４５０度未満である。
２４．項２２記載の半導体集積回路装置の製造方法において、前記第１の温度範囲は摂氏４００度以上、４５０度未満である。
２５．項２２記載の半導体集積回路装置の製造方法において、前記第１の温度範囲は摂氏３００度以上、４００度未満である。
２６．項２２から２５のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータはほぼ回転対称であり、且つ、前記回転対象の軸に垂直な対称面に対して上下にほぼ面対称である。
２７．項２２から２６のいずれか一つに記載の半導体集積回路装置の製造方法において、前記多数個の開口は、ほぼ同一の開口面積を有する正六角形であり、ほぼ六方最密格子を形成するように配列されている。
２８．項２２から２７のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータのアスペクト比変化率は９８％未満、５０％以上である。
２９．項２２から２８のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータの前記多数個の開口の隔壁は、前記ウエハの中心と前記コバルトターゲットの中心を結ぶ直線に、ほぼ平行である。
３０．項２２から２９のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータの前記ウエハと対抗する部分の開口率は、８５％以上である。
３１．項２２から３０のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータは、その母材がアルミニウム以外を主要な成分とし、表面にアルミニウムを主要な成分とするコーティング層を有する。
３２．項２２から３１のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータは、その母材がステンレス鋼を主要な成分とする。
３３．項２２から３２のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータのアスペクト比変化率は９５％未満、６５％以上である。
３４．項２２から３２のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータのアスペクト比変化率は９０％未満、７０％以上である。
３５．項２２から３２のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータのアスペクト比変化率は８５％未満、７５％以上である。
３６．項２２から３５のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータの隔壁の厚さは、３ｍｍ未満、０．３ｍｍ以上である。
３７．項２２から３５のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータの隔壁の厚さは、２ｍｍ未満、０．５ｍｍ以上である。
３８．項２２から３５のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータの隔壁の厚さは、１．５ｍｍ未満、０．７ｍｍ以上である。
３９．項２２から３８のいずれか一つに記載の半導体集積回路装置の製造方法において、前記多数個の開口の大きさは（開口の大きさとは、対向する隔壁間の距離である。２次元的には辺間距離である）、２０ｍｍ未満、５ｍｍ以上である。
４０．項２２から３８のいずれか一つに記載の半導体集積回路装置の製造方法において、前記多数の開口の大きさは、１５ｍｍ未満、７ｍｍ以上である。
４１．項２２から４０のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータの主面の輪郭は２次以上の高次曲面である。
４２．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）不均一なアスペクト比の多数個の開口を有する機械的なコリメータであって、その母材がアルミニウム以外を主要な成分とし、表面にアルミニウムを主要な成分とするコーティング層を有するものをウエハとコバルトまたはニッケルを主要な成分とするターゲット間に介在させたコリメートスパッタリングによって、前記ウエハの第１主面の素子分離領域、およびソース・ドレイン領域のシリコン表面上に、コバルトまたはニッケルを主要な成分とするメタル膜を形成する工程。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
コリメートスパッタリング法により成膜されたコバルト膜を用いて、ｐｎ接合部におけるリーク電流が少なく、かつ低抵抗のシリサイド層を形成することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００２２】
また、本願では便宜上、径（直径）が約２００ｍｍのウエハについて説明するが、径が約３００ｍｍのウエハ、それよりも径大きいものまたは小さいものに適用できることは言うまでもない。
【００２３】
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２４】
また、以下の実施の形態において、その構成要素（要素ステップなどを含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことはいうまでもない。
【００２５】
同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形成などに近似または類似するものなどを含むものとする。たとえば、正六角形といっても、幾何学的に完全なもののみでなく、それに近似したものを含む。このことは上記数値および範囲についても同様である。
【００２６】
また、便宜上、位置関係について言及するときは、図４のような配置を前提として、説明するが、たとえば、「上または上面」といっても、重力の反対方向という意味ではなく、概念的にウエハのデバイス面（主に半導体集積回路、または半導体素子を作る主面）の方向を上とするものである。従って、これに関連して「垂直」というときは、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、ウエハの主面に垂直な軸方向およびこれと実質的に同じ方向を意味するものとする（たとえば、スパッタリングの際に、ウエハのデバイス面を下向き、横向、または斜め向きにするときは、重力と反対方向ではなくなることは言うまでもない）。
【００２７】
また、本願で半導体集積回路装置と言うときは、シリコン単結晶ウエハ上に作られるものだけでなく、特にそうでない旨明示された場合を除き、ＳＯＩ（Silicon On Insulator）基板上に作られたもの、その他ＴＦＴ（Thin Film Transistor）液晶などの他の基板上に作られるものなども含むものとする。同様に、ウエハと言うときは、特にそうでない旨明示された場合を除き、シリコン単結晶ウエハのみでなく、ＳＯＩ基板、その他ＴＦＴ液晶など作成するためのほぼ円盤状または長方形の集積回路基板などを含むものとする。
【００２８】
また、シリコン基板表面部分、またはいわゆるポリシリコン電極などについて、シリコンというときは、特にそうでない旨明記した場合またはそうでないことが明確である場合を除き、シリコンに必要に応じて不純物を導入したシリコンを主要な成分とするもの、シリコンにゲルマニウムなどを加えて合金としてその性能を向上した（ＳｉＧｅ化した基板表面領域、ＳｉＧｅ化した多結晶シリコン電極など）シリコンベース部材を含むものとする。
【００２９】
また、ポリシリコンなどと言うときは、特にそうでない旨明記した場合またはそうでないことが明確である場合を除き、典型的な多結晶シリコンだけでなく、アモルファス表面シリコンおよび微結晶シリコンなども含むものとする。これは、一般に、ポリシリコンも形成当初はアモルファスである場合があり、これが後の熱処理により狭義のポリシリコンに変化するのが一般的であるが、どの時点で狭義のポリシリコンに変化したかを特定することが困難なためである。
【００３０】
また、部材の成分に言及する場合、（例えばＡからなる部材Ｘ）、特にそうでない旨明記した場合またはそうでないことが明確である場合を除き、それ以外の成分の含有を排除するものではない。雰囲気ガスなどについても同じである。たとえば、コバルトターゲットといっても、種々の理由で添加される添加物やその他の含有物質を排除するものではない。
【００３１】
また、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型集積回路と言っても、ゲート絶縁膜が、酸化膜に限られるものでないことは言うまでもない。例えば、非酸化膜系の無機絶縁膜である窒化シリコン膜をゲート絶縁膜とするものなどを含む。このことは「メタル」、「半導体」についても同じである。
【００３２】
なお、以下の実施例では、シリコン単結晶ウエハのデバイス面を直接シリサイド化するもののみを例にとり説明したが、本願発明はそれに限定されることなく、ソースドレイン領域上に選択的にエピタキシャルシリコン層等を形成するエレベイテッドソースドレイン方式等も含むものとする。一方、実施例のごとく、実質的に直接形成することにより、プロセスを大幅に簡素化できるメリットがある。なお、「直接」といっても、微小な厚さの処理層、介在層等を排除するものではない。
【００３３】
また、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す場合もある。
【００３４】
本実施の形態は、ＣＭＯＳ型集積回路（非酸化シリコン系のＨｉｇｈ−ｋゲート絶縁膜を有するものを含む）に適用したものであり、その製造方法を図１〜図１８を用いて工程順に説明する。
【００３５】
まず、図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（以下、基板またはウエハと言う）１に素子分離溝２を形成する。素子分離溝２は、素子分離領域の基板１をエッチングして形成され、その後、素子分離溝２の内部を含む基板１上にＣＶＤ（Chemical Vapor Deposition）法により酸化シリコン膜３を堆積し、続いて素子分離溝２の外部の不要な酸化シリコン膜３をＣＭＰ（Chemical Mechanical Polishing）法によって研磨、除去する。
【００３６】
次に、基板１の一部にボロン（Ｂ）をイオン注入し、他の一部にリン（Ｐ）をイオン注入することによって、ｐ型ウェル４およびｎ型ウェル５を形成した後、基板１をスチーム酸化することによって、ｐ型ウェル４およびｎ型ウェル５のそれぞれの表面にゲート酸化膜６を形成する。
【００３７】
次に、図２に示すように、ｐ型ウェル４およびｎ型ウェル５のそれぞれの上部にゲート電極７を形成する（いわゆるデュアルゲート構成のＣＭＯＳまたはＣＭＩＳ（Complementary Metal Insulator Semiconductor）の集積回路である）。ゲート電極７を形成するには、例えばゲート酸化膜６の上部にＣＶＤ法により多結晶シリコン膜（実際には、堆積時にはアモルファス状態の場合が多いが、その後のいずれかの熱処理により多結晶化するので、便宜上、特に特定する場合を除き、これらも含めて「多結晶シリコン」と言うことにする）を堆積した後、ｐ型ウェル４の上部の多結晶シリコン膜にリンをイオン注入し、ｎ型ウェル５の上部の多結晶シリコン膜にボロンをイオン注入した後、レジストパターンをマスクにしたドライエッチングにより多結晶シリコン膜をパターニングする。
【００３８】
次に、ｐ型ウェル４にリンまたはヒ素（Ａｓ）をイオン注入することによって低不純物濃度のｎ-型半導体領域８を形成し、ｎ型ウェル５にボロンをイオン注入することによって低不純物濃度のｐ-型半導体領域９を形成する。
【００３９】
次に、図３に示すように、基板１上にＣＶＤ法により堆積した窒化シリコン膜を異方的にエッチングすることによって、ゲート電極７の側壁にサイドウォール１０を形成すると共に、基板１（ｎ-型半導体領域８、ｐ-型半導体領域９）の表面を露出させる。続いて、ｐ型ウェル４にリンまたはヒ素をイオン注入することによって高不純物濃度のｎ+型半導体領域（ソース、ドレイン）１１を形成し、ｎ型ウェル５にボロンをイオン注入することによって高不純物濃度のｐ+型半導体領域（ソース、ドレイン）１２を形成する。ｎ+型半導体領域１１のｐｎ接合部（ｎ+型半導体領域１１とｐ型ウェル４とが接する界面）の接合深さ（基板１の表面から上記ｐｎ接合部までの基板１の厚さ方向の深さ）およびｐ+型半導体領域１２のｐｎ接合部（ｐ+型半導体領域１２とｎ型ウェル５とが接する界面）の接合深さは、５０ｎｍから３００ｎｍの範囲程度である。
【００４０】
次に、基板１の表面をバッファードフッ酸によりバッチ洗浄した後（洗浄は、シリコン表面の自然酸化膜を除去するため、または上記イオン注入をＣＶＤ酸化膜などを通して行う場合には、その酸化膜を除去するために行う）、ゲート電極７およびソース、ドレイン（ｎ+型半導体領域１１、ｐ+型半導体領域１２）のそれぞれの表面に、以下の方法によりコバルトシリサイド層を形成する。これは、いわゆるサリサイド方式と呼ばれるもので、ゲート電極の側壁の分離作用を利用してゲート電極上とソース、ドレイン上のシリサイド化を自己整合的に行うものである。この方式は、ゲート電極上も同時にシリサイド化でき、低抵抗化できるメリットがある。一方、ポリメタルゲート電極（またはメタル電極）の場合は、ゲート電極上では、メタルによりさらに低抵抗化されているため、シリサイド化の対象ではないので、コバルト膜を堆積する前に、ゲート電極上を絶縁膜により被覆しておく必要がある。
【００４１】
図４は、コバルト膜の形成に用いるＤＣマグネトロンスパッタリング装置の概略断面図である。
【００４２】
スパッタリング装置１００は、スパッタリング室１０１を構成する真空容器１０２を備えており、スパッタリング室１０１はクライオポンプまたはドライポンプ等の真空ポンプによって真空排気されるようになっている。スパッタリング室１０１にはウエハ１を出し入れするための搬入搬出口１０３が設けられており、搬入搬出口１０３はゲートバルブ１０４によって開閉されるように構成されている。また、スパッタリング室１０１には、イオンを生成するための不活性で、かつ質量の大きい放電ガスとしてのアルゴン（Ａｒ）ガス１０５を供給するガス供給管１０６が挿入されている。
【００４３】
真空容器１０２の上部開口部にはバッキングプレート１０７がスパッタリング室１０１を密封するように設けられており、バッキングプレート１０７に接してターゲット１０８が交換可能に装着されている。ターゲット１０８は、後述するようにアルゴンイオンによってスパッタリングされてその組成物を飛び出させ、被処理基板であるウエハ１の上にスパッタリング膜を形成させるものであり、コバルトによって円板形状に形成されている。また、ターゲット１０８のコバルト純度は、非金属不純物を除き、９９.９９重量％以上、より好ましくは９９.９９９重量％以上である。なお、コバルトターゲットについては、西原らの国際特許公開ＷＯ９８／４２００９号パンフレットに記載がある。これには対応米国特許第６６９３００１号明細書（２００４年２月１７日発行）がある。
【００４４】
真空容器１０２の底部にはリフト１０９が垂直方向上向きに設置されており、リフト１０９の上には加熱機構を備えた静電チャック１１０が昇降されるように支持されている。静電チャック１１０はウエハ１を上面に載せた状態で保持すると共に、ウエハ１を加熱するように構成されている。そして、静電チャック１１０とバッキングプレート１０７との間には、直流電圧また高周波電圧を印加するための電源装置が電気的に接続されている。
【００４５】
静電チャック１１０の下側には下側シールド１１１が設置されており、スパッタリング室１０１の上部には上側シールド１１２がターゲット１０８の真下領域を取り囲むように配されて、真空容器１０２の上端開口部に保持されている。下側シールド１１１および上側シールド１１２はステンレス鋼またはアルミニウム等が使用されており、ターゲット１０８を取り囲むことにより、ターゲット１０８からスパッタリングされた微粒子がスパッタリング室１０１の内壁に付着するのを防止するように構成されている。
【００４６】
他方、バッキングプレート１０７の上方にはプラズマを保持する円板形状のマグネット板１１３がスパッタリング室１０１と同心円の水平に配置されており、マグネット板１１３はスパッタリング室１０１の中心線上に配置された回転軸１１４によって回転されるように構成されている。
【００４７】
ターゲット１０８とウエハ１とに対してそれぞれ所定の間隔を有する高さ位置には、コリメータ１１５が水平に横断するように架設されている。
【００４８】
図５（ａ）にコリメータの概略平面図、図５（ｂ）に同図（ａ）のａ−ａ′線における概略断面図を示す。
【００４９】
コリメータ１１５は、ウエハ１よりも大きい円板形状に形成された本体１１６を備えており、本体１１６には厚さ方向に貫通する六角孔形状の制御孔１１７が多数個、開口面積が全面にわたって、ほぼ均一になるように配列され、全ての制御孔１１７が互いに所定の間隔で、ほぼ平行に設けられている。多数個の制御孔１１７は切削加工等によって形成されている。コリメータ１１５の材質に、アルミニウム、アルミニウム合金、ステンレス鋼またはチタン等の高融点金属膜または金属合金を使用することができる。また、母材をステンレス鋼またはチタン等の高融点金属または金属合金とし、さらにその表面をブラスト処理（ブラスト材料を、圧縮空気で母材に吹き付け、または回転翼で連続して投射し、表面の汚れの除去を行う表面処理技術）した後、アルミニウムまたはアルミニウム合金を用いて溶射処理（燃焼ガス、アーク、プラズマ等の熱源により溶融した金属、セラミック等を製品に吹き付けることにより被膜を作るコーティング技術）したコリメータ１１５を使用してもよい。
【００５０】
さらに、コリメータ１１５の本体１１６は中央部から周辺部にかけて徐徐に薄くなっており、例えば凸レンズのように、本体１１６の上面および下面が外側に凸の形状面を上下対称に有している。これにより、多数個の制御孔１１７のアスペクト比（孔深さｄ／孔径ｗ）がコリメータ１１５の中央部から周辺部にかけて連続的に小さくなっている。本体１１６の最も外側に位置する制御孔１１７のアスペクト比を１とすると、本体１１６の中央に位置する制御孔１１７のアスペクト比は、例えば１.０５から１.５が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては１.１５から１.３５が考えられるが、さらに１.２５を中心値とする周辺範囲が最も好適と考えられる。また、本体１１６の最も外側に位置する制御孔１１７のアスペクト比Ａｐを、本体１１６の中央に位置する制御孔１１７のアスペクト比Ａｃで割った値（Ａｐ／Ａｃ）は、例えば０.６５から０.９５が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては０.７から０.９が考えられるが、さらに０.８を中心値とする周辺範囲が最も好適と考えられる。
【００５１】
コリメートスパッタリング法では、斜め成分のコバルト原子はコリメータの制御孔の内周面に衝突してトラップされ、垂直成分のコバルト原子のみウエハに到達するため、成膜速度はコリメータを用いないスパッタリング法に比べて遅くなり、その遅くなる割合は、コリメータに設けられた制御孔のアスペクト比に依存する。すなわち、コリメータに設けられた制御孔のアスペクト比が大きくなるに従い、成膜速度は遅くなる。従って、コリメータの中央部に設けられた制御孔のアスペクト比を、コリメータの周辺部に設けられた制御孔のアスペクト比よりも大きくすることにより、ウエハ面内におけるコバルト膜の成膜速度をほぼ均一にすることができる。すなわち、コリメータの周辺部に位置する制御孔のアスペクト比が中央部に位置する制御孔よりも小さいことにより、周辺部に位置する制御孔を通過するコバルト原子の量は中央部に位置する制御孔を通過するコバルト原子の量よりも多くなるので、ウエハ面内のコバルト膜の膜厚分布をウエハ全体にわたって均一に制御することができる。ウエハの周辺部で不足したコリメータの多数個の制御孔のアスペクト比は、コリメータにおいてウエハに被着されたコバルト膜のウエハ面内の膜厚不均一に対応して解消するように設定される。
【００５２】
例えば、本体１１６の中央の厚さを１２.５ｍｍ、制御孔１１７の孔径（対辺間の間隔）ｗを１０ｍｍとすると、孔深さｄが１２.５ｍｍであるから、中央の接続孔１１７のアスペクト比Ａｃは１.２５（＝１２.５／１０）となる。また、最も外側の接続孔１１７が形成される本体１１６の厚さを１０ｍｍとすると、孔深さｄが１０ｍｍであるから、最も外側の接続孔１１７のアスペクト比Ａｐは１（＝１０／１０）となり、コリメータ１１５に設けられた多数個の制御孔１１７のアスペクト比は、コリメータ１１５の外側から中央にかけて１から１.２５に連続して変化する。
【００５３】
この種の形状のコリメータを両凸レンズ型コリメータという。これは上下左右がほぼ対称になっている（なお、このような対象形に限定されないのは言うまでもない）。このようにするのは、以下のような理由による。スパッタリングの繰り返しによって、コリメータのターゲット側面には、急速にコバルト膜が堆積する。このままでは、コリメータが変形するので、上下の体積膜のバランスをとるため、何度かのスパッタリング処理ごとに、コリメータを裏返して使用するためである。また、更にそのまま交互に上下反転してターゲットを使い続けると、開口の開口率（コリメータのウエハ面上への正射影において、その開口部の面積をウエハの上面の面積で割った値またはその百分率）が減少するので、堆積コバルト膜厚が０．２ｍｍ程度になったところで、コリメータの洗浄を行い、堆積コバルト膜を除去するのが望ましい。一般にコリメータを使用したスパッタリングすなわちコリメートスパッタリングでは、コリメータを介在させないスパッタリングすなわち非コリメートスパッタリングに比較して、堆積速度が１／６から１／８に低下する。従って、コバルトに通常要求される１０ｎｍ／分以上の堆積速度（本実施例では約４０ｎｍ／分）を達成するためには、開口の隔壁をほぼ垂直とするとともに、コリメータの開口率を８０％以上（本実施例では約９１％）にすることが望ましい。また、このような高開口率を達成するためには、単位開口の形状をほぼ正六角形とした六方最密格子配列（全体としての堆積の均一性を考慮すると、開口の形状を同一にして、サイズもほぼ同一にすることが望ましい）が望ましい（以上のことは、まったく同様にニッケルシリサイドについても当てはまる）。
【００５４】
以下、本実施例に用いた部材の寸法の関係を説明する。ウエハの径は約２００ｍｍ、ターゲットの径は約３３０ｍｍ、コリメータの開口（制御孔）全体の径は約３１５ｍｍ、ターゲット表面とコリメータの間の最小部分の距離は４６ｍｍである。なお、寸法はこれらの値に限定されないことは言うまでもない。制御孔すなわち個々の開口を区分する隔壁の厚さは平均ベースで１ｍｍ前後が望ましい。また、使用中の変形を考慮すると０．７ｍｍ以上が量産に適合している。中心付近の開口のアスペクト比（ＡC）で最周辺の開口のアスペクト比（ＡP）を割った値（またはその百分率）をアスペクト比変化率（ＭA）という。
【００５５】
なお、アスペクト等が不均一なコリメータを用いたコリメートスパッタリング技術については、鈴木らの日本特願２００２−３３６６２０号（２００２年１１月２０日出願）に記載されている。これには対応ＰＣＴ出願ＰＣＴ／ＪＰ０３／０１４７９２（国際出願日２００３年１１月２０日）がある。
【００５６】
次に、コバルト膜およびコバルトサリサイド層の形成工程を説明する。コバルト膜をスパッタリング法により形成する際のウエハ温度、アルゴンガス流量およびＤＣパワーの時間変化の一例を図６のプロセスシーケンス図に示す。プロセスシーケンス図における各パラメータの横軸の時間は共通である。
【００５７】
まず、ウエハ１を洗浄し、その後、スパッタリング装置１００のスパッタリング室１０１とは別の処理室においてウエハ１を、例えば２００℃に加熱する。続いてウエハ１をスパッタリング装置１００のスパッタリング室１０１内に搬入搬出口１０３から搬入して、静電チャック１１０の上面に受け渡す。この際、スパッタリング室１０１は所定の圧力に予め排気されている。続いて、静電チャック１１０をリフト１０９によって上昇させて、静電チャック１１０の上面に載置されたウエハ１を予め設定された高さに設置する。
【００５８】
次に、スパッタリング室１０１が所定の圧力になるまで、放電ガスとしてのアルゴンガス１０５がスパッタリング室１０１にガス供給管１０６から供給される。アルゴンガス１０５の流量は、例えば１５から１５０ｓｃｃｍである。この時、ウエハ１の温度も徐徐に上がり、所定の温度、例えば４２０℃に設定される。
【００５９】
さらに、スパッタリング室１０１が所定の圧力となり、ウエハ１が所定の温度となると、直流電圧または高周波電圧がターゲット１０８とウエハ１との間に電源装置によってバッキングプレート１０７および静電チャック１１０を介して印加されると共に、マグネット板１１３が回転軸１１４によって回転される。直流電圧が印加された際のＤＣパワーは、例えば５００から２０００Ｗに設定され、アルゴンガスの流量は１５から４０ｓｃｃｍに設定される。また、アルゴン雰囲気の気圧は、例えば０.４から２Ｐａ（この範囲に限定されるものではない）、ターゲット距離（動作時のターゲット１０８からウエハ１間での最短距離）は、例えば９０ｍｍである。
【００６０】
これらの作動によってターゲット１０８の周囲に形成されるプラズマの励起に伴い、ターゲット１０８がアルゴンイオンによりスパッタリングされて、ターゲット１０８から被スパッタリング粒子としてコバルト粒子が叩き出される。ターゲット１０８から叩き出されたコバルト粒子はウエハ１の方向に飛翔し、コリメータ１１５の多数個の制御孔１１７を通過してウエハ１に被着する。これにより、図７に示すように、基板（ウエハ）１の主面（集積回路形成面）上にコバルト膜（第１の膜）１３が堆積する。
【００６１】
コバルト膜１３の膜厚は、例えば３ｎｍから２０ｎｍが適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては５ｎｍから１５ｎｍが考えられるが、さらに８.５ｎｍを中心値とする７ｎｍから１０ｎｍの周辺範囲が最も好適と考えられる。コバルト膜１３の膜厚を３ｎｍよりも薄くすると、シリサイド反応により形成されるコバルトシリサイド層の厚さが１０.５ｎｍ程度と薄く、低抵抗化の効果が十分に得られない。またコバルト膜１３の膜厚を２０ｎｍより厚くすると、シリサイド反応により形成されるコバルトシリサイド層の厚さが７０ｎｍ程度となり、ｐｎ接合部の接合深さ、例えば５０ｎｍよりも深くなることによって、リーク電流が増加する場合がある。
【００６２】
さらに、上記コバルト膜１３は、３００℃以上、好ましくは３５０℃以上、さらに好ましくは４００℃以上の温度（且つ４５０℃未満の温度）で堆積する。本実施の形態では、ウエハ１の温度を４２０℃とした。なお、ここでいう温度とは、スパッタリング室１０１内のウエハ１の表面温度（集積回路形成側の主面）を意味している。
【００６３】
図８に、コバルトシリサイド層を形成した多結晶シリコン膜のシート抵抗不良率とコバルト膜を堆積する際のウエハの表面温度との関係の一例を示す。全ての試料において、コバルトシリサイド層は同じ条件により形成され、多結晶シリコン膜には同じ濃度のｎ型不純物が添加されている。また、コバルト膜の膜厚は７、９および１１ｎｍ、多結晶シリコン膜の幅は５５ｎｍである。
【００６４】
ウエハの表面温度が高くなるに従い、シリサイド化された多結晶シリコン膜のシート抵抗不良率は低くなり、４００℃以上ではほぼ２０％以下となる。このように、コバルト膜を相対的に高い温度で形成すると、成膜しながらコバルトとソースドレイン領域のシリコン（多結晶シリコン）とが反応してコバルト膜とソースドレイン領域のシリコン（多結晶シリコン膜）との界面を平坦にすることができるので、その後のシリサイド反応により形成されるコバルトシリサイド層のシート抵抗の不良を低減することができる。また、コバルトと単結晶シリコンとの反応においても同様であり、コバルト膜を相対的に高い温度で形成すると、コバルト膜と単結晶シリコン（ウエハ）との界面を平坦にすることができて、コバルトシリサイド層のシート抵抗の不良を低減することができる。
【００６５】
本実施の形態では、ウエハ１の保持および加熱には静電チャック１１０を用いる。静電チャック１１０は、ウエハ１との密着性が良いので、温度制御および温度分布特性が良い。ただし、静電チャック１１０を用いてもウエハ１の表面温度との間には３０℃程度の温度差が生じ、例えばウエハ１の表面温度を４２０℃程度とするためには、静電チャック１１０の温度を４５０℃程度に設定する必要がある。なお、静電チャック１１０に限らず、他のタイプのチャック、例えばメカニカルクランプを用いてもよい。ただし、メカニカルクランプを用いても、静電チャック１１０と同様に、ウエハ１の表面温度との間には７０〜８０℃程度の温度差が生じ、例えばウエハ１の表面温度を４２０℃程度とするためには、メカニカルクランプの温度を４９０〜５００℃程度に設定する必要がある。
【００６６】
次に、前述したスパッタリング作動が停止されて、アルゴン雰囲気においてウエハ１の熱処理（ホールドアニール；第３の熱処理）が行われる。これにより、図９に示すように、基板１に形成されたソース、ドレイン（ｎ+型半導体領域１１、ｐ+型半導体領域１２）とコバルト膜１３との界面、および多結晶シリコン膜からなるゲート電極７とコバルト膜１３との界面にそれぞれダイコバルトシリサイド（Ｃｏ2Ｓｉ）層１６ａを形成する。
【００６７】
この熱処理は、ソース、ドレイン（ｎ+型半導体領域１１、ｐ+型半導体領域１２）とコバルト膜１３との界面およびゲート電極７とコバルト膜１３との界面においてシリサイド反応が急速に進み、ダイコバルトシリサイド（Ｃｏ2Ｓｉ）層１６ａを主成分とするシリサイド層がコバルトモノシリサイド（ＣｏＳｉ）またはコバルトダイシリサイド（ＣｏＳｉ2）を主成分とするシリサイド層に全て変換されないような低い温度（第３の温度）、例えば３００℃以上、４５０℃未満の温度範囲（ウエハ１の表面温度）で行うことが望ましい。本実施の形態では、ウエハ１の表面温度を、例えば４２０℃に維持した状態で、アルゴンガスの流量を１５から４０ｓｃｃｍとして、熱処理を行った。この熱処理は、スパッタリング室１０１から搬出した後に行ってもよく、また省略することもできる。
【００６８】
ウエハ１上に所望の厚さのコバルト膜１３が形成され、さらにホールドアニールが終わると、ウエハ１が自然冷却される。その後、リフト１０９が下降作動されて、静電チャック１１０に保持されたウエハ１が搬入搬出位置に戻される。続いて、成膜済みのウエハ１はスパッタリング室１０１から搬出される。その後、スパッタリング室１０１とは別の処理室で概ね５０℃以下に冷却し、スパッタリング装置１００から搬出する。
【００６９】
図１０（ａ）は、ダミーウエハ（実際の集積回路パターンが形成されていないウエハ）上に形成されたコバルト膜のウエハ面内における膜厚分布を示すウエハ面内の膜厚分布表であり、同図（ｂ）は、そのウエハ上の測定位置を示す概略平面図である。図１０（ａ）には、本実施の形態である多数個の制御孔のアスペクト比が外側から中央にかけて１から１.２５に設定されたコリメータ（均一アスペクトコリメータ）を用いて形成されたコバルト膜のウエハ面内の膜厚分布と、本発明者らが検討した多数個の制御孔のアスペクト比が全体にわたって均一に設定されたコリメータ（均一アスペクトコリメータ）を用いて形成されたコバルト膜のウエハ面内の膜厚分布を示す。コバルト膜は、前述したスパッタリング装置１００によって形成される。
【００７０】
本発明者らが検討したコリメータでは、ウエハの中央部におけるコバルト膜の膜厚が周辺部よりも厚くなる傾向があり、ウエハ面内の膜厚分布の均一性が±３.１％となる。これに対し、本実施の形態によるコリメータでは、ウエハの中央部におけるコバルト膜の膜厚の増加傾向が解消されており、ウエハ面内の膜厚分布の均一性が±０.８％に改善される。
【００７１】
図１１（ａ）は、シリサイド反応により形成されたコバルトシリサイド層のウエハ面内における膜厚分布を示すウエハ面内膜厚分布表であり、同図（ｂ）は、そのウエハ上の測定位置を示す概略平面図である。図１１（ａ）には、本実施の形態である多数個の制御孔のアスペクト比が外側から中央にかけて１から１.２５に設定されたコリメータ（上下対称凸レンズ型コリメータ）を用いてコバルト膜を形成し、これを用いてシリサイド反応により形成したコバルトシリサイド層のウエハ面内膜厚分布と、本発明者らが検討した多数個の制御孔のアスペクト比が全体にわたって均一に設定されたコリメータを用いてコバルト膜を形成し、これを用いてシリサイド反応により形成したコバルトシリサイド層のウエハ面内膜厚分布を示す。コバルト膜は、前述したスパッタリング装置１００によって形成される。また、全ての試料において、同じ条件により多結晶シリコン膜上にコバルトシリサイド層が形成され、多結晶シリコン膜には同じ濃度のｎ型不純物またはｐ型不純物が添加されている。
【００７２】
本発明者らが検討したコリメータでは、ウエハの中央部におけるコバルトシリサイド層の膜厚が周辺部よりも厚くなる傾向があり、ウエハ面内の膜厚分布の均一性が±６.１１％となる。これに対し、本実施の形態によるコリメータ（上下対称凸レンズ型コリメータ）では、ウエハの中央部におけるコバルトシリサイド層の膜厚の増加傾向が解消されており、ウエハ面内の膜厚分布の均一性が±２.６％に改善される。図１０および図１１から、コバルト膜の膜厚が、そのままコバルトシリサイド層の厚さに反映していることがわかる。
【００７３】
次に、図１２に示すように、コバルト膜１３の上に膜厚１０〜２０ｎｍ程度の窒化チタン（ＴｉＮ）膜（第２の膜）１４を堆積する。窒化チタン膜１４は、コバルトシリサイド層を形成する過程においてコバルト膜１３の表面が酸化されるのを防ぐ酸化バリア膜として使用される。酸化バリア膜としては、窒化チタン膜１４以外にも、例えば窒化タングステン（ＷＮ）膜または窒化タンタル（ＴａＮ）膜のような窒化金属化合物膜を使用することもできる。上記窒化チタン膜１４の堆積は、基板１とその表面に堆積されたコバルト膜１３との間のシリサイド反応が急速に進まないような低い温度で行う。
【００７４】
なお、図１３に示すように、窒化チタン膜１４の上に膜厚５〜１０ｎｍ程度のチタン（Ｔｉ）膜（第３の膜）１５を堆積してもよい。窒化チタン膜１４は、熱処理により柱状結晶になることから、酸素を透過して酸化防止膜としての機能が十分でなく、コバルト膜１３が若干酸化されることが推測される。そこで、窒化チタン膜１４の表面にチタン膜１５を成膜し、チタン膜１５の酸素トラップ効果を用いることにより、コバルト膜１３の酸化防止効果を向上させる。
【００７５】
また、窒化チタン膜１４（または窒化チタン膜１４とチタン膜１５との積層膜）を堆積しない場合もある。例えば枚葉式マルチチャンバスパッタリング装置を用いて、コバルト膜１３の成膜および後述する熱処理を連続処理する場合は、ウエハ１を外気に触れさせることなく移動することができるので、耐酸化バリア膜として機能する窒化チタン膜１４（または窒化チタン膜１４とチタン膜１５との積層膜）を必ずしも必要としない。
【００７６】
次に、ウエハ１を非酸化性ガス雰囲気中において、熱処理（第１アニール；第１の熱処理）を行うことにより、図１４に示すように、上記ダイコバルトシリサイド（Ｃｏ2Ｓｉ）層１６ａを主成分とするシリサイド層をコバルトモノシリサイド（ＣｏＳｉ）層１６ｂに変換する。この熱処理は、ソース、ドレイン（ｎ+型半導体領域１１、ｐ+型半導体領域１２）とコバルト膜１３との界面およびゲート電極７とコバルト膜１３との界面においてシリサイド反応が急速に進み、コバルトモノシリサイド（ＣｏＳｉ）層を主な成分とするシリサイド層１６ｂに変換され、かつ、コバルトダイシリサイド（ＣｏＳｉ2）を実質的に生成しないような温度（第１の温度）、具体的には、４００℃以上、６００℃未満の温度範囲（ウエハ１の表面温度）で行うことが望ましい。本実施の形態では、窒素ガス雰囲気としてウエハ１の表面温度を、例えば４５０℃に設定して、例えば９０秒間のＲＴＡ（Rapid Thermal Anneal）方式の熱処理を行った。
【００７７】
次に、図１５に示すように、ウエハ１をアンモニア（ＮＨ3）と過酸化水素（Ｈ2Ｏ2）の混合液を使ったウエットエッチングにより窒化チタン膜１４（または窒化チタン膜１４とチタン膜１５との積層膜）を除去し、続いて塩酸（ＨＣｌ）と過酸化水素の混合液を使ったウエットエッチングにより未反応のコバルト膜１３を除去する。コバルト膜１３の上に窒化チタン膜１４（または窒化チタン膜１４とチタン膜１５との積層膜）を堆積しない場合は、混酸（リン酸（Ｈ3ＰＯ4）、硝酸（ＨＮＯ3）および酢酸（ＣＨ3ＣＯＯＨ））と過酸化水素の混合液を使ったウエットエッチングにより未反応のコバルト膜１３を除去する。
【００７８】
次に、ウエハ１を非酸化性ガス雰囲気中において、熱処理（第２アニール；第２の熱処理）を行うことにより、図１６に示すように、上記コバルトモノシリサイド（ＣｏＳｉ）層１６ｂを主成分とするシリサイド層を、コバルトダイシリサイド（ＣｏＳｉ2）層１６に変換する。この熱処理は、前記第１アニールよりも高い温度（第２の温度）、具体的には、６００℃以上、８５０℃未満の温度範囲（ウエハ１の表面温度）で行うことが望ましい。本実施の形態では、窒素ガス雰囲気としてウエハ１の表面温度を、例えば７４５℃に設定し、例えば３０秒間のＲＴＡ方式の熱処理を行った。なお、比較的低温でコバルトを堆積するシリサイド層の形成プロセスについては、一之瀬らの特願２００２−３６１７００号（２００２年１２月１３日出願）に記載されている。これには対応米国出願第１０／７３３３７７号（米国出願日２００３年１２月１２日）がある。
【００７９】
シリサイド反応により形成されたコバルトダイシリサイド層の厚さは、コバルト膜の膜厚の約３.５倍となる（Silicon VLSI Technology, James D. Plummer et. al, Department of Electrical Engineering Stanford University (Table11-5)参照）。コバルト膜１３の厚さを１０ｎｍとした場合、コバルトダイシリサイド層１６の厚さは約３５ｎｍとなる。本実施の形態では、ソース、ドレイン（ｎ+型半導体領域１１、ｐ+型半導体領域１２）のｐｎ接合部の接合深さは、５０〜３００ｎｍ程度であり、コバルトシリサイド層１６はｐｎ接合部にまで到達しない。
【００８０】
ｐｎ接合部におけるリーク電流の発生を防止するためには、コバルトダイシリサイド層１６からｐｎ接合部までを約１０ｎｍ以上離す必要がある。前述したように、コバルト膜１３の膜厚が不均一の場合は、コバルトダイシリサイド層１６の厚さも不均一となる。このため、コバルト膜１３が厚く形成された領域では、コバルトダイシリサイド層１６が設計値よりも厚くなり、ｐｎ接合部に近づいてまたは接して、リーク電流を発生させる。しかし、本実施の形態では、コバルト膜１３のウエハ面内の膜厚均一性が向上することから、ウエハ面内において均一な厚さのコバルトダイシリサイド層１６が形成されるので、コバルトダイシリサイド層１６からｐｎ接合部までの距離を確保できて、ｐｎ接合部におけるリーク電流の発生を防止することができる。
【００８１】
ここまでの工程により、基板１に形成されたソース、ドレイン（ｎ+型半導体領域１１、ｐ+型半導体領域１２）とコバルト膜１３との界面、および多結晶シリコン膜からなるゲート電極７とコバルト膜１３との界面に、コバルトダイシリサイド（ＣｏＳｉ2）層１６を主成分とするシリサイド層が形成され、ｎＭＩＳＱｎおよびｐＭＩＳＱｐが完成する。
【００８２】
その後、図１７に示すように、基板１上にＣＶＤ法により窒化シリコン膜１７および酸化シリコン膜１８を堆積し、続いてソース、ドレイン（ｎ+型半導体領域１１、ｐ+型半導体領域１２）のそれぞれの上部の酸化シリコン膜１８および窒化シリコン膜１７をドライエッチングしてコンタクトホール１９を形成した後、コンタクトホール１９の内部を含む酸化シリコン膜１８上にタングステン（Ｗ）配線２０を形成する。
【００８３】
さらに、ドライエッチング法またはＣＭＰ法を用いて、コンタクトホールを充填する配線プラグとする。続いて、スパッタリング法によりチタン膜および窒化チタン膜を順次堆積し、さらに同じくスパッタリング法により、例えば３００℃程度の温度で窒素などの不活性雰囲気中においてアルミニウム・銅（アルミニウムを主要な成分とするメタル配線材料）を成膜し、半導体素子間の配線金属膜としてアルミ合金膜を形成し、積層配線層を形成する。
【００８４】
このように、本実施の形態によれば、コリメートスパッタリング法において、コリメータ１１５に設けられる多数個の制御孔１１７のアスペクト比をコリメータ１１５の周辺部から中央部にかけて連続的に大きくすることにより、コリメータ１１５の周辺部に位置する制御孔１１７を通過するコバルト原子の量を中央部に位置する制御孔１１７を通過するコバルト原子よりも多く制御することができるので、ウエハ面内のコバルト膜１３の膜厚分布を全体にわたって均一にすることができる。これにより、コバルトダイシリサイド層１６が必要以上に厚く形成されることにより発生するｐｎ接合部のリーク電流を低減することができる。
【００８５】
さらに、上記不均等アスペクト比のコリメートスパッタリング法において、３００℃以上の温度範囲でウエハ１上にコバルト膜１３を形成して、成膜すると同時にコバルト膜１３と基板１との界面およびコバルト膜１３とゲート電極７との界面を平坦化することにより、シリサイド反応により形成されるコバルトダイシリサイド層１６のウエハ面内の厚さをより均一にすることができて、ｐｎ接合部のリーク電流の増加を防ぐことができる。
【００８６】
さらに、上記コリメートスパッタリング法により成膜したコバルト膜１３の上に窒化チタン膜１４または窒化チタン膜１４とチタン膜１５との積層膜を形成することにより、その後の熱処理においてコバルト膜１３の酸化を防ぐことができて、シリサイド反応により低抵抗のコバルトダイシリサイド層１６を形成することができる。
【００８７】
さらに、上記コリメートスパッタリング法において、コバルト膜１３の膜厚を３ｎｍから２０ｎｍの範囲とすることにより、シリサイド反応により形成されるコバルトダイシリサイド層１６による低抵抗化の効果が得られ、またコバルトダイシリサイド層１６の厚さをｐｎ接合部よりも浅くできて、リーク電流の増加を防ぐことができる。
【００８８】
なお、本実施の形態では、コリメータ１１５の形状を中央で厚く、中央部から周辺部にかけて徐徐に薄くなる形状とし、多数個の制御孔１１７のアスペクト比をコリメータ１１５の中央部から周辺部にかけて連続的に小さくすることにより、ウエハ１上に成膜されるコバルト膜１３のウエハ面内の膜厚分布を均一に制御したが、ウエハ１上に成膜されるコバルト膜１３のウエハ面内の膜厚分布の傾向に対応して、アスペクト比を設定してもよい。
【００８９】
例えばウエハ面内のコバルト膜１３の膜厚分布がウエハ１の周辺部において厚く、ウエハ１の中央部において薄くなる傾向で不均一になる場合は、コリメータ１１５の形状を中央で薄く、中央部から周辺部にかけて徐徐に厚くして、例えば凹レンズのように、本体１１６の上面および下面が外側に凹の形状面を上下対称とする（上下対称凹レンズ型コリメータ）。これにより、多数個の制御孔１１７のアスペクト比がコリメータ１１５の中央部から周辺部にかけて連続的に大きくなり、ウエハ１上に成膜されるコバルト膜１３のウエハ面内の膜厚分布を均一に制御することができる。
【００９０】
図１８に、本実施の形態であるレンズ型コリメータおよび本発明者らが検討した各種コリメータの断面図を示す。
【００９１】
図１８（ｃ）に示す本発明者らが検討した均一アスペクトコリメータ１３０は、ほぼ均一な厚さを有しており、アスペクト比が、例えば１の多数個の制御孔１３１を備えている。これに対し、本実施の形態であるコリメータ１１５は、同図（ａ）に示すように、中央で厚く、中央部から周辺部にかけて徐徐に薄くなることで、アスペクト比が、例えば外側から中央にかけて１から１.２５に連続して変化する多数個の制御孔１１７を備えている。また、本実施の形態であるコリメータ１２０は、中央で薄く、中央部から周辺部にかけて徐徐に厚くなることで、アスペクト比が、例えば外側から中央にかけて１.２５から１に連続して変化する多数個の制御孔１２１を備えている。
【００９２】
さらに、多数個の制御孔１１７のアスペクト比をコリメータ１１５の中央部から周辺部にかけて連続的に小さくまたは大きくせず、ウエハ１上に必要なコバルト膜１３の膜厚に合わせて調整し、一部領域のアスペクト比を小さくまたは大きくする、あるいは一部の領域からその周辺にかけて連続的に小さくまたは大きくしてもよい。
【００９３】
例えばスパッタリングではターゲット１０８の表面が不均一に削れるため、スパッタリングを続けるに従い、コバルト膜１３のウエハ面内の膜厚分布または成膜速度が徐徐に変動する。そこでターゲット１０８の削れ状態に合わせてアスペクト比が調整された多数個の制御孔１１７を有する複数のコリメータ１１５を用意し、ターゲット１０８の削れ状態に合わせてコリメータ１１５を交換してスパッタリングを行ってもよい。これにより、ターゲット１０８の削れによって生ずるコバルト膜１３のウエハ面内の膜厚分布または成膜速度の変動を抑制することができる。
【００９４】
例えば熱処理（例えば第１アニール）の温度分布に合わせてアスペクト比が調整された多数個の制御孔１１７を有するコリメータ１１５を用いてもよい（すなわち、第１アニール時のウエハ内温度分布を相殺するようなコバルト堆積分布を与えるような不均一アスペクト比のコリメータを用いる）。ウエハ１上に成膜されるコバルト膜１３のウエハ面内の膜厚は不均一となるが、シリサイド反応により形成されるコバルトダイシリサイド層１６の厚さを均一にすることができる。
【００９５】
また、本実施の形態では、シリサイド層の形成にはコバルト膜１３を用いたが、これに限定されるものではなく、例えばニッケル（Ｎｉ）膜またはコバルトニッケル（ＣｏＮｉ）合金膜を用いてもよい。ニッケル膜は、シリサイド反応によりニッケルモノシリサイド（ＮｉＳｉ）層となり、ニッケルダイシリサイド層の厚さは、ニッケル膜の膜厚の約２.３倍となる。コバルトニッケル膜は、シリサイド反応によりコバルトダイシリサイド（ＣｏＳｉ2）層となる。コバルトニッケル膜は、例えばＣｏ含有量９８％、Ｎｉ含有量２％を用いることができるが、コバルトダイシリサイド層中に僅かにニッケルが不純物として含まれる。ニッケル添加技術については、島津等のＰＣＴ国際公開明細書ＷＯ００／１７９３９（国際公開日２０００年３月３０日）がある。
【００９６】
また、本実施の形態では、第１アニールおよび第２アニールをスパッタリング装置１００以外のＲＴＡ装置などを使って行ったが、例えば枚葉式マルチチャンバスパッタリング装置を用いて、連続処理してもよい。この装置では各チャンバ間を、ウエハ１を外気に触れさせることなく移動することができるので、耐酸化バリア膜（窒化チタン膜１４または窒化チタン膜１４とチタン膜１５との積層膜）は必須ではない。一般に、処理温度の異なる処理は、別の装置または同一装置の別のチャンバで行う方が、スループットが高くなるとされている。逆に、同一装置の同一のチャンバで処理する場合は、少ない装置で、多くのウエハを処理できるメリットがある。
【００９７】
また、本実施の形態では、ＤＣマグネトロンスパッタリング装置を例示したが、これに限らず、他のコリメーションスパッタリング装置を用いてもよい。
【００９８】
また、マグネトロンスパッタリング装置のマグネットの制御を工夫して（磁場変化制御）堆積膜分布が均一になるようにする技術を用いてもよい。
【００９９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１００】
例えば、本実施の形態では、ＣＭＯＳ型集積回路の製造方法に適用した場合について説明したが、サリサイドプロセスにより形成されるシリサイド層を有するいかなる半導体集積回路装置の製造方法に適用することができる。さらに、プリント配線基板に成膜する場合、液晶表示装置の製造方法において液晶パネルに成膜する場合または磁気ディスクやコンパクトディスクに成膜する場合等の成膜技術全般に適用することができる。
【産業上の利用可能性】
【０１０１】
本発明の半導体集積回路装置の製造方法は、スパッタリングによって形成した金属膜を用いてシリサイド層を形成するサリサイドプロセスに適用して好適なものである。
【図面の簡単な説明】
【０１０２】
【図１】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるコバルト膜の形成に用いるスパッタリング装置の概略断面図である。
【図５】本発明の一実施の形態であるスパッタリング装置に使用されるコリメータを示し、（ａ）は、概略平面図、（ｂ）は、同図（ａ）のａ−ａ′線における概略断面図である。
【図６】本発明の一実施の形態であるコバルト膜をスパッタリング法により形成する際のウエハ温度、アルゴンガス流量およびＤＣパワーの時間変化の一例を示すプロセスシーケンス図である。
【図７】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示す半導体基板の要部断面図である。
【図８】コバルトシリサイド層を形成した多結晶シリコン膜のシート抵抗不良率とコバルト膜を堆積する際のウエハの表面温度との関係を示す図である。
【図９】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示す半導体基板の要部断面図である。
【図１０】（ａ）は、ダミーウエハ上に形成されたコバルト膜のウエハ面内における膜厚分布を示すウエハ面内の膜厚分布表、（ｂ）は、そのウエハ上の測定位置を示す概略平面図である。
【図１１】（ａ）は、シリサイド反応により形成されたコバルトシリサイド層のウエハ面内における膜厚分布を示すウエハ面内の膜厚分布表、（ｂ）は、そのウエハ上の測定位置を示す概略平面図である。
【図１２】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態である半導体集積回路装置の製造方法の他の例を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示す半導体基板の要部断面図である。
【図１８】（ａ）および（ｂ）は、本発明の一実施の形態であるコリメータの断面図、（ｃ）は、本発明者らが検討したコリメータの断面図である。
【符号の説明】
【０１０３】
１ 半導体基板（半導体ウエハ）
２ 素子分離溝
３ 酸化シリコン膜
４ ｐ型ウェル
５ ｎ型ウェル
６ ゲート酸化膜
７ ゲート電極
８ ｎ-型半導体領域
９ ｐ-型半導体領域
１０ サイドウォール
１１ ｎ+型半導体領域（ソース、ドレイン）
１２ ｐ+型半導体領域（ソース、ドレイン）
１３ コバルト膜
１４ 窒化チタン膜
１５ チタン膜
１６ａ ダイコバルトシリサイド層
１６ｂ コバルトモノシリサイド層
１６ コバルトダイシリサイド層
１７ 窒化シリコン膜
１８ 酸化シリコン膜
１９ コンタクトホール
２０ タングステン配線
１００ スパッタリング装置
１０１ スパッタリング室
１０２ 真空容器
１０３ 搬入搬出口
１０４ ゲートバルブ
１０５ アルゴンガス
１０６ ガス供給管
１０７ バッキングプレート
１０８ ターゲット
１０９ リフト
１１０ 静電チャック
１１１ 下側シールド
１１２ 上側シールド
１１３ マグネット板
１１４ 回転軸
１１５ コリメータ
１１６ 本体
１１７ 制御孔
１２０ コリメータ
１２１ 制御孔
１３０ コリメータ
１３１ 制御孔
Ｑｎ ｎチャネル型ＭＩＳ・ＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳ・ＦＥＴ
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造技術に関し、特に、スパッタリング法によって形成された金属膜を用いたサリサイド（SALICIDE：Self Aligned Silicide）プロセスに適用して有効な技術に関するものである。
【背景技術】
【０００２】
コバルトを二珪化コバルト（ＣｏＳｉ2）が形成される温度より低い温度でシリコン基板を加熱しながら堆積し、あるいは、次いで真空を破ることなく真空アニールを行うことで、コバルトとシリコンとの界面に珪化二コバルト（Ｃｏ2Ｓｉ）膜あるいは一珪化コバルト（ＣｏＳｉ）膜を形成し、その後、熱処理を行って二珪化コバルト（ＣｏＳｉ2）膜を形成する技術が日本特開平９−６９４９７号公報（特許文献１）に記載されている。これには対応米国特許第５７８０３６１号明細書（特許文献２）がある。
【０００３】
また、シリコン領域を含む基板の温度を２００℃から４００℃までのいずれかの温度に調節し、かつ、シリコン領域の上面にコリメート（Colimate）スパッタリング法またはロングスロー（Long Throw）スパッタリング法を用いて金属膜を形成し、連続して、金属膜の上面に保護膜を形成した後、金属膜、保護膜およびシリコン領域に対して熱処理を施して、シリコン領域上にシリサイド膜を形成する技術が日本特開２００３−１５８０９１号公報（特許文献３）に記載されている。これには対応米国特許出願公開第２００３／０９６４９１号明細書（特許文献４）がある。
【０００４】
また、金属膜を形成するスパッタリング法において、互いに平行に設置されるターゲットと基板との間に、セルの隔壁を斜めとするコリメータを設置し、その角度をコリメータの中心部から周辺部に近づくに伴って大きくなるように構成することにより、成膜の非対称性をなくす技術が日本特開平１０−１２１２３４号公報（特許文献５）に記載されている。
【０００５】
さらに、一般的なスパッタリング技術において、成膜の平坦性を確保するために、コリメータの開口度を動径方向において変化させる技術が特開平１１−２０００２９号公報（特許文献６）に開示されている。
【０００６】
また、コバルトシリサイド形成等のために、コリメータを有するスパッタリング装置を使用する技術が特開平０８−０３１７６９号公報（特許文献７）に開示されている。
【特許文献１】特開平９−６９４９７号公報
【特許文献２】米国特許第５７８０３６１号明細書
【特許文献３】特開２００３−１５８０９１号公報
【特許文献４】米国特許出願公開第２００３／０９６４９１号明細書
【特許文献５】特開平１０−１２１２３４号公報
【特許文献６】特開平１１−２０００２９号公報
【特許文献７】特開平０８−０３１７６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
高融点金属のシリサイド化合物の形成については、以下に説明する種々の技術的課題が存在する。
【０００８】
高融点金属膜は、例えばコリメートスパッタリング法により半導体ウエハ（以下、単にウエハと言う）上に成膜される。コリメートスパッタリング法は、多数個の制御孔が設けられたコリメータと呼ばれる板をターゲットとウエハとの間に設置し、ターゲットから種々の方向に飛び出したスパッタ粒子のウエハに垂直な成分だけを取り出して成膜する技術であり、電子のチャージングによるウエハへのダメージを低減することができる。
【０００９】
しかしながら、コリメートスパッタリング法によって高融点金属膜、例えばコバルト（Ｃｏ）膜を形成した場合、コリメータの影響もあり、ウエハ面内のコバルト膜の膜厚分布がウエハの中央部において厚く、ウエハの周辺部において薄くなる傾向で不均一となり、またばらつきも大きくなるという問題が生じた。
【００１０】
シリサイド反応により形成されるコバルトシリサイド膜の厚さは、シリサイド反応前のコバルト膜の膜厚に依存する割合が大きい。このため、コバルト膜の膜厚分布の不均一は、コバルトシリサイド膜の膜厚分布の不均一となって現れ、ウエハ面内のコバルトシリサイド膜の膜厚分布がウエハの中央部において厚く、ウエハの周辺部において薄くなる。ところが、コバルトシリサイド膜が厚く形成されたウエハの中央部では、コバルトシリサイド膜とｐｎ接合部の界面との距離が短くなり、ｐｎ接合部におけるリーク電流の増加を引き起こしてしまう。
【００１１】
ウエハ上に成膜するコバルト膜の厚さを薄くして、ウエハの中央部においてもコバルトシリサイド膜とｐｎ接合部の界面との距離を充分に保つことを検討したが、特に、ウエハの周辺部において、コバルトシリサイド膜の膜厚が薄くなることによる抵抗の増加がみられ、コバルトシリサイド膜を用いた低抵抗化の利点を生かすことができない。
【００１２】
本発明の目的は、スパッタリング法により形成される膜のウエハ面内の膜厚分布均一性を向上させることのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本願発明の一つは、多数個の制御孔が設けられたコリメータが基板とターゲットとの間に設置され、ターゲットがスパッタリングされて、相対的に高い温度の基板の主面上に第１の膜が堆積される工程を含み、１枚のコリメータの中で、多数個の制御孔のアスペクト比を第１の膜の膜厚分布に対応して変化させる。
【００１６】
本願に開示されたその他の発明の特徴を項に分けて簡単に記載するとすれば以下のごとくである。
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）多数個の制御孔が設けられたコリメータが基板とターゲットとの間に設置され、前記ターゲットがスパッタリングされて、相対的に高い温度の前記基板の主面上に第１の膜が堆積される工程、
ここで、前記コリメータは、以下を有する：
（ｉ）前記多数個の制御孔のアスペクト比を前記第１の膜の膜厚分布に対応して変化さ
せる。
２．前記項１記載の半導体集積回路装置の製造方法において、前記多数個の制御孔のアスペクト比が、連続的に変化している。
３．前記項１または２記載の半導体集積回路装置の製造方法において、前記多数個の制御孔のアスペクト比が、前記コリメータの中央部から周辺部にかけて連続的に小さくなる。
４．前記項１または２記載の半導体集積回路装置の製造方法において、前記多数個の制御孔のアスペクト比が、前記コリメータの中央部から周辺部にかけて連続的に大きくなる。
５．前記項１から４のいずれか一つに記載の半導体集積回路装置の製造方法において、前記多数個の制御孔の最も小さいアスペクト比を１とすると、前記多数個の制御孔の最も大きいアスペクト比は１.２５を中心値とする周辺範囲である。
６．前記項１から４のいずれか一つに記載の半導体集積回路装置の製造方法において、前記多数個の制御孔の最も小さいアスペクト比を１とすると、前記多数個の制御孔の最も大きいアスペクト比は１.１５から１.３５の範囲である。
７．前記項１から４のいずれか一つに記載の半導体集積回路装置の製造方法において、前記多数個の制御孔の最も小さいアスペクト比を１とすると、前記多数個の制御孔の最も大きいアスペクト比は１.０５から１.５の範囲である。
８．前記項１から７のいずれか一つに記載の半導体集積回路装置の製造方法において、前記多数個の制御孔の最も小さいアスペクト比を前記多数個の制御孔の最も大きいアスペクト比で割った値は、０.８を中心値とする周辺範囲である。
９．前記項１から７のいずれか一つに記載の半導体集積回路装置の製造方法において、前記多数個の制御孔の最も小さいアスペクト比を前記多数個の制御孔の最も大きいアスペクト比によって割った値は、０.７から０.９である。
１０．前記項１から７のいずれか一つに記載の半導体集積回路装置の製造方法において、前記多数個の制御孔の最も小さいアスペクト比を前記多数個の制御孔の最も大きいアスペクト比によって割った値は、０.６５から０.９５である。
１１．前記項１から１０のいずれか一つに記載の半導体集積回路装置の製造方法において、前記基板の温度は３００℃以上である。
１２．前記項１から１０のいずれか一つに記載の半導体集積回路装置の製造方法において、前記基板の温度は３５０℃以上である。
１３．前記項１から１０のいずれか一つに記載の半導体集積回路装置の製造方法において、前記基板の温度は４００℃以上である。
１４．前記項１から１３のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータの材質は、アルミニウム、アルミニウム合金、ステンレス鋼またはチタン、あるいはその表面をアルミニウムまたはアルミニウム合金でコーティングしたステンレス鋼またはチタンである。
１５．前記項１から１４のいずれか一つに記載の半導体集積回路装置の製造方法において、前記スパッタリングは、高指向性スパッタリング法である。
１６．前記項１から１５のいずれか一つに記載の半導体集積回路装置の製造方法は、さらに以下の工程を含む：
（ｂ）前記工程（ａ）の後、前記基板の主面に対して第１の温度で第１の熱処理を実行することにより、前記基板と前記第１の膜とを反応させる工程；
（ｃ）前記工程（ｂ）の後、前記第１の膜の未反応部分を除去する工程；
（ｄ）前記工程（ｃ）の後、前記基板の主面に対して前記第１の温度よりも高い第２の温度で第２の熱処理を実行する工程。
１７．前記項１６記載の半導体集積回路装置の製造方法は、さらに以下の工程を含む：
（ｅ）前記工程（ｂ）の前に、前記基板の主面に対して前記第１の温度よりも低い第３の温度で第３の熱処理を実行する工程。
１８．前記項１から１７のいずれか一つに記載の半導体集積回路装置の製造方法において、前記第１の膜はコバルト膜である。
１９．前記項１から１８のいずれか一つに記載の半導体集積回路装置の製造方法において、前記基板に堆積される前記第１の膜の膜厚は、７ｎｍから１０ｎｍの範囲である。
２０．前記項１から１８のいずれか一つに記載の半導体集積回路装置の製造方法において、前記基板に堆積される前記第１の膜の膜厚は、５ｎｍから１５ｎｍの範囲である。
２１．前記項１から１８のいずれか一つに記載の半導体集積回路装置の製造方法において、前記基板に堆積される前記第１の膜の膜厚は、３ｎｍから２０ｎｍの範囲である。
２２．前記項１から２１のいずれか一つに記載の半導体集積回路装置の製造方法において、前記第１の膜は、ニッケル膜またはニッケルコバルト合金膜である。
２３．前記項１６記載の半導体集積回路装置の製造方法において、さらに以下の工程を含む：
（ｆ）前記工程（ｂ）の前に、前記第１の膜の上に酸化防止機能を有する第２の膜を堆積する工程。
２４．前記項２３記載の半導体集積回路装置の製造方法において、前記第２の膜は窒化チタン膜、窒化タングステン膜または窒化タンタル膜である。
２５．前記項１６記載の半導体集積回路装置の製造方法において、さらに以下の工程を含む：
（ｇ）前記工程（ｂ）の前に、前記第１の膜の上に酸化防止機能を有する第２の膜および第３の膜を順次堆積する工程。
２６．前記項２５記載の半導体集積回路装置の製造方法において、前記第２の膜は窒化チタン膜、前記第３の膜はチタン膜である。
【００１７】
更に、本願に開示されたその他の発明の特徴を項に分けて簡単に記載するとすれば以下のごとくである。
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハの第１主面に素子分離領域を形成することによって、それによって囲まれたシリコン能動領域を区画する工程；
（ｂ）前記シリコン能動領域上にゲート絶縁膜を介して、両側にサイドウォールスペーサを有するゲート電極を形成することにより、ソース・ドレイン領域を区画する工程；
（ｃ）不均一なアスペクト比の多数個の開口を有する機械的なコリメータを前記ウエハとコバルトターゲット間に介在させたコリメートスパッタリングによって、前記ウエハの前記第１主面の前記素子分離領域、前記ソース・ドレイン領域のシリコン表面、前記ゲート電極の前記サイドウォールスペーサ、および前記ゲート電極の上面を構成するポリシリコン表面上（ポリシリコンゲート電極上に高融点金属層を有するポリメタルゲート、およびソースドレインの熱処理後にゲート絶縁膜およびゲート電極を形成するダマシンゲート、リプレースメントゲート等では、ポリシリコン上のシリサイド化は必須ではないか、または不要である）に、前記ウエハの前記第１主面の温度を、前記シリコン表面および前記ポリシリコン表面においてダイコバルトシリサイド（Ｃｏ2Ｓｉ）を主要な成分とする第１のシリサイド膜が形成され、実質的にコバルトモノシリサイド（ＣｏＳｉ）を主要な成分とするシリサイド膜が形成されない第１の温度範囲内に制御した状態で、コバルト膜を形成する工程（ニッケルシリサイドプロセスの場合においても、ほぼ同様である）；
（ｄ）第１の熱処理により、前記第１のシリサイド膜を、コバルトモノシリサイドを主要な成分とする第２のシリサイド膜に転換させる工程；
（ｅ）前記工程（ｄ）の後、前記コバルト膜の未反応部分を除去する工程；
（ｆ）前記工程（ｅ）の後、第２の熱処理により、前記第２のシリサイド膜を、コバルトダイシリサイド（ＣｏＳｉ2）を主要な成分とする第３のシリサイド膜に転換させる工程。
２．項１記載の半導体集積回路装置の製造方法において、前記第１の温度範囲は摂氏３００度以上、４５０度未満である。
３．項１記載の半導体集積回路装置の製造方法において、前記第１の温度範囲は摂氏３５０度以上、４５０度未満である。
４．項１記載の半導体集積回路装置の製造方法において、前記第１の温度範囲は摂氏４００度以上、４５０度未満である。
５．項１記載の半導体集積回路装置の製造方法において、前記第１の温度範囲は摂氏３００度以上、４００度未満である。
６．項１から５のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータはほぼ回転対称（コリメータの全体としての対称性について言及するときは、上下のプロファイルすなわち輪郭の形状についてであり、その他の内部構造すなわち、開口形状、隔壁形状等を除く。本願のその他の部分において同じ）であり、且つ、前記回転対象の軸に垂直な対称面に対して上下にほぼ面対称である（機械的なコリメータを使用するコリメートスパッタリング技術では、コリメータのターゲット側に集中的にコバルトが付着する結果、熱ひずみまたは応力のアンバランス等によりコリメータが変形する問題がある。これに対して、コリメータの外形プロファイルを上下面対称かつ垂直な回転軸に対して回転対称にしておくことによって、付着量がひずみの限界付近になるたびに、コリメータを上下反転して使用することができる。こうして、交互に何度か使用した後に、付着量の増加によって、コリメータの開口率が低下したときは、コリメータ自体を洗浄または再生する必要がある。すなわち、ステンレス鋼の表面についたコバルトを下地のアルミニウムごとブラスト処理等によりはがす等の処理が発塵、母材の消耗防止等の観点から再生処理として有効である。また、母材チタンにすると、アルミニウム被覆なしでも、比較的発塵を少なくできる。また、チタンはステンレス鋼よりも変形に強いメリットがある。また、チタン母材上にアルミニウム等をコートしてもよい）。
７．項１から６のいずれか一つに記載の半導体集積回路装置の製造方法において、前記多数個の開口は、ほぼ同一の開口面積を有する正六角形であり、ほぼ六方最密格子を形成するように配列されている（ミクロな、すなわち、開口のセルの大きさの程度の距離での均一な堆積特性と高い開口率を確保するためには、開口のセルの２次元的幾何学形状は充填可能な四角形、長方形、正方形、ひし形、正六角形等をとる必要があるが、強度、微視的均一性の点で主に正六角形からなる六方最密充填格子類似の構造がもっとも好適である）。
８．項１から７のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータのアスペクト比変化率は９８％未満、５０％以上である。
９．項１から８のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータの前記多数個の開口の隔壁は、前記ウエハの中心と前記コバルトターゲットの中心を結ぶ直線に、ほぼ平行である（高い開口率を確保するのに有効である）。
１０．項１から９のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータの前記ウエハと対抗する部分の開口率は、８５％以上である。
１１．項１から１０のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータは、その母材がアルミニウム以外を主要な成分とし、表面にアルミニウムを主要な成分とするコーティング層を有する。
１２．項１から１１のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータは、その母材がステンレス鋼を主要な成分とする。
１３．項１から１２のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータのアスペクト比変化率は９５％未満、６５％以上である。
１４．項１から１２のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータのアスペクト比変化率は９０％未満、７０％以上である。
１５．項１から１２のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータのアスペクト比変化率は８５％未満、７５％以上である。
１６．項１から１５のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータの隔壁の厚さは、３ｍｍ未満、０．３ｍｍ以上である（コリメータの変形に対する強度と高い開口率を確保するために有効である）。
１７．項１から１５のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータの隔壁の厚さは、２ｍｍ未満、０．５ｍｍ以上である。
１８．項１から１５のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータの隔壁の厚さは、１．５ｍｍ未満、０．７ｍｍ以上である。
１９．項１から１８のいずれか一つに記載の半導体集積回路装置の製造方法において、前記多数個の開口の大きさは（開口の大きさとは、対向する隔壁間の距離である。２次元的には辺間距離である）、２０ｍｍ未満、５ｍｍ以上である（量産に一般的に必要とされる１０ｎｍ／分以上のコバルト堆積速度を確保するために、及び微視的な堆積均一性を確保するために必要である。なお、これ以下の堆積速度を排除するものではない）。
２０．項１から１８のいずれか一つに記載の半導体集積回路装置の製造方法において、前記多数個の開口の大きさは、１５ｍｍ未満、７ｍｍ以上である。
２１．項１から２０のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータの主面の輪郭は２次以上の高次曲面（多数の直線部分で近似したものを含む）である（直線的なプロファイルでは膜厚分布の不均一等を十分高精度で補償できないことがある。一方、中心から周辺への直線的なプロファイルのときは、コリメータの加工が容易であるメリットがある）。
２２．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハの第１主面に素子分離領域を形成することによって、それによって囲まれたシリコン能動領域を区画する工程；
（ｂ）前記シリコン能動領域上にゲート絶縁膜を介して、両側にサイドウォールスペーサを有するゲート電極を形成することにより、ソース・ドレイン領域を区画する工程；
（ｃ）不均一なアスペクト比の多数個の開口を有する機械的なコリメータを前記ウエハとコバルトターゲット間に介在させたコリメートスパッタリングによって、前記ウエハの前記第１主面の前記素子分離領域、前記ソース・ドレイン領域のシリコン表面、前記ゲート電極の前記サイドウォールスペーサ、および前記ゲート電極の上面を構成するポリシリコン表面上に、前記ウエハの前記第１主面の温度を、摂氏３００度以上、４５０度未満の第１の温度範囲内に制御した状態で、コバルト膜を形成する工程；
（ｄ）前記工程（ｃ）の後、前記ウエハの前記第１主面の温度を、摂氏４００度以上、６００度未満の第２の温度範囲内に制御した状態で、第１の熱処理を施す工程；
（ｅ）前記工程（ｄ）の後、前記コバルト膜の未反応部分を除去する工程；
（ｆ）前記工程（ｅ）の後、前記ウエハの前記第１主面の温度を、摂氏６００度以上、８５０度未満の第３の温度範囲内に制御した状態で、第２の熱処理を施す工程。
２３．項２２記載の半導体集積回路装置の製造方法において、前記第１の温度範囲は摂氏３５０度以上、４５０度未満である。
２４．項２２記載の半導体集積回路装置の製造方法において、前記第１の温度範囲は摂氏４００度以上、４５０度未満である。
２５．項２２記載の半導体集積回路装置の製造方法において、前記第１の温度範囲は摂氏３００度以上、４００度未満である。
２６．項２２から２５のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータはほぼ回転対称であり、且つ、前記回転対象の軸に垂直な対称面に対して上下にほぼ面対称である。
２７．項２２から２６のいずれか一つに記載の半導体集積回路装置の製造方法において、前記多数個の開口は、ほぼ同一の開口面積を有する正六角形であり、ほぼ六方最密格子を形成するように配列されている。
２８．項２２から２７のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータのアスペクト比変化率は９８％未満、５０％以上である。
２９．項２２から２８のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータの前記多数個の開口の隔壁は、前記ウエハの中心と前記コバルトターゲットの中心を結ぶ直線に、ほぼ平行である。
３０．項２２から２９のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータの前記ウエハと対抗する部分の開口率は、８５％以上である。
３１．項２２から３０のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータは、その母材がアルミニウム以外を主要な成分とし、表面にアルミニウムを主要な成分とするコーティング層を有する。
３２．項２２から３１のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータは、その母材がステンレス鋼を主要な成分とする。
３３．項２２から３２のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータのアスペクト比変化率は９５％未満、６５％以上である。
３４．項２２から３２のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータのアスペクト比変化率は９０％未満、７０％以上である。
３５．項２２から３２のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータのアスペクト比変化率は８５％未満、７５％以上である。
３６．項２２から３５のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータの隔壁の厚さは、３ｍｍ未満、０．３ｍｍ以上である。
３７．項２２から３５のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータの隔壁の厚さは、２ｍｍ未満、０．５ｍｍ以上である。
３８．項２２から３５のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータの隔壁の厚さは、１．５ｍｍ未満、０．７ｍｍ以上である。
３９．項２２から３８のいずれか一つに記載の半導体集積回路装置の製造方法において、前記多数個の開口の大きさは（開口の大きさとは、対向する隔壁間の距離である。２次元的には辺間距離である）、２０ｍｍ未満、５ｍｍ以上である。
４０．項２２から３８のいずれか一つに記載の半導体集積回路装置の製造方法において、前記多数の開口の大きさは、１５ｍｍ未満、７ｍｍ以上である。
４１．項２２から４０のいずれか一つに記載の半導体集積回路装置の製造方法において、前記コリメータの主面の輪郭は２次以上の高次曲面である。
４２．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）不均一なアスペクト比の多数個の開口を有する機械的なコリメータであって、その母材がアルミニウム以外を主要な成分とし、表面にアルミニウムを主要な成分とするコーティング層を有するものをウエハとコバルトまたはニッケルを主要な成分とするターゲット間に介在させたコリメートスパッタリングによって、前記ウエハの第１主面の素子分離領域、およびソース・ドレイン領域のシリコン表面上に、コバルトまたはニッケルを主要な成分とするメタル膜を形成する工程。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
コリメートスパッタリング法により成膜されたコバルト膜を用いて、ｐｎ接合部におけるリーク電流が少なく、かつ低抵抗のシリサイド層を形成することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００２２】
また、本願では便宜上、径（直径）が約２００ｍｍのウエハについて説明するが、径が約３００ｍｍのウエハ、それよりも径大きいものまたは小さいものに適用できることは言うまでもない。
【００２３】
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２４】
また、以下の実施の形態において、その構成要素（要素ステップなどを含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことはいうまでもない。
【００２５】
同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形成などに近似または類似するものなどを含むものとする。たとえば、正六角形といっても、幾何学的に完全なもののみでなく、それに近似したものを含む。このことは上記数値および範囲についても同様である。
【００２６】
また、便宜上、位置関係について言及するときは、図４のような配置を前提として、説明するが、たとえば、「上または上面」といっても、重力の反対方向という意味ではなく、概念的にウエハのデバイス面（主に半導体集積回路、または半導体素子を作る主面）の方向を上とするものである。従って、これに関連して「垂直」というときは、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、ウエハの主面に垂直な軸方向およびこれと実質的に同じ方向を意味するものとする（たとえば、スパッタリングの際に、ウエハのデバイス面を下向き、横向、または斜め向きにするときは、重力と反対方向ではなくなることは言うまでもない）。
【００２７】
また、本願で半導体集積回路装置と言うときは、シリコン単結晶ウエハ上に作られるものだけでなく、特にそうでない旨明示された場合を除き、ＳＯＩ（Silicon On Insulator）基板上に作られたもの、その他ＴＦＴ（Thin Film Transistor）液晶などの他の基板上に作られるものなども含むものとする。同様に、ウエハと言うときは、特にそうでない旨明示された場合を除き、シリコン単結晶ウエハのみでなく、ＳＯＩ基板、その他ＴＦＴ液晶など作成するためのほぼ円盤状または長方形の集積回路基板などを含むものとする。
【００２８】
また、シリコン基板表面部分、またはいわゆるポリシリコン電極などについて、シリコンというときは、特にそうでない旨明記した場合またはそうでないことが明確である場合を除き、シリコンに必要に応じて不純物を導入したシリコンを主要な成分とするもの、シリコンにゲルマニウムなどを加えて合金としてその性能を向上した（ＳｉＧｅ化した基板表面領域、ＳｉＧｅ化した多結晶シリコン電極など）シリコンベース部材を含むものとする。
【００２９】
また、ポリシリコンなどと言うときは、特にそうでない旨明記した場合またはそうでないことが明確である場合を除き、典型的な多結晶シリコンだけでなく、アモルファス表面シリコンおよび微結晶シリコンなども含むものとする。これは、一般に、ポリシリコンも形成当初はアモルファスである場合があり、これが後の熱処理により狭義のポリシリコンに変化するのが一般的であるが、どの時点で狭義のポリシリコンに変化したかを特定することが困難なためである。
【００３０】
また、部材の成分に言及する場合、（例えばＡからなる部材Ｘ）、特にそうでない旨明記した場合またはそうでないことが明確である場合を除き、それ以外の成分の含有を排除するものではない。雰囲気ガスなどについても同じである。たとえば、コバルトターゲットといっても、種々の理由で添加される添加物やその他の含有物質を排除するものではない。
【００３１】
また、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型集積回路と言っても、ゲート絶縁膜が、酸化膜に限られるものでないことは言うまでもない。例えば、非酸化膜系の無機絶縁膜である窒化シリコン膜をゲート絶縁膜とするものなどを含む。このことは「メタル」、「半導体」についても同じである。
【００３２】
なお、以下の実施例では、シリコン単結晶ウエハのデバイス面を直接シリサイド化するもののみを例にとり説明したが、本願発明はそれに限定されることなく、ソースドレイン領域上に選択的にエピタキシャルシリコン層等を形成するエレベイテッドソースドレイン方式等も含むものとする。一方、実施例のごとく、実質的に直接形成することにより、プロセスを大幅に簡素化できるメリットがある。なお、「直接」といっても、微小な厚さの処理層、介在層等を排除するものではない。
【００３３】
また、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す場合もある。
【００３４】
本実施の形態は、ＣＭＯＳ型集積回路（非酸化シリコン系のＨｉｇｈ−ｋゲート絶縁膜を有するものを含む）に適用したものであり、その製造方法を図１〜図１８を用いて工程順に説明する。
【００３５】
まず、図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（以下、基板またはウエハと言う）１に素子分離溝２を形成する。素子分離溝２は、素子分離領域の基板１をエッチングして形成され、その後、素子分離溝２の内部を含む基板１上にＣＶＤ（Chemical Vapor Deposition）法により酸化シリコン膜３を堆積し、続いて素子分離溝２の外部の不要な酸化シリコン膜３をＣＭＰ（Chemical Mechanical Polishing）法によって研磨、除去する。
【００３６】
次に、基板１の一部にボロン（Ｂ）をイオン注入し、他の一部にリン（Ｐ）をイオン注入することによって、ｐ型ウェル４およびｎ型ウェル５を形成した後、基板１をスチーム酸化することによって、ｐ型ウェル４およびｎ型ウェル５のそれぞれの表面にゲート酸化膜６を形成する。
【００３７】
次に、図２に示すように、ｐ型ウェル４およびｎ型ウェル５のそれぞれの上部にゲート電極７を形成する（いわゆるデュアルゲート構成のＣＭＯＳまたはＣＭＩＳ（Complementary Metal Insulator Semiconductor）の集積回路である）。ゲート電極７を形成するには、例えばゲート酸化膜６の上部にＣＶＤ法により多結晶シリコン膜（実際には、堆積時にはアモルファス状態の場合が多いが、その後のいずれかの熱処理により多結晶化するので、便宜上、特に特定する場合を除き、これらも含めて「多結晶シリコン」と言うことにする）を堆積した後、ｐ型ウェル４の上部の多結晶シリコン膜にリンをイオン注入し、ｎ型ウェル５の上部の多結晶シリコン膜にボロンをイオン注入した後、レジストパターンをマスクにしたドライエッチングにより多結晶シリコン膜をパターニングする。
【００３８】
次に、ｐ型ウェル４にリンまたはヒ素（Ａｓ）をイオン注入することによって低不純物濃度のｎ-型半導体領域８を形成し、ｎ型ウェル５にボロンをイオン注入することによって低不純物濃度のｐ-型半導体領域９を形成する。
【００３９】
次に、図３に示すように、基板１上にＣＶＤ法により堆積した窒化シリコン膜を異方的にエッチングすることによって、ゲート電極７の側壁にサイドウォール１０を形成すると共に、基板１（ｎ-型半導体領域８、ｐ-型半導体領域９）の表面を露出させる。続いて、ｐ型ウェル４にリンまたはヒ素をイオン注入することによって高不純物濃度のｎ+型半導体領域（ソース、ドレイン）１１を形成し、ｎ型ウェル５にボロンをイオン注入することによって高不純物濃度のｐ+型半導体領域（ソース、ドレイン）１２を形成する。ｎ+型半導体領域１１のｐｎ接合部（ｎ+型半導体領域１１とｐ型ウェル４とが接する界面）の接合深さ（基板１の表面から上記ｐｎ接合部までの基板１の厚さ方向の深さ）およびｐ+型半導体領域１２のｐｎ接合部（ｐ+型半導体領域１２とｎ型ウェル５とが接する界面）の接合深さは、５０ｎｍから３００ｎｍの範囲程度である。
【００４０】
次に、基板１の表面をバッファードフッ酸によりバッチ洗浄した後（洗浄は、シリコン表面の自然酸化膜を除去するため、または上記イオン注入をＣＶＤ酸化膜などを通して行う場合には、その酸化膜を除去するために行う）、ゲート電極７およびソース、ドレイン（ｎ+型半導体領域１１、ｐ+型半導体領域１２）のそれぞれの表面に、以下の方法によりコバルトシリサイド層を形成する。これは、いわゆるサリサイド方式と呼ばれるもので、ゲート電極の側壁の分離作用を利用してゲート電極上とソース、ドレイン上のシリサイド化を自己整合的に行うものである。この方式は、ゲート電極上も同時にシリサイド化でき、低抵抗化できるメリットがある。一方、ポリメタルゲート電極（またはメタル電極）の場合は、ゲート電極上では、メタルによりさらに低抵抗化されているため、シリサイド化の対象ではないので、コバルト膜を堆積する前に、ゲート電極上を絶縁膜により被覆しておく必要がある。
【００４１】
図４は、コバルト膜の形成に用いるＤＣマグネトロンスパッタリング装置の概略断面図である。
【００４２】
スパッタリング装置１００は、スパッタリング室１０１を構成する真空容器１０２を備えており、スパッタリング室１０１はクライオポンプまたはドライポンプ等の真空ポンプによって真空排気されるようになっている。スパッタリング室１０１にはウエハ１を出し入れするための搬入搬出口１０３が設けられており、搬入搬出口１０３はゲートバルブ１０４によって開閉されるように構成されている。また、スパッタリング室１０１には、イオンを生成するための不活性で、かつ質量の大きい放電ガスとしてのアルゴン（Ａｒ）ガス１０５を供給するガス供給管１０６が挿入されている。
【００４３】
真空容器１０２の上部開口部にはバッキングプレート１０７がスパッタリング室１０１を密封するように設けられており、バッキングプレート１０７に接してターゲット１０８が交換可能に装着されている。ターゲット１０８は、後述するようにアルゴンイオンによってスパッタリングされてその組成物を飛び出させ、被処理基板であるウエハ１の上にスパッタリング膜を形成させるものであり、コバルトによって円板形状に形成されている。また、ターゲット１０８のコバルト純度は、非金属不純物を除き、９９.９９重量％以上、より好ましくは９９.９９９重量％以上である。なお、コバルトターゲットについては、西原らの国際特許公開ＷＯ９８／４２００９号パンフレットに記載がある。これには対応米国特許第６６９３００１号明細書（２００４年２月１７日発行）がある。
【００４４】
真空容器１０２の底部にはリフト１０９が垂直方向上向きに設置されており、リフト１０９の上には加熱機構を備えた静電チャック１１０が昇降されるように支持されている。静電チャック１１０はウエハ１を上面に載せた状態で保持すると共に、ウエハ１を加熱するように構成されている。そして、静電チャック１１０とバッキングプレート１０７との間には、直流電圧また高周波電圧を印加するための電源装置が電気的に接続されている。
【００４５】
静電チャック１１０の下側には下側シールド１１１が設置されており、スパッタリング室１０１の上部には上側シールド１１２がターゲット１０８の真下領域を取り囲むように配されて、真空容器１０２の上端開口部に保持されている。下側シールド１１１および上側シールド１１２はステンレス鋼またはアルミニウム等が使用されており、ターゲット１０８を取り囲むことにより、ターゲット１０８からスパッタリングされた微粒子がスパッタリング室１０１の内壁に付着するのを防止するように構成されている。
【００４６】
他方、バッキングプレート１０７の上方にはプラズマを保持する円板形状のマグネット板１１３がスパッタリング室１０１と同心円の水平に配置されており、マグネット板１１３はスパッタリング室１０１の中心線上に配置された回転軸１１４によって回転されるように構成されている。
【００４７】
ターゲット１０８とウエハ１とに対してそれぞれ所定の間隔を有する高さ位置には、コリメータ１１５が水平に横断するように架設されている。
【００４８】
図５（ａ）にコリメータの概略平面図、図５（ｂ）に同図（ａ）のａ−ａ′線における概略断面図を示す。
【００４９】
コリメータ１１５は、ウエハ１よりも大きい円板形状に形成された本体１１６を備えており、本体１１６には厚さ方向に貫通する六角孔形状の制御孔１１７が多数個、開口面積が全面にわたって、ほぼ均一になるように配列され、全ての制御孔１１７が互いに所定の間隔で、ほぼ平行に設けられている。多数個の制御孔１１７は切削加工等によって形成されている。コリメータ１１５の材質に、アルミニウム、アルミニウム合金、ステンレス鋼またはチタン等の高融点金属膜または金属合金を使用することができる。また、母材をステンレス鋼またはチタン等の高融点金属または金属合金とし、さらにその表面をブラスト処理（ブラスト材料を、圧縮空気で母材に吹き付け、または回転翼で連続して投射し、表面の汚れの除去を行う表面処理技術）した後、アルミニウムまたはアルミニウム合金を用いて溶射処理（燃焼ガス、アーク、プラズマ等の熱源により溶融した金属、セラミック等を製品に吹き付けることにより被膜を作るコーティング技術）したコリメータ１１５を使用してもよい。
【００５０】
さらに、コリメータ１１５の本体１１６は中央部から周辺部にかけて徐徐に薄くなっており、例えば凸レンズのように、本体１１６の上面および下面が外側に凸の形状面を上下対称に有している。これにより、多数個の制御孔１１７のアスペクト比（孔深さｄ／孔径ｗ）がコリメータ１１５の中央部から周辺部にかけて連続的に小さくなっている。本体１１６の最も外側に位置する制御孔１１７のアスペクト比を１とすると、本体１１６の中央に位置する制御孔１１７のアスペクト比は、例えば１.０５から１.５が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては１.１５から１.３５が考えられるが、さらに１.２５を中心値とする周辺範囲が最も好適と考えられる。また、本体１１６の最も外側に位置する制御孔１１７のアスペクト比Ａｐを、本体１１６の中央に位置する制御孔１１７のアスペクト比Ａｃで割った値（Ａｐ／Ａｃ）は、例えば０.６５から０.９５が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては０.７から０.９が考えられるが、さらに０.８を中心値とする周辺範囲が最も好適と考えられる。
【００５１】
コリメートスパッタリング法では、斜め成分のコバルト原子はコリメータの制御孔の内周面に衝突してトラップされ、垂直成分のコバルト原子のみウエハに到達するため、成膜速度はコリメータを用いないスパッタリング法に比べて遅くなり、その遅くなる割合は、コリメータに設けられた制御孔のアスペクト比に依存する。すなわち、コリメータに設けられた制御孔のアスペクト比が大きくなるに従い、成膜速度は遅くなる。従って、コリメータの中央部に設けられた制御孔のアスペクト比を、コリメータの周辺部に設けられた制御孔のアスペクト比よりも大きくすることにより、ウエハ面内におけるコバルト膜の成膜速度をほぼ均一にすることができる。すなわち、コリメータの周辺部に位置する制御孔のアスペクト比が中央部に位置する制御孔よりも小さいことにより、周辺部に位置する制御孔を通過するコバルト原子の量は中央部に位置する制御孔を通過するコバルト原子の量よりも多くなるので、ウエハ面内のコバルト膜の膜厚分布をウエハ全体にわたって均一に制御することができる。ウエハの周辺部で不足したコリメータの多数個の制御孔のアスペクト比は、コリメータにおいてウエハに被着されたコバルト膜のウエハ面内の膜厚不均一に対応して解消するように設定される。
【００５２】
例えば、本体１１６の中央の厚さを１２.５ｍｍ、制御孔１１７の孔径（対辺間の間隔）ｗを１０ｍｍとすると、孔深さｄが１２.５ｍｍであるから、中央の接続孔１１７のアスペクト比Ａｃは１.２５（＝１２.５／１０）となる。また、最も外側の接続孔１１７が形成される本体１１６の厚さを１０ｍｍとすると、孔深さｄが１０ｍｍであるから、最も外側の接続孔１１７のアスペクト比Ａｐは１（＝１０／１０）となり、コリメータ１１５に設けられた多数個の制御孔１１７のアスペクト比は、コリメータ１１５の外側から中央にかけて１から１.２５に連続して変化する。
【００５３】
この種の形状のコリメータを両凸レンズ型コリメータという。これは上下左右がほぼ対称になっている（なお、このような対象形に限定されないのは言うまでもない）。このようにするのは、以下のような理由による。スパッタリングの繰り返しによって、コリメータのターゲット側面には、急速にコバルト膜が堆積する。このままでは、コリメータが変形するので、上下の体積膜のバランスをとるため、何度かのスパッタリング処理ごとに、コリメータを裏返して使用するためである。また、更にそのまま交互に上下反転してターゲットを使い続けると、開口の開口率（コリメータのウエハ面上への正射影において、その開口部の面積をウエハの上面の面積で割った値またはその百分率）が減少するので、堆積コバルト膜厚が０．２ｍｍ程度になったところで、コリメータの洗浄を行い、堆積コバルト膜を除去するのが望ましい。一般にコリメータを使用したスパッタリングすなわちコリメートスパッタリングでは、コリメータを介在させないスパッタリングすなわち非コリメートスパッタリングに比較して、堆積速度が１／６から１／８に低下する。従って、コバルトに通常要求される１０ｎｍ／分以上の堆積速度（本実施例では約４０ｎｍ／分）を達成するためには、開口の隔壁をほぼ垂直とするとともに、コリメータの開口率を８０％以上（本実施例では約９１％）にすることが望ましい。また、このような高開口率を達成するためには、単位開口の形状をほぼ正六角形とした六方最密格子配列（全体としての堆積の均一性を考慮すると、開口の形状を同一にして、サイズもほぼ同一にすることが望ましい）が望ましい（以上のことは、まったく同様にニッケルシリサイドについても当てはまる）。
【００５４】
以下、本実施例に用いた部材の寸法の関係を説明する。ウエハの径は約２００ｍｍ、ターゲットの径は約３３０ｍｍ、コリメータの開口（制御孔）全体の径は約３１５ｍｍ、ターゲット表面とコリメータの間の最小部分の距離は４６ｍｍである。なお、寸法はこれらの値に限定されないことは言うまでもない。制御孔すなわち個々の開口を区分する隔壁の厚さは平均ベースで１ｍｍ前後が望ましい。また、使用中の変形を考慮すると０．７ｍｍ以上が量産に適合している。中心付近の開口のアスペクト比（ＡC）で最周辺の開口のアスペクト比（ＡP）を割った値（またはその百分率）をアスペクト比変化率（ＭA）という。
【００５５】
なお、アスペクト等が不均一なコリメータを用いたコリメートスパッタリング技術については、鈴木らの日本特願２００２−３３６６２０号（２００２年１１月２０日出願）に記載されている。これには対応ＰＣＴ出願ＰＣＴ／ＪＰ０３／０１４７９２（国際出願日２００３年１１月２０日）がある。
【００５６】
次に、コバルト膜およびコバルトサリサイド層の形成工程を説明する。コバルト膜をスパッタリング法により形成する際のウエハ温度、アルゴンガス流量およびＤＣパワーの時間変化の一例を図６のプロセスシーケンス図に示す。プロセスシーケンス図における各パラメータの横軸の時間は共通である。
【００５７】
まず、ウエハ１を洗浄し、その後、スパッタリング装置１００のスパッタリング室１０１とは別の処理室においてウエハ１を、例えば２００℃に加熱する。続いてウエハ１をスパッタリング装置１００のスパッタリング室１０１内に搬入搬出口１０３から搬入して、静電チャック１１０の上面に受け渡す。この際、スパッタリング室１０１は所定の圧力に予め排気されている。続いて、静電チャック１１０をリフト１０９によって上昇させて、静電チャック１１０の上面に載置されたウエハ１を予め設定された高さに設置する。
【００５８】
次に、スパッタリング室１０１が所定の圧力になるまで、放電ガスとしてのアルゴンガス１０５がスパッタリング室１０１にガス供給管１０６から供給される。アルゴンガス１０５の流量は、例えば１５から１５０ｓｃｃｍである。この時、ウエハ１の温度も徐徐に上がり、所定の温度、例えば４２０℃に設定される。
【００５９】
さらに、スパッタリング室１０１が所定の圧力となり、ウエハ１が所定の温度となると、直流電圧または高周波電圧がターゲット１０８とウエハ１との間に電源装置によってバッキングプレート１０７および静電チャック１１０を介して印加されると共に、マグネット板１１３が回転軸１１４によって回転される。直流電圧が印加された際のＤＣパワーは、例えば５００から２０００Ｗに設定され、アルゴンガスの流量は１５から４０ｓｃｃｍに設定される。また、アルゴン雰囲気の気圧は、例えば０.４から２Ｐａ（この範囲に限定されるものではない）、ターゲット距離（動作時のターゲット１０８からウエハ１間での最短距離）は、例えば９０ｍｍである。
【００６０】
これらの作動によってターゲット１０８の周囲に形成されるプラズマの励起に伴い、ターゲット１０８がアルゴンイオンによりスパッタリングされて、ターゲット１０８から被スパッタリング粒子としてコバルト粒子が叩き出される。ターゲット１０８から叩き出されたコバルト粒子はウエハ１の方向に飛翔し、コリメータ１１５の多数個の制御孔１１７を通過してウエハ１に被着する。これにより、図７に示すように、基板（ウエハ）１の主面（集積回路形成面）上にコバルト膜（第１の膜）１３が堆積する。
【００６１】
コバルト膜１３の膜厚は、例えば３ｎｍから２０ｎｍが適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては５ｎｍから１５ｎｍが考えられるが、さらに８.５ｎｍを中心値とする７ｎｍから１０ｎｍの周辺範囲が最も好適と考えられる。コバルト膜１３の膜厚を３ｎｍよりも薄くすると、シリサイド反応により形成されるコバルトシリサイド層の厚さが１０.５ｎｍ程度と薄く、低抵抗化の効果が十分に得られない。またコバルト膜１３の膜厚を２０ｎｍより厚くすると、シリサイド反応により形成されるコバルトシリサイド層の厚さが７０ｎｍ程度となり、ｐｎ接合部の接合深さ、例えば５０ｎｍよりも深くなることによって、リーク電流が増加する場合がある。
【００６２】
さらに、上記コバルト膜１３は、３００℃以上、好ましくは３５０℃以上、さらに好ましくは４００℃以上の温度（且つ４５０℃未満の温度）で堆積する。本実施の形態では、ウエハ１の温度を４２０℃とした。なお、ここでいう温度とは、スパッタリング室１０１内のウエハ１の表面温度（集積回路形成側の主面）を意味している。
【００６３】
図８に、コバルトシリサイド層を形成した多結晶シリコン膜のシート抵抗不良率とコバルト膜を堆積する際のウエハの表面温度との関係の一例を示す。全ての試料において、コバルトシリサイド層は同じ条件により形成され、多結晶シリコン膜には同じ濃度のｎ型不純物が添加されている。また、コバルト膜の膜厚は７、９および１１ｎｍ、多結晶シリコン膜の幅は５５ｎｍである。
【００６４】
ウエハの表面温度が高くなるに従い、シリサイド化された多結晶シリコン膜のシート抵抗不良率は低くなり、４００℃以上ではほぼ２０％以下となる。このように、コバルト膜を相対的に高い温度で形成すると、成膜しながらコバルトとソースドレイン領域のシリコン（多結晶シリコン）とが反応してコバルト膜とソースドレイン領域のシリコン（多結晶シリコン膜）との界面を平坦にすることができるので、その後のシリサイド反応により形成されるコバルトシリサイド層のシート抵抗の不良を低減することができる。また、コバルトと単結晶シリコンとの反応においても同様であり、コバルト膜を相対的に高い温度で形成すると、コバルト膜と単結晶シリコン（ウエハ）との界面を平坦にすることができて、コバルトシリサイド層のシート抵抗の不良を低減することができる。
【００６５】
本実施の形態では、ウエハ１の保持および加熱には静電チャック１１０を用いる。静電チャック１１０は、ウエハ１との密着性が良いので、温度制御および温度分布特性が良い。ただし、静電チャック１１０を用いてもウエハ１の表面温度との間には３０℃程度の温度差が生じ、例えばウエハ１の表面温度を４２０℃程度とするためには、静電チャック１１０の温度を４５０℃程度に設定する必要がある。なお、静電チャック１１０に限らず、他のタイプのチャック、例えばメカニカルクランプを用いてもよい。ただし、メカニカルクランプを用いても、静電チャック１１０と同様に、ウエハ１の表面温度との間には７０〜８０℃程度の温度差が生じ、例えばウエハ１の表面温度を４２０℃程度とするためには、メカニカルクランプの温度を４９０〜５００℃程度に設定する必要がある。
【００６６】
次に、前述したスパッタリング作動が停止されて、アルゴン雰囲気においてウエハ１の熱処理（ホールドアニール；第３の熱処理）が行われる。これにより、図９に示すように、基板１に形成されたソース、ドレイン（ｎ+型半導体領域１１、ｐ+型半導体領域１２）とコバルト膜１３との界面、および多結晶シリコン膜からなるゲート電極７とコバルト膜１３との界面にそれぞれダイコバルトシリサイド（Ｃｏ2Ｓｉ）層１６ａを形成する。
【００６７】
この熱処理は、ソース、ドレイン（ｎ+型半導体領域１１、ｐ+型半導体領域１２）とコバルト膜１３との界面およびゲート電極７とコバルト膜１３との界面においてシリサイド反応が急速に進み、ダイコバルトシリサイド（Ｃｏ2Ｓｉ）層１６ａを主成分とするシリサイド層がコバルトモノシリサイド（ＣｏＳｉ）またはコバルトダイシリサイド（ＣｏＳｉ2）を主成分とするシリサイド層に全て変換されないような低い温度（第３の温度）、例えば３００℃以上、４５０℃未満の温度範囲（ウエハ１の表面温度）で行うことが望ましい。本実施の形態では、ウエハ１の表面温度を、例えば４２０℃に維持した状態で、アルゴンガスの流量を１５から４０ｓｃｃｍとして、熱処理を行った。この熱処理は、スパッタリング室１０１から搬出した後に行ってもよく、また省略することもできる。
【００６８】
ウエハ１上に所望の厚さのコバルト膜１３が形成され、さらにホールドアニールが終わると、ウエハ１が自然冷却される。その後、リフト１０９が下降作動されて、静電チャック１１０に保持されたウエハ１が搬入搬出位置に戻される。続いて、成膜済みのウエハ１はスパッタリング室１０１から搬出される。その後、スパッタリング室１０１とは別の処理室で概ね５０℃以下に冷却し、スパッタリング装置１００から搬出する。
【００６９】
図１０（ａ）は、ダミーウエハ（実際の集積回路パターンが形成されていないウエハ）上に形成されたコバルト膜のウエハ面内における膜厚分布を示すウエハ面内の膜厚分布表であり、同図（ｂ）は、そのウエハ上の測定位置を示す概略平面図である。図１０（ａ）には、本実施の形態である多数個の制御孔のアスペクト比が外側から中央にかけて１から１.２５に設定されたコリメータ（均一アスペクトコリメータ）を用いて形成されたコバルト膜のウエハ面内の膜厚分布と、本発明者らが検討した多数個の制御孔のアスペクト比が全体にわたって均一に設定されたコリメータ（均一アスペクトコリメータ）を用いて形成されたコバルト膜のウエハ面内の膜厚分布を示す。コバルト膜は、前述したスパッタリング装置１００によって形成される。
【００７０】
本発明者らが検討したコリメータでは、ウエハの中央部におけるコバルト膜の膜厚が周辺部よりも厚くなる傾向があり、ウエハ面内の膜厚分布の均一性が±３.１％となる。これに対し、本実施の形態によるコリメータでは、ウエハの中央部におけるコバルト膜の膜厚の増加傾向が解消されており、ウエハ面内の膜厚分布の均一性が±０.８％に改善される。
【００７１】
図１１（ａ）は、シリサイド反応により形成されたコバルトシリサイド層のウエハ面内における膜厚分布を示すウエハ面内膜厚分布表であり、同図（ｂ）は、そのウエハ上の測定位置を示す概略平面図である。図１１（ａ）には、本実施の形態である多数個の制御孔のアスペクト比が外側から中央にかけて１から１.２５に設定されたコリメータ（上下対称凸レンズ型コリメータ）を用いてコバルト膜を形成し、これを用いてシリサイド反応により形成したコバルトシリサイド層のウエハ面内膜厚分布と、本発明者らが検討した多数個の制御孔のアスペクト比が全体にわたって均一に設定されたコリメータを用いてコバルト膜を形成し、これを用いてシリサイド反応により形成したコバルトシリサイド層のウエハ面内膜厚分布を示す。コバルト膜は、前述したスパッタリング装置１００によって形成される。また、全ての試料において、同じ条件により多結晶シリコン膜上にコバルトシリサイド層が形成され、多結晶シリコン膜には同じ濃度のｎ型不純物またはｐ型不純物が添加されている。
【００７２】
本発明者らが検討したコリメータでは、ウエハの中央部におけるコバルトシリサイド層の膜厚が周辺部よりも厚くなる傾向があり、ウエハ面内の膜厚分布の均一性が±６.１１％となる。これに対し、本実施の形態によるコリメータ（上下対称凸レンズ型コリメータ）では、ウエハの中央部におけるコバルトシリサイド層の膜厚の増加傾向が解消されており、ウエハ面内の膜厚分布の均一性が±２.６％に改善される。図１０および図１１から、コバルト膜の膜厚が、そのままコバルトシリサイド層の厚さに反映していることがわかる。
【００７３】
次に、図１２に示すように、コバルト膜１３の上に膜厚１０〜２０ｎｍ程度の窒化チタン（ＴｉＮ）膜（第２の膜）１４を堆積する。窒化チタン膜１４は、コバルトシリサイド層を形成する過程においてコバルト膜１３の表面が酸化されるのを防ぐ酸化バリア膜として使用される。酸化バリア膜としては、窒化チタン膜１４以外にも、例えば窒化タングステン（ＷＮ）膜または窒化タンタル（ＴａＮ）膜のような窒化金属化合物膜を使用することもできる。上記窒化チタン膜１４の堆積は、基板１とその表面に堆積されたコバルト膜１３との間のシリサイド反応が急速に進まないような低い温度で行う。
【００７４】
なお、図１３に示すように、窒化チタン膜１４の上に膜厚５〜１０ｎｍ程度のチタン（Ｔｉ）膜（第３の膜）１５を堆積してもよい。窒化チタン膜１４は、熱処理により柱状結晶になることから、酸素を透過して酸化防止膜としての機能が十分でなく、コバルト膜１３が若干酸化されることが推測される。そこで、窒化チタン膜１４の表面にチタン膜１５を成膜し、チタン膜１５の酸素トラップ効果を用いることにより、コバルト膜１３の酸化防止効果を向上させる。
【００７５】
また、窒化チタン膜１４（または窒化チタン膜１４とチタン膜１５との積層膜）を堆積しない場合もある。例えば枚葉式マルチチャンバスパッタリング装置を用いて、コバルト膜１３の成膜および後述する熱処理を連続処理する場合は、ウエハ１を外気に触れさせることなく移動することができるので、耐酸化バリア膜として機能する窒化チタン膜１４（または窒化チタン膜１４とチタン膜１５との積層膜）を必ずしも必要としない。
【００７６】
次に、ウエハ１を非酸化性ガス雰囲気中において、熱処理（第１アニール；第１の熱処理）を行うことにより、図１４に示すように、上記ダイコバルトシリサイド（Ｃｏ2Ｓｉ）層１６ａを主成分とするシリサイド層をコバルトモノシリサイド（ＣｏＳｉ）層１６ｂに変換する。この熱処理は、ソース、ドレイン（ｎ+型半導体領域１１、ｐ+型半導体領域１２）とコバルト膜１３との界面およびゲート電極７とコバルト膜１３との界面においてシリサイド反応が急速に進み、コバルトモノシリサイド（ＣｏＳｉ）層を主な成分とするシリサイド層１６ｂに変換され、かつ、コバルトダイシリサイド（ＣｏＳｉ2）を実質的に生成しないような温度（第１の温度）、具体的には、４００℃以上、６００℃未満の温度範囲（ウエハ１の表面温度）で行うことが望ましい。本実施の形態では、窒素ガス雰囲気としてウエハ１の表面温度を、例えば４５０℃に設定して、例えば９０秒間のＲＴＡ（Rapid Thermal Anneal）方式の熱処理を行った。
【００７７】
次に、図１５に示すように、ウエハ１をアンモニア（ＮＨ3）と過酸化水素（Ｈ2Ｏ2）の混合液を使ったウエットエッチングにより窒化チタン膜１４（または窒化チタン膜１４とチタン膜１５との積層膜）を除去し、続いて塩酸（ＨＣｌ）と過酸化水素の混合液を使ったウエットエッチングにより未反応のコバルト膜１３を除去する。コバルト膜１３の上に窒化チタン膜１４（または窒化チタン膜１４とチタン膜１５との積層膜）を堆積しない場合は、混酸（リン酸（Ｈ3ＰＯ4）、硝酸（ＨＮＯ3）および酢酸（ＣＨ3ＣＯＯＨ））と過酸化水素の混合液を使ったウエットエッチングにより未反応のコバルト膜１３を除去する。
【００７８】
次に、ウエハ１を非酸化性ガス雰囲気中において、熱処理（第２アニール；第２の熱処理）を行うことにより、図１６に示すように、上記コバルトモノシリサイド（ＣｏＳｉ）層１６ｂを主成分とするシリサイド層を、コバルトダイシリサイド（ＣｏＳｉ2）層１６に変換する。この熱処理は、前記第１アニールよりも高い温度（第２の温度）、具体的には、６００℃以上、８５０℃未満の温度範囲（ウエハ１の表面温度）で行うことが望ましい。本実施の形態では、窒素ガス雰囲気としてウエハ１の表面温度を、例えば７４５℃に設定し、例えば３０秒間のＲＴＡ方式の熱処理を行った。なお、比較的低温でコバルトを堆積するシリサイド層の形成プロセスについては、一之瀬らの特願２００２−３６１７００号（２００２年１２月１３日出願）に記載されている。これには対応米国出願第１０／７３３３７７号（米国出願日２００３年１２月１２日）がある。
【００７９】
シリサイド反応により形成されたコバルトダイシリサイド層の厚さは、コバルト膜の膜厚の約３.５倍となる（Silicon VLSI Technology, James D. Plummer et. al, Department of Electrical Engineering Stanford University (Table11-5)参照）。コバルト膜１３の厚さを１０ｎｍとした場合、コバルトダイシリサイド層１６の厚さは約３５ｎｍとなる。本実施の形態では、ソース、ドレイン（ｎ+型半導体領域１１、ｐ+型半導体領域１２）のｐｎ接合部の接合深さは、５０〜３００ｎｍ程度であり、コバルトシリサイド層１６はｐｎ接合部にまで到達しない。
【００８０】
ｐｎ接合部におけるリーク電流の発生を防止するためには、コバルトダイシリサイド層１６からｐｎ接合部までを約１０ｎｍ以上離す必要がある。前述したように、コバルト膜１３の膜厚が不均一の場合は、コバルトダイシリサイド層１６の厚さも不均一となる。このため、コバルト膜１３が厚く形成された領域では、コバルトダイシリサイド層１６が設計値よりも厚くなり、ｐｎ接合部に近づいてまたは接して、リーク電流を発生させる。しかし、本実施の形態では、コバルト膜１３のウエハ面内の膜厚均一性が向上することから、ウエハ面内において均一な厚さのコバルトダイシリサイド層１６が形成されるので、コバルトダイシリサイド層１６からｐｎ接合部までの距離を確保できて、ｐｎ接合部におけるリーク電流の発生を防止することができる。
【００８１】
ここまでの工程により、基板１に形成されたソース、ドレイン（ｎ+型半導体領域１１、ｐ+型半導体領域１２）とコバルト膜１３との界面、および多結晶シリコン膜からなるゲート電極７とコバルト膜１３との界面に、コバルトダイシリサイド（ＣｏＳｉ2）層１６を主成分とするシリサイド層が形成され、ｎＭＩＳＱｎおよびｐＭＩＳＱｐが完成する。
【００８２】
その後、図１７に示すように、基板１上にＣＶＤ法により窒化シリコン膜１７および酸化シリコン膜１８を堆積し、続いてソース、ドレイン（ｎ+型半導体領域１１、ｐ+型半導体領域１２）のそれぞれの上部の酸化シリコン膜１８および窒化シリコン膜１７をドライエッチングしてコンタクトホール１９を形成した後、コンタクトホール１９の内部を含む酸化シリコン膜１８上にタングステン（Ｗ）配線２０を形成する。
【００８３】
さらに、ドライエッチング法またはＣＭＰ法を用いて、コンタクトホールを充填する配線プラグとする。続いて、スパッタリング法によりチタン膜および窒化チタン膜を順次堆積し、さらに同じくスパッタリング法により、例えば３００℃程度の温度で窒素などの不活性雰囲気中においてアルミニウム・銅（アルミニウムを主要な成分とするメタル配線材料）を成膜し、半導体素子間の配線金属膜としてアルミ合金膜を形成し、積層配線層を形成する。
【００８４】
このように、本実施の形態によれば、コリメートスパッタリング法において、コリメータ１１５に設けられる多数個の制御孔１１７のアスペクト比をコリメータ１１５の周辺部から中央部にかけて連続的に大きくすることにより、コリメータ１１５の周辺部に位置する制御孔１１７を通過するコバルト原子の量を中央部に位置する制御孔１１７を通過するコバルト原子よりも多く制御することができるので、ウエハ面内のコバルト膜１３の膜厚分布を全体にわたって均一にすることができる。これにより、コバルトダイシリサイド層１６が必要以上に厚く形成されることにより発生するｐｎ接合部のリーク電流を低減することができる。
【００８５】
さらに、上記不均等アスペクト比のコリメートスパッタリング法において、３００℃以上の温度範囲でウエハ１上にコバルト膜１３を形成して、成膜すると同時にコバルト膜１３と基板１との界面およびコバルト膜１３とゲート電極７との界面を平坦化することにより、シリサイド反応により形成されるコバルトダイシリサイド層１６のウエハ面内の厚さをより均一にすることができて、ｐｎ接合部のリーク電流の増加を防ぐことができる。
【００８６】
さらに、上記コリメートスパッタリング法により成膜したコバルト膜１３の上に窒化チタン膜１４または窒化チタン膜１４とチタン膜１５との積層膜を形成することにより、その後の熱処理においてコバルト膜１３の酸化を防ぐことができて、シリサイド反応により低抵抗のコバルトダイシリサイド層１６を形成することができる。
【００８７】
さらに、上記コリメートスパッタリング法において、コバルト膜１３の膜厚を３ｎｍから２０ｎｍの範囲とすることにより、シリサイド反応により形成されるコバルトダイシリサイド層１６による低抵抗化の効果が得られ、またコバルトダイシリサイド層１６の厚さをｐｎ接合部よりも浅くできて、リーク電流の増加を防ぐことができる。
【００８８】
なお、本実施の形態では、コリメータ１１５の形状を中央で厚く、中央部から周辺部にかけて徐徐に薄くなる形状とし、多数個の制御孔１１７のアスペクト比をコリメータ１１５の中央部から周辺部にかけて連続的に小さくすることにより、ウエハ１上に成膜されるコバルト膜１３のウエハ面内の膜厚分布を均一に制御したが、ウエハ１上に成膜されるコバルト膜１３のウエハ面内の膜厚分布の傾向に対応して、アスペクト比を設定してもよい。
【００８９】
例えばウエハ面内のコバルト膜１３の膜厚分布がウエハ１の周辺部において厚く、ウエハ１の中央部において薄くなる傾向で不均一になる場合は、コリメータ１１５の形状を中央で薄く、中央部から周辺部にかけて徐徐に厚くして、例えば凹レンズのように、本体１１６の上面および下面が外側に凹の形状面を上下対称とする（上下対称凹レンズ型コリメータ）。これにより、多数個の制御孔１１７のアスペクト比がコリメータ１１５の中央部から周辺部にかけて連続的に大きくなり、ウエハ１上に成膜されるコバルト膜１３のウエハ面内の膜厚分布を均一に制御することができる。
【００９０】
図１８に、本実施の形態であるレンズ型コリメータおよび本発明者らが検討した各種コリメータの断面図を示す。
【００９１】
図１８（ｃ）に示す本発明者らが検討した均一アスペクトコリメータ１３０は、ほぼ均一な厚さを有しており、アスペクト比が、例えば１の多数個の制御孔１３１を備えている。これに対し、本実施の形態であるコリメータ１１５は、同図（ａ）に示すように、中央で厚く、中央部から周辺部にかけて徐徐に薄くなることで、アスペクト比が、例えば外側から中央にかけて１から１.２５に連続して変化する多数個の制御孔１１７を備えている。また、本実施の形態であるコリメータ１２０は、中央で薄く、中央部から周辺部にかけて徐徐に厚くなることで、アスペクト比が、例えば外側から中央にかけて１.２５から１に連続して変化する多数個の制御孔１２１を備えている。
【００９２】
さらに、多数個の制御孔１１７のアスペクト比をコリメータ１１５の中央部から周辺部にかけて連続的に小さくまたは大きくせず、ウエハ１上に必要なコバルト膜１３の膜厚に合わせて調整し、一部領域のアスペクト比を小さくまたは大きくする、あるいは一部の領域からその周辺にかけて連続的に小さくまたは大きくしてもよい。
【００９３】
例えばスパッタリングではターゲット１０８の表面が不均一に削れるため、スパッタリングを続けるに従い、コバルト膜１３のウエハ面内の膜厚分布または成膜速度が徐徐に変動する。そこでターゲット１０８の削れ状態に合わせてアスペクト比が調整された多数個の制御孔１１７を有する複数のコリメータ１１５を用意し、ターゲット１０８の削れ状態に合わせてコリメータ１１５を交換してスパッタリングを行ってもよい。これにより、ターゲット１０８の削れによって生ずるコバルト膜１３のウエハ面内の膜厚分布または成膜速度の変動を抑制することができる。
【００９４】
例えば熱処理（例えば第１アニール）の温度分布に合わせてアスペクト比が調整された多数個の制御孔１１７を有するコリメータ１１５を用いてもよい（すなわち、第１アニール時のウエハ内温度分布を相殺するようなコバルト堆積分布を与えるような不均一アスペクト比のコリメータを用いる）。ウエハ１上に成膜されるコバルト膜１３のウエハ面内の膜厚は不均一となるが、シリサイド反応により形成されるコバルトダイシリサイド層１６の厚さを均一にすることができる。
【００９５】
また、本実施の形態では、シリサイド層の形成にはコバルト膜１３を用いたが、これに限定されるものではなく、例えばニッケル（Ｎｉ）膜またはコバルトニッケル（ＣｏＮｉ）合金膜を用いてもよい。ニッケル膜は、シリサイド反応によりニッケルモノシリサイド（ＮｉＳｉ）層となり、ニッケルダイシリサイド層の厚さは、ニッケル膜の膜厚の約２.３倍となる。コバルトニッケル膜は、シリサイド反応によりコバルトダイシリサイド（ＣｏＳｉ2）層となる。コバルトニッケル膜は、例えばＣｏ含有量９８％、Ｎｉ含有量２％を用いることができるが、コバルトダイシリサイド層中に僅かにニッケルが不純物として含まれる。ニッケル添加技術については、島津等のＰＣＴ国際公開明細書ＷＯ００／１７９３９（国際公開日２０００年３月３０日）がある。
【００９６】
また、本実施の形態では、第１アニールおよび第２アニールをスパッタリング装置１００以外のＲＴＡ装置などを使って行ったが、例えば枚葉式マルチチャンバスパッタリング装置を用いて、連続処理してもよい。この装置では各チャンバ間を、ウエハ１を外気に触れさせることなく移動することができるので、耐酸化バリア膜（窒化チタン膜１４または窒化チタン膜１４とチタン膜１５との積層膜）は必須ではない。一般に、処理温度の異なる処理は、別の装置または同一装置の別のチャンバで行う方が、スループットが高くなるとされている。逆に、同一装置の同一のチャンバで処理する場合は、少ない装置で、多くのウエハを処理できるメリットがある。
【００９７】
また、本実施の形態では、ＤＣマグネトロンスパッタリング装置を例示したが、これに限らず、他のコリメーションスパッタリング装置を用いてもよい。
【００９８】
また、マグネトロンスパッタリング装置のマグネットの制御を工夫して（磁場変化制御）堆積膜分布が均一になるようにする技術を用いてもよい。
【００９９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１００】
例えば、本実施の形態では、ＣＭＯＳ型集積回路の製造方法に適用した場合について説明したが、サリサイドプロセスにより形成されるシリサイド層を有するいかなる半導体集積回路装置の製造方法に適用することができる。さらに、プリント配線基板に成膜する場合、液晶表示装置の製造方法において液晶パネルに成膜する場合または磁気ディスクやコンパクトディスクに成膜する場合等の成膜技術全般に適用することができる。
【産業上の利用可能性】
【０１０１】
本発明の半導体集積回路装置の製造方法は、スパッタリングによって形成した金属膜を用いてシリサイド層を形成するサリサイドプロセスに適用して好適なものである。
【図面の簡単な説明】
【０１０２】
【図１】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるコバルト膜の形成に用いるスパッタリング装置の概略断面図である。
【図５】本発明の一実施の形態であるスパッタリング装置に使用されるコリメータを示し、（ａ）は、概略平面図、（ｂ）は、同図（ａ）のａ−ａ′線における概略断面図である。
【図６】本発明の一実施の形態であるコバルト膜をスパッタリング法により形成する際のウエハ温度、アルゴンガス流量およびＤＣパワーの時間変化の一例を示すプロセスシーケンス図である。
【図７】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示す半導体基板の要部断面図である。
【図８】コバルトシリサイド層を形成した多結晶シリコン膜のシート抵抗不良率とコバルト膜を堆積する際のウエハの表面温度との関係を示す図である。
【図９】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示す半導体基板の要部断面図である。
【図１０】（ａ）は、ダミーウエハ上に形成されたコバルト膜のウエハ面内における膜厚分布を示すウエハ面内の膜厚分布表、（ｂ）は、そのウエハ上の測定位置を示す概略平面図である。
【図１１】（ａ）は、シリサイド反応により形成されたコバルトシリサイド層のウエハ面内における膜厚分布を示すウエハ面内の膜厚分布表、（ｂ）は、そのウエハ上の測定位置を示す概略平面図である。
【図１２】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態である半導体集積回路装置の製造方法の他の例を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示す半導体基板の要部断面図である。
【図１８】（ａ）および（ｂ）は、本発明の一実施の形態であるコリメータの断面図、（ｃ）は、本発明者らが検討したコリメータの断面図である。
【符号の説明】
【０１０３】
１ 半導体基板（半導体ウエハ）
２ 素子分離溝
３ 酸化シリコン膜
４ ｐ型ウェル
５ ｎ型ウェル
６ ゲート酸化膜
７ ゲート電極
８ ｎ-型半導体領域
９ ｐ-型半導体領域
１０ サイドウォール
１１ ｎ+型半導体領域（ソース、ドレイン）
１２ ｐ+型半導体領域（ソース、ドレイン）
１３ コバルト膜
１４ 窒化チタン膜
１５ チタン膜
１６ａ ダイコバルトシリサイド層
１６ｂ コバルトモノシリサイド層
１６ コバルトダイシリサイド層
１７ 窒化シリコン膜
１８ 酸化シリコン膜
１９ コンタクトホール
２０ タングステン配線
１００ スパッタリング装置
１０１ スパッタリング室
１０２ 真空容器
１０３ 搬入搬出口
１０４ ゲートバルブ
１０５ アルゴンガス
１０６ ガス供給管
１０７ バッキングプレート
１０８ ターゲット
１０９ リフト
１１０ 静電チャック
１１１ 下側シールド
１１２ 上側シールド
１１３ マグネット板
１１４ 回転軸
１１５ コリメータ
１１６ 本体
１１７ 制御孔
１２０ コリメータ
１２１ 制御孔
１３０ コリメータ
１３１ 制御孔
Ｑｎ ｎチャネル型ＭＩＳ・ＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳ・ＦＥＴ
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハの第１主面に素子分離領域を形成することによって、それによって囲まれたシリコン能動領域を区画する工程；
（ｂ）前記シリコン能動領域上にゲート絶縁膜を介して、両側にサイドウォールスペーサを有するゲート電極を形成することにより、ソース・ドレイン領域を区画する工程；
（ｃ）不均一なアスペクト比の多数個の開口を有する機械的なコリメータを前記ウエハとコバルトターゲット間に介在させたコリメートスパッタリングによって、前記ウエハの前記第１主面の前記素子分離領域、前記ソース・ドレイン領域のシリコン表面、前記ゲート電極の前記サイドウォールスペーサ、および前記ゲート電極の上面を構成するポリシリコン表面上に、前記ウエハの前記第１主面の温度を、前記シリコン表面および前記ポリシリコン表面においてダイコバルトシリサイド（Ｃｏ2Ｓｉ）を主要な成分とする第１のシリサイド膜が形成され、実質的にコバルトモノシリサイド（ＣｏＳｉ）を主要な成分とするシリサイド膜が形成されない第１の温度範囲内に制御した状態で、コバルト膜を形成する工程；
（ｄ）第１の熱処理により、前記第１のシリサイド膜を、コバルトモノシリサイドを主要な成分とする第２のシリサイド膜に転換させる工程；
（ｅ）前記工程（ｄ）の後、前記コバルト膜の未反応部分を除去する工程；
（ｆ）前記工程（ｅ）の後、第２の熱処理により、前記第２のシリサイド膜を、コバルトダイシリサイド（ＣｏＳｉ2）を主要な成分とする第３のシリサイド膜に転換させる工程。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、前記第１の温度範囲は摂氏３００度以上、４５０度未満である。
【請求項３】
請求項１記載の半導体集積回路装置の製造方法において、前記第１の温度範囲は摂氏３５０度以上、４５０度未満である。
【請求項４】
請求項１記載の半導体集積回路装置の製造方法において、前記第１の温度範囲は摂氏４００度以上、４５０度未満である。
【請求項５】
請求項１記載の半導体集積回路装置の製造方法において、前記第１の温度範囲は摂氏３００度以上、４００度未満である。
【請求項６】
請求項１記載の半導体集積回路装置の製造方法において、前記コリメータはほぼ回転対称であり、且つ、前記回転対象の軸に垂直な対称面に対して上下にほぼ面対称である。
【請求項７】
請求項１記載の半導体集積回路装置の製造方法において、前記多数個の開口は、ほぼ同一の開口面積を有する正六角形であり、ほぼ六方最密格子を形成するように配列されている。
【請求項８】
請求項１記載の半導体集積回路装置の製造方法において、前記コリメータのアスペクト比変化率は９８％未満、５０％以上である。
【請求項９】
請求項１記載の半導体集積回路装置の製造方法において、前記コリメータの前記多数個の開口の隔壁は、前記ウエハの中心と前記コバルトターゲットの中心を結ぶ直線に、ほぼ平行である。
【請求項１０】
請求項１記載の半導体集積回路装置の製造方法において、前記コリメータの前記ウエハと対抗する部分の開口率は、８５％以上である。
【請求項１１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハの第１主面に素子分離領域を形成することによって、それによって囲まれたシリコン能動領域を区画する工程；
（ｂ）前記シリコン能動領域上にゲート絶縁膜を介して、両側にサイドウォールスペーサを有するゲート電極を形成することにより、ソース・ドレイン領域を区画する工程；
（ｃ）不均一なアスペクト比の多数個の開口を有する機械的なコリメータを前記ウエハとコバルトターゲット間に介在させたコリメートスパッタリングによって、前記ウエハの前記第１主面の前記素子分離領域、前記ソース・ドレイン領域のシリコン表面、前記ゲート電極の前記サイドウォールスペーサ、および前記ゲート電極の上面を構成するポリシリコン表面上に、前記ウエハの前記第１主面の温度を、摂氏３００度以上、４５０度未満の第１の温度範囲内に制御した状態で、コバルト膜を形成する工程；
（ｄ）前記工程（ｃ）の後、前記ウエハの前記第１主面の温度を、摂氏４００度以上、６００度未満の第２の温度範囲内に制御した状態で、第１の熱処理を施す工程；
（ｅ）前記工程（ｄ）の後、前記コバルト膜の未反応部分を除去する工程；
（ｆ）前記工程（ｅ）の後、前記ウエハの前記第１主面の温度を、摂氏６００度以上、８５０度未満の第３の温度範囲内に制御した状態で、第２の熱処理を施す工程。
【請求項１２】
請求項１１記載の半導体集積回路装置の製造方法において、前記第１の温度範囲は摂氏３５０度以上、４５０度未満である。
【請求項１３】
請求項１１記載の半導体集積回路装置の製造方法において、前記第１の温度範囲は摂氏４００度以上、４５０度未満である。
【請求項１４】
請求項１１記載の半導体集積回路装置の製造方法において、前記第１の温度範囲は摂氏３００度以上、４００度未満である。
【請求項１５】
請求項１１記載の半導体集積回路装置の製造方法において、前記コリメータはほぼ回転対称であり、且つ、前記回転対象の軸に垂直な対称面に対して上下にほぼ面対称である。
【請求項１６】
請求項１１記載の半導体集積回路装置の製造方法において、前記多数個の開口は、ほぼ同一の開口面積を有する正六角形であり、ほぼ六方最密格子を形成するように配列されている。
【請求項１７】
請求項１１記載の半導体集積回路装置の製造方法において、前記コリメータのアスペクト比変化率は９８％未満、５０％以上である。
【請求項１８】
請求項１１記載の半導体集積回路装置の製造方法において、前記コリメータの前記多数個の開口の隔壁は、前記ウエハの中心と前記コバルトターゲットの中心を結ぶ直線に、ほぼ平行である。
【請求項１９】
請求項１１記載の半導体集積回路装置の製造方法において、前記コリメータの前記ウエハと対抗する部分の開口率は、８５％以上である。
【請求項２０】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）不均一なアスペクト比の多数個の開口を有する機械的なコリメータであって、その母材がアルミニウム以外を主要な成分とし、表面にアルミニウムを主要な成分とするコーティング層を有するものをウエハとコバルトまたはニッケルを主要な成分とするターゲット間に介在させたコリメートスパッタリングによって、前記ウエハの第１主面の素子分離領域、およびソース・ドレイン領域のシリコン表面上に、コバルトまたはニッケルを主要な成分とするメタル膜を形成する工程。
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハの第１主面に素子分離領域を形成することによって、それによって囲まれたシリコン能動領域を区画する工程；
（ｂ）前記シリコン能動領域上にゲート絶縁膜を介して、両側にサイドウォールスペーサを有するゲート電極を形成することにより、ソース・ドレイン領域を区画する工程；
（ｃ）不均一なアスペクト比の多数個の開口を有する機械的なコリメータを前記ウエハとコバルトターゲット間に介在させたコリメートスパッタリングによって、前記ウエハの前記第１主面の前記素子分離領域、前記ソース・ドレイン領域のシリコン表面、前記ゲート電極の前記サイドウォールスペーサ、および前記ゲート電極の上面を構成するポリシリコン表面上に、前記ウエハの前記第１主面の温度を、前記シリコン表面および前記ポリシリコン表面においてダイコバルトシリサイド（Ｃｏ2Ｓｉ）を主要な成分とする第１のシリサイド膜が形成され、実質的にコバルトモノシリサイド（ＣｏＳｉ）を主要な成分とするシリサイド膜が形成されない第１の温度範囲内に制御した状態で、コバルト膜を形成する工程；
（ｄ）第１の熱処理により、前記第１のシリサイド膜を、コバルトモノシリサイドを主要な成分とする第２のシリサイド膜に転換させる工程；
（ｅ）前記工程（ｄ）の後、前記コバルト膜の未反応部分を除去する工程；
（ｆ）前記工程（ｅ）の後、第２の熱処理により、前記第２のシリサイド膜を、コバルトダイシリサイド（ＣｏＳｉ2）を主要な成分とする第３のシリサイド膜に転換させる工程。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、前記第１の温度範囲は摂氏３００度以上、４５０度未満である。
【請求項３】
請求項１記載の半導体集積回路装置の製造方法において、前記第１の温度範囲は摂氏３５０度以上、４５０度未満である。
【請求項４】
請求項１記載の半導体集積回路装置の製造方法において、前記第１の温度範囲は摂氏４００度以上、４５０度未満である。
【請求項５】
請求項１記載の半導体集積回路装置の製造方法において、前記第１の温度範囲は摂氏３００度以上、４００度未満である。
【請求項６】
請求項１記載の半導体集積回路装置の製造方法において、前記コリメータはほぼ回転対称であり、且つ、前記回転対象の軸に垂直な対称面に対して上下にほぼ面対称である。
【請求項７】
請求項１記載の半導体集積回路装置の製造方法において、前記多数個の開口は、ほぼ同一の開口面積を有する正六角形であり、ほぼ六方最密格子を形成するように配列されている。
【請求項８】
請求項１記載の半導体集積回路装置の製造方法において、前記コリメータのアスペクト比変化率は９８％未満、５０％以上である。
【請求項９】
請求項１記載の半導体集積回路装置の製造方法において、前記コリメータの前記多数個の開口の隔壁は、前記ウエハの中心と前記コバルトターゲットの中心を結ぶ直線に、ほぼ平行である。
【請求項１０】
請求項１記載の半導体集積回路装置の製造方法において、前記コリメータの前記ウエハと対抗する部分の開口率は、８５％以上である。
【請求項１１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハの第１主面に素子分離領域を形成することによって、それによって囲まれたシリコン能動領域を区画する工程；
（ｂ）前記シリコン能動領域上にゲート絶縁膜を介して、両側にサイドウォールスペーサを有するゲート電極を形成することにより、ソース・ドレイン領域を区画する工程；
（ｃ）不均一なアスペクト比の多数個の開口を有する機械的なコリメータを前記ウエハとコバルトターゲット間に介在させたコリメートスパッタリングによって、前記ウエハの前記第１主面の前記素子分離領域、前記ソース・ドレイン領域のシリコン表面、前記ゲート電極の前記サイドウォールスペーサ、および前記ゲート電極の上面を構成するポリシリコン表面上に、前記ウエハの前記第１主面の温度を、摂氏３００度以上、４５０度未満の第１の温度範囲内に制御した状態で、コバルト膜を形成する工程；
（ｄ）前記工程（ｃ）の後、前記ウエハの前記第１主面の温度を、摂氏４００度以上、６００度未満の第２の温度範囲内に制御した状態で、第１の熱処理を施す工程；
（ｅ）前記工程（ｄ）の後、前記コバルト膜の未反応部分を除去する工程；
（ｆ）前記工程（ｅ）の後、前記ウエハの前記第１主面の温度を、摂氏６００度以上、８５０度未満の第３の温度範囲内に制御した状態で、第２の熱処理を施す工程。
【請求項１２】
請求項１１記載の半導体集積回路装置の製造方法において、前記第１の温度範囲は摂氏３５０度以上、４５０度未満である。
【請求項１３】
請求項１１記載の半導体集積回路装置の製造方法において、前記第１の温度範囲は摂氏４００度以上、４５０度未満である。
【請求項１４】
請求項１１記載の半導体集積回路装置の製造方法において、前記第１の温度範囲は摂氏３００度以上、４００度未満である。
【請求項１５】
請求項１１記載の半導体集積回路装置の製造方法において、前記コリメータはほぼ回転対称であり、且つ、前記回転対象の軸に垂直な対称面に対して上下にほぼ面対称である。
【請求項１６】
請求項１１記載の半導体集積回路装置の製造方法において、前記多数個の開口は、ほぼ同一の開口面積を有する正六角形であり、ほぼ六方最密格子を形成するように配列されている。
【請求項１７】
請求項１１記載の半導体集積回路装置の製造方法において、前記コリメータのアスペクト比変化率は９８％未満、５０％以上である。
【請求項１８】
請求項１１記載の半導体集積回路装置の製造方法において、前記コリメータの前記多数個の開口の隔壁は、前記ウエハの中心と前記コバルトターゲットの中心を結ぶ直線に、ほぼ平行である。
【請求項１９】
請求項１１記載の半導体集積回路装置の製造方法において、前記コリメータの前記ウエハと対抗する部分の開口率は、８５％以上である。
【請求項２０】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）不均一なアスペクト比の多数個の開口を有する機械的なコリメータであって、その母材がアルミニウム以外を主要な成分とし、表面にアルミニウムを主要な成分とするコーティング層を有するものをウエハとコバルトまたはニッケルを主要な成分とするターゲット間に介在させたコリメートスパッタリングによって、前記ウエハの第１主面の素子分離領域、およびソース・ドレイン領域のシリコン表面上に、コバルトまたはニッケルを主要な成分とするメタル膜を形成する工程。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２００７−２７３４９０（Ｐ２００７−２７３４９０Ａ）
【公開日】平成１９年１０月１８日（２００７．１０．１８）
【国際特許分類】
【出願番号】特願２００４−１００４０８（Ｐ２００４−１００４０８）
【出願日】平成１６年３月３０日（２００４．３．３０）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１９年１０月１８日（２００７．１０．１８）
【国際特許分類】
【出願日】平成１６年３月３０日（２００４．３．３０）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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