半導体装置及びその製造方法
【課題】エクステンション領域がゲート電極の下側に広がることがなく且つシェアードコンタクトを形成する際に接合リーク電流が発生するおそれがない半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１０における素子分離領域１１に囲まれた部分に形成された活性領域１２と、活性領域１２の上に形成されたゲート絶縁膜２１Ａ及び第１のゲート電極膜２２Ａを有する第１のゲート構造２３Ａと、第１のゲート構造２３Ａの側面上に形成され、第１のゲート構造２３Ａよりも高さが低い第１のオフセットスペーサ２４Ａと、第１のゲート構造２３Ａの側面上に、第１のオフセットスペーサ２４Ａの側面及び上端面を覆うように形成された第１のサイドウォール２５Ａとを備えている。
【解決手段】半導体装置は、半導体基板１０における素子分離領域１１に囲まれた部分に形成された活性領域１２と、活性領域１２の上に形成されたゲート絶縁膜２１Ａ及び第１のゲート電極膜２２Ａを有する第１のゲート構造２３Ａと、第１のゲート構造２３Ａの側面上に形成され、第１のゲート構造２３Ａよりも高さが低い第１のオフセットスペーサ２４Ａと、第１のゲート構造２３Ａの側面上に、第１のオフセットスペーサ２４Ａの側面及び上端面を覆うように形成された第１のサイドウォール２５Ａとを備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、オフセットスペーサを有するゲート電極を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の高密度化に伴い、トランジスタ構造の微細化が進んでいる。微細化が進むにつれショートチャネル効果によるトランジスタ特性の劣化が問題となっている。また、低濃度のエクステンション領域を形成する際に注入したイオンがゲート電極の下側に拡散しやすくなるという問題もある。ゲート電極の下側にイオンが拡散すると、ゲート電極とゲート絶縁膜とエクステンション領域とによってゲートドレインキャパシタンスが形成され、トランジスタの動作速度特性が劣化してしまう。
【０００３】
このようなトランジスタ特性の劣化を防ぐため、エクステンション領域を形成するイオン注入の前に、ゲート電極の側面に二酸化シリコンからなる板状のオフセットスペーサを形成する方法が知られている。オフセットスペーサの形成後にイオン注入を行うことにより、エクステンション領域がゲート電極の下側に大きく拡散して、ゲートドレインキャパシタンスが形成されることを防止できる（例えば、特許文献１を参照。）。
【特許文献１】特許第３５１３４１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の半導体装置は、例えばスタティックラム（ＳＲＡＭ）のシェアードコンタクトを形成する際に、オフセットスペーサがエッチングされ、接合リーク電流が発生しやすくなるという問題がある。
【０００５】
例えば、ＳＲＡＭにおいては図７に示すような、一のトランジスタのソースドレイン領域１１９及び隣接するトランジスタのゲート電極１１２の両方と電気的に接続されたシェアードコンタクト１２３を形成する場合がある。シェアードコンタクト１２３は、ゲート電極１１２を覆う層間絶縁膜１２１をエッチングしてゲート電極１１２の上部に形成されたシリサイド層１１２ａの一部及びソースドレイン領域１１９の上部に形成されたシリサイド層１１９ａの一部を露出するコンタクトホールを形成し、形成したコンタクトホールに導電性材料を埋め込むことにより形成する。しかし、オフセットスペーサ１１４と層間絶縁膜１２１とは、酸化シリコンにより形成されているため、コンタクトホールを形成する際にオフセットスペーサ１１４がエッチングされスリット１２３ａが生じるおそれがある。
【０００６】
また、コンタクトホールに導電性材料を埋め込む際に、ゲート電極１１２及びソースドレイン領域１１９の表面から表面酸化膜を除去する必要があるが、この工程においてもオフセットスペーサ１１４がエッチングされスリット１２３ａが発生する原因となる。従って、ゲート電極１１２を覆うライナ窒化膜が設けられているような場合にも、スリット１２３ａが発生するおそれがある。
【０００７】
スリット１２３ａが発生すると、接合リーク電流が発生する原因となりトランジスタの電気的特性を大きく劣化する。
【０００８】
本発明は前記従来の問題を解決し、エクステンション領域がゲート電極の下側に広がることがなく且つシェアードコンタクトを形成する際に接合リーク電流が発生するおそれがない半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するため、本発明は半導体装置を、ゲート構造よりも高さが低いオフセットスペーサを備える構成とする。
【００１０】
具体的に、本発明に係る半導体装置は、半導体基板における素子分離領域に囲まれた部分に形成された活性領域と、活性領域の上に形成されたゲート絶縁膜及び第１のゲート電極膜を有する第１のゲート構造と、第１のゲート構造の側面上に形成され、第１のゲート構造よりも高さが低い第１のオフセットスペーサと、第１のゲート構造の側面上に、第１のオフセットスペーサの側面及び上端面を覆うように形成された第１のサイドウォールと、活性領域における第１のゲート構造の両側方の領域にそれぞれ形成された第１のソースドレイン領域と、活性領域における第１のゲート構造の両側方の領域の第１のソースドレイン領域と比べて第１のゲート構造から離れた位置で且つ第１のソースドレイン領域よりも深い位置にそれぞれ形成された第２のソースドレイン領域とを備えていることを特徴とする。
【００１１】
本発明の半導体装置は、第１のゲート構造の側面上に形成され、第１のゲート構造よりも高さが低い第１のオフセットスペーサと、第１のゲート構造の側面上に、第１のオフセットスペーサの側面及び上端面を覆うように形成された第１のサイドウォールとを備えているため、シェアードコンタクトを形成するコンタクトホールをエッチングする際にオフセットスペーサがエッチングされるおそれがない。また、コンタクトホール内の自然酸化膜を除去する際にオフセットスペーサがエッチングされるおそれがない。従って、ゲート構造とサイドウォールとの間に導電性のスリットが形成され、接合リーク電流が発生することを防止できるので、信頼性が高い半導体装置を実現することができる。
【００１２】
本発明の半導体装置において、第１のオフセットスペーサは、シリコン酸化膜からなり、第１のサイドウォールは、シリコン窒化膜からなることが好ましい。
【００１３】
本発明の半導体装置は、半導体基板の上における第２のソースドレイン領域を挟んで第１のゲート構造と反対側に形成され、少なくとも第２のゲート電極膜を有する第２のゲート構造と、第２のゲート構造の側面上に形成され、第２のゲート構造よりも高さが低い第２のオフセットスペーサと、第２のゲート構造の側面上に、第２のオフセットスペーサの側面及び上端面を覆うように形成された第２のサイドウォールと、半導体基板の上に第１のゲート構造及び第２のゲート構造を覆うように形成された層間絶縁膜と、層間絶縁膜における第２のゲート構造の上側の一部と、第２のサイドウォールの上側の一部と、第２のソースドレイン領域の上側の一部とに跨る領域に、層間絶縁膜を貫通して形成された開口部と、開口部に埋め込まれた導電性材料からなり、第２のソースドレイン領域及び第２のゲート電極膜と電気的に接続されたシェアードコンタクトプラグとをさらに備えていることが好ましい。このような構成とすることにより、ゲートドレインキャパシタの影響が小さく且つシェアードコンタクトプラグを備えた半導体装置を実現できる。
【００１４】
本発明の半導体装置において、第２のオフセットスペーサは、シリコン酸化膜からなり、第２のサイドウォールは、シリコン窒化膜からなることが好ましい。
【００１５】
本発明の半導体装置において、第２のオフセットスペーサは、シリコン酸化膜からなり、第２のサイドウォールは、第２のゲート構造の側面上に第２のオフセットスペーサの側面及び上端面を覆うように形成されたシリコン窒化膜と、シリコン窒化膜の側面上に形成されたシリコン酸化膜とを有していることが好ましい。この場合において、シリコン窒化膜は半導体基板の上面の一部を覆う断面Ｌ字状に形成されていることが好ましい。このような構成とすることによりシェアードコンタクトの幅を広くすることが可能となる。
【００１６】
本発明の半導体装置は、第２のゲート電極の上に形成された第１のシリサイド層と、第２のソースドレイン領域の上に形成された第２のシリサイド層とをさらに備え、シェアードコンタクトプラグは、第１のシリサイド層及び第２のシリサイド層と電気的に接続されていることが好ましい。
【００１７】
本発明に係る半導体装置の製造方法は、半導体基板に活性領域を囲む素子分離領域を形成する工程（ａ）と、活性領域の上にゲート絶縁膜及び第１のゲート電極膜を有する第１のゲート構造を形成する工程（ｂ）と、第１のゲート構造の側面上に第１のゲート構造よりも高さが低い第１のオフセットスペーサを形成する工程（ｃ）と、第１のオフセットスペーサが形成された第１のゲート構造をマスクとしてイオン注入処理を行うことにより、活性領域における第１のゲート構造の両側方の領域に第１のソースドレイン領域を形成する工程（ｄ）と、工程（ｄ）よりも後に、第１のゲート構造の側面上に、第１のオフセットスペーサの側面及び上端面を覆うように第１のサイドウォールを形成する工程（ｅ）とを備えていることを特徴とする。
【００１８】
本発明の半導体装置の製造方法によれば、第１のゲート構造の側面上に第１のゲート構造よりも高さが低い第１のオフセットスペーサを形成する工程と、第１のゲート構造の側面上に、第１のオフセットスペーサの側面及び上端面を覆うように第１のサイドウォールを形成する工程とを備えているため、シェアードコンタクトを形成する際にオフセットスペーサがエッチングされるおそれがない。従って、ゲート構造とサイドウォールとの間に導電性のスリットが形成されることがなく、接合リーク電流が発生するおそれがない半導体装置を製造することができる。
【００１９】
本発明の半導体装置の製造方法において、工程（ｂ）は、半導体基板の上における第２のソースドレイン領域を挟んで第１のゲート構造と反対側に、少なくとも第２のゲート電極膜を有する第２のゲート構造を形成する工程を含み、工程（ｃ）は、第２のゲート構造の側面上に第２のゲート構造よりも高さが低い第２のオフセットスペーサを形成する工程を含み、工程（ｅ）は、第２のゲート構造の側面上に第２のオフセットスペーサの側面及び上端面を覆うように第２のサイドウォールを形成する工程を含んでいることが好ましい。
【００２０】
本発明の半導体装置の製造方法における工程（ｃ）において、第１のオフセットスペーサ及び第２のオフセットスペーサは、半導体基板の上に第１のゲート構造及び第２のゲート構造を覆うオフセットスペーサ形成膜を形成した後、形成したオフセットスペーサ形成膜を第１のゲート構造の側面及び第２のゲート構造の側面の上部が露出するまでエッチバックして形成することが好ましい。
【００２１】
本発明の半導体装置の製造方法における工程（ｃ）において、第１のオフセットスペーサの高さは、第１のゲート構造の高さよりも１０ｎｍ以上低くし、第２のオフセットスペーサの高さは、第２のゲート構造の高さよりも１０ｎｍ以上低くすることが好ましい。
【００２２】
本発明の半導体装置の製造方法における工程（ｅ）において、第１のサイドウォール及び第２のサイドウォールは、半導体基板の上に窒化膜及び酸化膜を順次形成した後、形成した窒化膜及び酸化膜を順次エッチングして形成することが好ましい。
【００２３】
本発明の半導体装置の製造方法は、工程（ｄ）において、窒化膜は半導体基板の上面の一部を覆う断面Ｌ字状に形成することが好ましい。
【００２４】
本発明の半導体装置の製造方法は、第１のサイドウォールが形成された第１のゲート構造をマスクとして活性領域にイオン注入を行うことにより、活性領域における第１のサイドウォールの両側方の領域に第２のソースドレイン領域を形成する工程（ｆ）と、工程（ｆ）よりも後に、半導体基板の上に第１のゲート構造及び第２のゲート構造を覆う層間絶縁膜を形成する工程（ｇ）と、層間絶縁膜における第２のゲート構造の上側の一部と、第２のサイドウォールの上側の一部と、第２のソースドレイン領域の上側の一部とに跨る領域に、層間絶縁膜を貫通するコンタクトホールを形成する工程（ｈ）と、コンタクトホールに導電性材料を埋め込むことにより第２のソースドレイン領域及び第２のゲート電極膜の両方と電気的に接続されたシェアードコンタクトプラグを形成する工程（ｉ）とをさらに備えていることが好ましい。
【発明の効果】
【００２５】
本発明に係る半導体装置及びその製造方法によれば、エクステンション領域がゲート電極の下側に広がることがなく且つシェアードコンタクトを形成する際に接合リーク電流が発生するおそれがない半導体装置を実現できる。
【発明を実施するための最良の形態】
【００２６】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１（ａ）及び（ｂ）は第１の実施形態に係る半導体装置であり、（ａ）は平面構成を示し、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面構成を示している。
【００２７】
図１に示すように、半導体基板１０の素子分離領域１１に囲まれたＰ型の活性領域１２に複数のトランジスタが形成されている。図１においては、Ｎ型ＭＩＳ（metal-insulator-semiconductor）トランジスタである第１のトランジスタ５１Ａと第２のトランジスタ５１Ｂとを示している。
【００２８】
各トランジスタの構造を第１のトランジスタ５１Ａを例に説明する。第１のトランジスタ５１Ａは、活性領域１２の上に形成され、ゲート絶縁膜２１Ａ及びシリコンからなるゲート電極膜２２Ａを有する第１のゲート構造２３Ａと、活性領域１２における第１のゲート構造２３Ａの両側方の領域に形成され、エクステンション領域である浅いソースドレイン領域３５Ａ及び深いソースドレイン領域３６ＡからなるＮ型のソースドレイン領域３４Ａとを有している。ゲート電極膜２２Ａの上部及び深いソースドレイン領域３６Ａの上部には、シリサイド層３０Ａ及びシリサイド層３１Ａが形成されている。
【００２９】
第１のゲート構造２３Ａの両側面上にはシリコン酸化膜（ＳｉＯ2）からなるオフセットスペーサ２４Ａ及びシリコン窒化膜からなるサイドウォール２５Ａが順次形成されている。オフセットスペーサ２４Ａは、第１のゲート構造２３Ａよりも高さが低く、サイドウォール２５Ａは、オフセットスペーサ２４Ａの側面及び上端面並びに第１のゲート構造２３Ａの側面を覆うように形成されている。
【００３０】
ソースドレイン領域３４Ａは、浅いソースドレイン領域３５Ａと深いソースドレイン領域３６Ａとからなる。後で述べるようにオフセットスペーサ２４Ａをマスクとしてイオン注入を行うことにより浅いソースドレイン領域３５Ａを形成するため、浅いソースドレイン領域３５Ａが第１のゲート構造２３Ａの下側に拡散しにくい。このため、第１のゲート構造２３Ａと浅いソースドレイン領域３５Ａとによって形成されるゲートドレインキャパシタンスの大きさを低減することができる。
【００３１】
活性領域１２の上には、第２のトランジスタ５１Ｂのゲート構造であるゲート絶縁膜２１Ｂ及びシリコンからなるゲート電極膜２２Ｂを有する第２のゲート構造２３Ｂが、深いソースドレイン領域３６Ａを挟んで第１のゲート構造２３Ａと反対側に形成されている。第２のゲート構造２３Ｂの両側面上には、シリコン酸化膜からなるオフセットスペーサ２４Ｂ及びシリコン窒化膜からなるサイドウォール２５Ｂが順次形成されている。オフセットスペーサ２４Ｂの高さは第２のゲート構造２３Ｂの高さよりも低く、オフセットスペーサ２４Ｂの上端面はサイドウォール２５Ｂに覆われている。また、第２のゲート構造２３Ｂのゲート電極膜２２Ｂの上部にはシリサイド層３０Ｂが形成されている。
【００３２】
なお、第２のゲート構造２３Ｂは、必ずしも活性領域１２上に形成する必要はなく、素子分離領域１１上に一部又は全部が位置するように形成してもよい。素子分離領域１１上に第２のゲート構造２３Ｂを配置した場合、素子分離領域１１とゲート電極膜２２Ｂとの間にゲート絶縁膜２１Ｂを必ずしも形成する必要はない。
【００３３】
第１のゲート構造２３Ａ及び第２のゲート構造２３Ｂが形成された基板１０の上には、第１のゲート構造２３Ａ及び第２のゲート構造２３Ｂを覆う層間絶縁膜２６が形成されている。層間絶縁膜２６を貫通して、深いソースドレイン領域３６Ａの一方と電気的に接続されたコンタクトプラグ４１と、深いソースドレイン領域３６Ａの他方及びゲート電極膜２２Ｂと電気的に接続されたシェアードコンタクトプラグ４２が形成されている。シェアードコンタクトプラグ４２は、深いソースドレイン領域３６Ａ上に形成されているシリサイド層３１Ａの一部及び第２のゲート構造２３Ｂ上に形成されているシリサイド層３０Ｂの一部を露出するように層間絶縁膜２６に形成されたシェアードコンタクトプラグ用のコンタクトホールに充填されたタングステン等の導電性材料からなる。
【００３４】
従来の半導体装置においては、層間絶縁膜２６をエッチングしてシェアードコンタクトプラグ用のコンタクトホールを形成する際に、シリコン酸化膜からなるオフセットスペーサ２４Ｂがエッチングされてしまうおそれがあった。しかし、本実施形態の半導体装置は、オフセットスペーサ２４Ｂの上端面がサイドウォール２５Ｂに覆われているため、コンタクトホールを形成する際にオフセットスペーサ２４Ｂがエッチングされるおそれがない。また、コンタクトホール内の自然酸化膜を除去する際にもオフセットスペーサ２４Ｂがエッチングされるおそれがない。
【００３５】
以下に、第１の実施形態に係る半導体装置の製造方法について図面を参照して説明する。図２（ａ）〜（ｅ）は本実施形態に係る半導体装置の各製造工程における断面構成を工程順に示している。
【００３６】
まず、図２（ａ）に示すようにシリコンからなる半導体基板１０に既知の方法を用いて素子分離領域１１に囲まれたＰ型の活性領域１２を形成した後、形成した活性領域１２の上にゲート絶縁膜２１Ａ及びシリコンからなるゲート電極膜２２Ａを有する第１のゲート構造２３Ａと、ゲート絶縁膜２１Ｂ及びシリコンからなるゲート電極膜２２Ｂを有する第２のゲート構造２３Ｂとを形成する。続いて、第１のゲート構造２３Ａの両側面上に、オフセットスペーサ２４Ａを形成すると共に、第２のゲート構造２３Ｂの両側面上にオフセットスペーサ２４Ｂを形成する。オフセットスペーサ２４Ａ及びオフセットスペーサ２４Ｂは、例えば厚さが１０ｎｍのシリコン酸化膜からなる。オフセットスペーサ２４Ａ及びオフセットスペーサ２４Ｂは、基板１０の上に第１のゲート構造２３Ａ及び第２のゲート構造２３Ｂを覆うシリコン酸化膜からなるオフセットスペーサ形成膜を化学気相堆積（ＣＶＤ）法により堆積した後、堆積したオフセットスペーサ形成膜をエッチバックすることにより形成すればよい。エッチバックの際には、オフセットスペーサ２４Ａの上端面が第１のゲート構造２３Ａの上面よりも１０ｎｍ以上低くなるようにし、オフセットスペーサ２４Ｂの上端面が第２のゲート構造２３Ｂの上面よりも１０ｎｍ以上低くなるようにする。
【００３７】
次に、図２（ｂ）に示すようにオフセットスペーサ２４Ａが側面上に形成された第１のゲート構造２３Ａをマスクとして、活性領域１２にＮ型不純物イオンの注入を行う。これにより、活性領域１２における第１のゲート構造２３Ａの両側方の部分に低濃度のエクステンション領域であるＮ型の浅いソースドレイン領域３５Ａが形成される。第１のゲート構造２３Ａの側面上にオフセットスペーサ２４Ａが形成されているため、浅いソースドレイン領域３５Ａにドーピングされた不純物イオンは、活性領域１２における第１のゲート構造２３Ａの下側の部分に熱拡散しにくくなる。その結果、ゲート電極膜２２Ａ、ゲート絶縁膜２１Ａ及び浅いソースドレイン領域３５Ａによって生じるゲートドレインキャパシタンスを顕著に低減できる。
【００３８】
次に、図２（ｃ）に示すように半導体基板１０上にＣＶＤ法によりシリコン窒化膜を堆積した後、エッチバックすることにより、第１のゲート構造２３Ａの側面上にサイドウォール２５Ａを形成し、第２のゲート構造２３Ｂの側面上にサイドウォール２５Ｂを形成する。これにより、ゲート電極膜２２Ａの側面上に形成されているオフセットスペーサ２４Ａの上端面及び側面はサイドウォール２５Ａで覆われ、ゲート電極膜２２Ｂの側面上に形成されているオフセットスペーサ２４Ｂの上端面及び側面はサイドウォール２５Ｂで覆われる。
【００３９】
続いて、サイドウォール２５Ａが形成された第１のゲート構造２３Ａをマスクとして、活性領域１２にＮ型不純物イオンの注入を行う。これにより、浅いソースドレイン領域３５Ａよりも深い位置にＮ型の深いソースドレイン領域３６Ａが形成される。その後、基板１０に対して、窒素雰囲気において１０７５℃の温度でスパイクＲＴＡ処理を行い、ソースドレイン領域３４Ａ、ゲート電極膜２２Ａ及びゲート電極膜２２Ｂに注入された不純物の活性化を行う。
【００４０】
次に、図２（ｄ）に示すように公知の方法により、ゲート電極膜２２Ａ、ゲート電極膜２２Ｂ及びソースドレイン領域３４Ａの上部をシリサイド化し、シリサイド層３０Ａ、シリサイド層３０Ｂ及びシリサイド層３１Ａをそれぞれ形成する。
【００４１】
次に、図２（ｅ）に示すようにＣＶＤ法により、ＳｉＯ2等からなる層間絶縁膜２６を堆積し、化学機械的研磨（ＣＭＰ）法を用いて層間絶縁膜２６の表面を平坦化する。続いて、レジストパターン（図示せず）を形成した後、形成したレジストパターンをマスクとして層間絶縁膜２６をドライエッチングにより選択的にエッチングして、ゲート電極膜２２Ｂ上に形成されたシリサイド層３０Ｂの一部及びソースドレイン領域３４Ａ上に形成されたシリサイド層３１Ａの一部を露出するコンタクトホールを形成する。
【００４２】
続いて、ゲート電極膜２２Ｂ上のシリサイド層３０Ｂ及びソースドレイン領域３４Ａ上のシリサイド層３１Ａのコンタクトホールから露出した部分に形成された自然酸化膜をウェット処理により除去した後、コンタクトホールを埋めるようにＣＶＤ法を用いてタングステン等の金属膜を堆積し、堆積した金属膜をＣＭＰ法により平坦化してシェアードコンタクトプラグ４２を形成する。これにより、シェアードコンタクトプラグ４２は、シリサイド層３１Ａを介してソースドレイン領域３４Ａと電気的に接続されると共に、シリサイド層３０Ｂを介してゲート電極膜２２Ｂと電気的に接続される。
【００４３】
本実施形態の半導体装置の製造方法においては、オフセットスペーサ２４Ｂの上端面を第２のゲート構造２３Ｂの上面よりも低い位置に形成する。これにより、オフセットスペーサ２４Ｂの上端面をサイドウォール２５Ｂが覆うため、コンタクトホールを形成する際及び自然酸化膜を除去する際に、オフセットスペーサ２４Ｂがエッチングされスリットが形成されることがない。その結果、接合リーク電流が発生することがない半導体装置を実現できる。
【００４４】
本実施形態においては、ゲート電極膜２２Ａ、ゲート電極膜２２Ｂ及びソースドレイン領域３４Ａの上にシリサイド層３０Ａ、シリサイド層３０Ｂ及び３１Ａがそれぞれ形成された構成について説明したが、必ずしもシリサイド層を設ける必要はない。この場合、ゲート電極膜２２Ｂの一部及びソースドレイン領域３４Ａの一部を露出するコンタクトホールを形成し、コンタクトホール内に金属膜を埋め込んで平坦化することによりシェアードコンタクトプラグを形成すればよい。
【００４５】
（第１の実施形態の一変形例）
以下に、第１の実施形態の一変形例について図面を参照して説明する。図３は本変形例に係る半導体装置の断面構成を示している。図３において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。図３に示すように本変形例の半導体装置は、サイドウォール２５Ａが形成された第１のゲート構造２３Ａ及びサイドウォール２５Ｂが形成された第２のゲート構造２３Ｂを覆うライナ窒化膜２７を備えていることを特徴とする。
【００４６】
図４（ａ）〜（ｅ）は第１の実施形態の一変形例に係る半導体装置の製造方法の各工程における断面構成を工程順に示している。図４において図２と同一の構成要素には同一の符号を附すことにより説明を省略する。また、図４（ａ）〜（ｃ）は図２（ａ）〜（ｃ）と同一の工程であるため説明を省略する。
【００４７】
図４（ｄ）に示すように公知の方法により、ゲート電極膜２２Ａ、ゲート電極膜２２Ｂ及びソースドレイン領域３４Ａの表面にシリサイド層３０Ａ、シリサイド層３０Ｂ及びシリサイド層３１Ａをそれぞれ形成した後、基板１０の上にゲート電極膜２２Ａ、ゲート電極膜２２Ｂ、サイドウォール２５Ａ及びサイドウォール２５Ｂを覆うようにライナ窒化膜２７をＣＶＤ法を用いて形成する。続いて、ライナ窒化膜２７の上に層間絶縁膜２６を形成した後、層間絶縁膜２６の上にレジストパターン（図示せず）を形成する。形成したレジストパターンをマスクとして、層間絶縁膜２６をドライエッチングにより選択的にエッチングすることにより、ライナ窒化膜２７におけるゲート電極膜２２Ｂの一部及びソースドレイン領域３４Ａの一部の上側に形成された部分を露出する。
【００４８】
次に、図４（ｅ）に示すように、ライナ窒化膜２７の露出部分をエッチングすることにより、ゲート電極膜２２Ｂ上に形成されたシリサイド層３０Ｂの一部及びソースドレイン領域３４Ａ上に形成されたシリサイド層３１Ａの一部を露出するコンタクトホールを形成する。続いて、ゲート電極膜２２Ｂ上のシリサイド層３０Ｂ及びソースドレイン領域３４Ａ上のシリサイド層３１Ａにおけるコンタクトホール内の露出した部分に形成された自然酸化膜をウェット処理により除去する。この後、コンタクトホール内にＣＶＤ法を用いて金属膜を堆積し、堆積した金属膜をＣＭＰにより平坦化してシェアードコンタクトプラグ４２を形成する。
【００４９】
ライナ窒化膜２７をエッチングする際には、エッチング時間を適切に制御することにより、サイドウォール２５Ｂにおけるオフセットスペーサ２４Ｂの上端面を覆う部分を残すようにする。これにより、ウェット処理の際にオフセットスペーサ２４Ｂがエッチングされることがなく、接合リーク電流が発生することを防止できる。
【００５０】
（第２の実施形態）
以下に、第２の実施形態の一変形例について図面を参照して説明する。図５は第２の実施形態に係る半導体装置の断面構成を示している。図５において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。図５に示すように第２の実施形態の半導体装置は、サイドウォールが、シリコン窒化膜とシリコン酸化膜との積層構造を有していることを特徴とする。
【００５１】
図６（ａ）〜（ｅ）は第２の実施形態に係る半導体装置の製造方法の各工程における断面構成を工程順に示している。図６において図２と同一の構成要素には同一の符号を附すことにより説明を省略する。また、図６（ａ）及び（ｂ）は図２（ａ）及び（ｂ）と同一の工程であるため説明を省略する。
【００５２】
図６（ｃ）に示すように、基板１０の上にオフセットスペーサ２４Ａが形成された第１のゲート構造２３Ａ及びオフセットスペーサ２４Ｂが形成された第２のゲート構造２３Ｂを覆うようにシリコン窒化膜及びシリコン酸化膜をＣＶＤ法により順次堆積する。続いて、堆積したシリコン窒化膜及びシリコン酸化膜をエッチバックすることにより第１のゲート構造２３Ａの側面上にシリコン窒化膜２８Ａ及びシリコン酸化膜２９Ａからなるサイドウォール２５Ａを形成すると共に、第２のゲート構造２３Ｂの側面上にシリコン窒化膜２８Ｂ及びシリコン酸化膜２９Ｂからなるサイドウォール２５Ｂを形成する。この後、サイドウォール２５Ａが形成された第１のゲート構造２３Ａをマスクとして、活性領域１２にＮ型不純物イオンの注入を行う。これにより、Ｎ型の深いソースドレイン領域３６Ａが形成される。その後、基板１０に対して、窒素雰囲気で１０７５℃の温度でスパイクＲＴＡ処理を行い、ソースドレイン領域３４Ａ、ゲート電極膜２２Ａ及びゲート電極膜２２Ｂに注入された不純物の活性化を行う。
【００５３】
次に、図６（ｄ）に示すように公知の方法により、ゲート電極膜２２Ａ、ゲート電極膜２２Ｂ及びソースドレイン領域３４Ａの上部をシリサイド化して、シリサイド層３０Ａ、シリサイド層３０Ｂ及びシリサイド層３１Ａをそれぞれ形成する。
【００５４】
次に、図６（ｅ）に示すようにＣＶＤ法により、層間絶縁膜２６を堆積し、ＣＭＰ法を用いて層間絶縁膜２６の表面を平坦化する。続いて、レジストパターン（図示せず）を形成した後、層間絶縁膜２６をドライエッチングにより選択的にエッチングする。これにより、ゲート電極膜２２Ｂ上に形成されているシリサイド層３０Ｂの一部及びソースドレイン領域３４Ａ上に形成されているシリサイド層３１Ａの一部を露出するコンタクトホールを形成する。続いて、ゲート電極膜２２Ｂ上のシリサイド層３０Ｂ及びソースドレイン領域３４Ａ上のシリサイド層３１Ａにおけるコンタクトホール内の露出した部分に形成された自然酸化膜をウェット処理により除去する。この後、コンタクトホール内にＣＶＤ法を用いて金属膜を堆積し、堆積した金属膜をＣＭＰ法により平坦化してシェアードコンタクトプラグ４２を形成する。
【００５５】
本実施形態の半導体装置の製造方法においては、サイドウォール２５Ｂにおけるシリコン酸化膜２９Ｂからなる部分は、コンタクトホールを形成する際にエッチングされるため、シェアードコンタクトプラグ４２の面積を大きくすることができる。一方、シリコン窒化膜２８Ｂからなる部分が、オフセットスペーサ２４Ｂの上端面及び側面を覆っているため、コンタクトホールを形成する際及び自然酸化膜を除去する際にオフセットスペーサ２４Ｂがエッチングされることを防止することができる。
【００５６】
シリコン窒化膜２８Ｂは、浅いソースドレイン領域３５Ａの上を覆うように断面Ｌ字状に形成することが好ましい。これにより、浅いソースドレイン領域３５Ａとシェアードコンタクトプラグ４２とが接することを防止できる。
【００５７】
本実施形態は、エッチングストッパとなるライナ窒化膜がない場合について説明したが、第１の実施形態の一変形例と同様にライナ窒化膜が形成されている場合にも適用することができる。
【００５８】
第１の実施形態、第２の実施形態及びその変形例においては、ゲート電極膜２２Ａ、ゲート電極膜２２Ｂ及びソースドレイン領域３４Ａの上にシリサイド層３０Ａ、シリサイド層３０Ｂ及び３１Ａがそれぞれ形成された構成について説明したが、必ずしもシリサイド層を設ける必要はない。この場合、ゲート電極膜２２Ｂの一部及びソースドレイン領域３４Ａの一部を露出するコンタクトホールを形成し、コンタクトホール内に金属膜を埋め込んで平坦化することによりシェアードコンタクトプラグを形成すればよい。
【産業上の利用可能性】
【００５９】
本発明に係る半導体装置は、エクステンション領域がゲート電極の下側に広がることがなく且つシェアードコンタクトを形成する際に接合リーク電流が発生するおそれがない半導体装置を実現でき、オフセットスペーサを有するゲート電極を備えた半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の第１の実施形態の一変形例に係る半導体装置を示す断面図である。
【図４】本発明の第１の実施形態の一変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図６】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】従来例に係る半導体装置の問題点を説明するための断面図である。
【符号の説明】
【００６１】
１０ 基板
１１ 素子分離領域
１２ 活性領域
２１Ａ ゲート絶縁膜
２１Ｂ ゲート絶縁膜
２２Ａ ゲート電極膜
２２Ｂ ゲート電極膜
２３Ａ 第１のゲート構造
２３Ｂ 第２のゲート構造
２４Ａ オフセットスペーサ
２４Ｂ オフセットスペーサ
２５Ａ サイドウォール
２５Ｂ サイドウォール
２６ 層間絶縁膜
２７ ライナ窒化膜
２８Ａ シリコン窒化膜
２８Ｂ シリコン窒化膜
２９Ａ シリコン酸化膜
２９Ｂ シリコン酸化膜
３０Ａ シリサイド層
３０Ｂ シリサイド層
３１Ａ シリサイド層
３４Ａ ソースドレイン領域
３５Ａ 浅いソースドレイン領域
３６Ａ 深いソースドレイン領域
４１ コンタクトプラグ
４２ シェアードコンタクトプラグ
５１Ａ 第１のトランジスタ
５１Ｂ 第２のトランジスタ
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、オフセットスペーサを有するゲート電極を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の高密度化に伴い、トランジスタ構造の微細化が進んでいる。微細化が進むにつれショートチャネル効果によるトランジスタ特性の劣化が問題となっている。また、低濃度のエクステンション領域を形成する際に注入したイオンがゲート電極の下側に拡散しやすくなるという問題もある。ゲート電極の下側にイオンが拡散すると、ゲート電極とゲート絶縁膜とエクステンション領域とによってゲートドレインキャパシタンスが形成され、トランジスタの動作速度特性が劣化してしまう。
【０００３】
このようなトランジスタ特性の劣化を防ぐため、エクステンション領域を形成するイオン注入の前に、ゲート電極の側面に二酸化シリコンからなる板状のオフセットスペーサを形成する方法が知られている。オフセットスペーサの形成後にイオン注入を行うことにより、エクステンション領域がゲート電極の下側に大きく拡散して、ゲートドレインキャパシタンスが形成されることを防止できる（例えば、特許文献１を参照。）。
【特許文献１】特許第３５１３４１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の半導体装置は、例えばスタティックラム（ＳＲＡＭ）のシェアードコンタクトを形成する際に、オフセットスペーサがエッチングされ、接合リーク電流が発生しやすくなるという問題がある。
【０００５】
例えば、ＳＲＡＭにおいては図７に示すような、一のトランジスタのソースドレイン領域１１９及び隣接するトランジスタのゲート電極１１２の両方と電気的に接続されたシェアードコンタクト１２３を形成する場合がある。シェアードコンタクト１２３は、ゲート電極１１２を覆う層間絶縁膜１２１をエッチングしてゲート電極１１２の上部に形成されたシリサイド層１１２ａの一部及びソースドレイン領域１１９の上部に形成されたシリサイド層１１９ａの一部を露出するコンタクトホールを形成し、形成したコンタクトホールに導電性材料を埋め込むことにより形成する。しかし、オフセットスペーサ１１４と層間絶縁膜１２１とは、酸化シリコンにより形成されているため、コンタクトホールを形成する際にオフセットスペーサ１１４がエッチングされスリット１２３ａが生じるおそれがある。
【０００６】
また、コンタクトホールに導電性材料を埋め込む際に、ゲート電極１１２及びソースドレイン領域１１９の表面から表面酸化膜を除去する必要があるが、この工程においてもオフセットスペーサ１１４がエッチングされスリット１２３ａが発生する原因となる。従って、ゲート電極１１２を覆うライナ窒化膜が設けられているような場合にも、スリット１２３ａが発生するおそれがある。
【０００７】
スリット１２３ａが発生すると、接合リーク電流が発生する原因となりトランジスタの電気的特性を大きく劣化する。
【０００８】
本発明は前記従来の問題を解決し、エクステンション領域がゲート電極の下側に広がることがなく且つシェアードコンタクトを形成する際に接合リーク電流が発生するおそれがない半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するため、本発明は半導体装置を、ゲート構造よりも高さが低いオフセットスペーサを備える構成とする。
【００１０】
具体的に、本発明に係る半導体装置は、半導体基板における素子分離領域に囲まれた部分に形成された活性領域と、活性領域の上に形成されたゲート絶縁膜及び第１のゲート電極膜を有する第１のゲート構造と、第１のゲート構造の側面上に形成され、第１のゲート構造よりも高さが低い第１のオフセットスペーサと、第１のゲート構造の側面上に、第１のオフセットスペーサの側面及び上端面を覆うように形成された第１のサイドウォールと、活性領域における第１のゲート構造の両側方の領域にそれぞれ形成された第１のソースドレイン領域と、活性領域における第１のゲート構造の両側方の領域の第１のソースドレイン領域と比べて第１のゲート構造から離れた位置で且つ第１のソースドレイン領域よりも深い位置にそれぞれ形成された第２のソースドレイン領域とを備えていることを特徴とする。
【００１１】
本発明の半導体装置は、第１のゲート構造の側面上に形成され、第１のゲート構造よりも高さが低い第１のオフセットスペーサと、第１のゲート構造の側面上に、第１のオフセットスペーサの側面及び上端面を覆うように形成された第１のサイドウォールとを備えているため、シェアードコンタクトを形成するコンタクトホールをエッチングする際にオフセットスペーサがエッチングされるおそれがない。また、コンタクトホール内の自然酸化膜を除去する際にオフセットスペーサがエッチングされるおそれがない。従って、ゲート構造とサイドウォールとの間に導電性のスリットが形成され、接合リーク電流が発生することを防止できるので、信頼性が高い半導体装置を実現することができる。
【００１２】
本発明の半導体装置において、第１のオフセットスペーサは、シリコン酸化膜からなり、第１のサイドウォールは、シリコン窒化膜からなることが好ましい。
【００１３】
本発明の半導体装置は、半導体基板の上における第２のソースドレイン領域を挟んで第１のゲート構造と反対側に形成され、少なくとも第２のゲート電極膜を有する第２のゲート構造と、第２のゲート構造の側面上に形成され、第２のゲート構造よりも高さが低い第２のオフセットスペーサと、第２のゲート構造の側面上に、第２のオフセットスペーサの側面及び上端面を覆うように形成された第２のサイドウォールと、半導体基板の上に第１のゲート構造及び第２のゲート構造を覆うように形成された層間絶縁膜と、層間絶縁膜における第２のゲート構造の上側の一部と、第２のサイドウォールの上側の一部と、第２のソースドレイン領域の上側の一部とに跨る領域に、層間絶縁膜を貫通して形成された開口部と、開口部に埋め込まれた導電性材料からなり、第２のソースドレイン領域及び第２のゲート電極膜と電気的に接続されたシェアードコンタクトプラグとをさらに備えていることが好ましい。このような構成とすることにより、ゲートドレインキャパシタの影響が小さく且つシェアードコンタクトプラグを備えた半導体装置を実現できる。
【００１４】
本発明の半導体装置において、第２のオフセットスペーサは、シリコン酸化膜からなり、第２のサイドウォールは、シリコン窒化膜からなることが好ましい。
【００１５】
本発明の半導体装置において、第２のオフセットスペーサは、シリコン酸化膜からなり、第２のサイドウォールは、第２のゲート構造の側面上に第２のオフセットスペーサの側面及び上端面を覆うように形成されたシリコン窒化膜と、シリコン窒化膜の側面上に形成されたシリコン酸化膜とを有していることが好ましい。この場合において、シリコン窒化膜は半導体基板の上面の一部を覆う断面Ｌ字状に形成されていることが好ましい。このような構成とすることによりシェアードコンタクトの幅を広くすることが可能となる。
【００１６】
本発明の半導体装置は、第２のゲート電極の上に形成された第１のシリサイド層と、第２のソースドレイン領域の上に形成された第２のシリサイド層とをさらに備え、シェアードコンタクトプラグは、第１のシリサイド層及び第２のシリサイド層と電気的に接続されていることが好ましい。
【００１７】
本発明に係る半導体装置の製造方法は、半導体基板に活性領域を囲む素子分離領域を形成する工程（ａ）と、活性領域の上にゲート絶縁膜及び第１のゲート電極膜を有する第１のゲート構造を形成する工程（ｂ）と、第１のゲート構造の側面上に第１のゲート構造よりも高さが低い第１のオフセットスペーサを形成する工程（ｃ）と、第１のオフセットスペーサが形成された第１のゲート構造をマスクとしてイオン注入処理を行うことにより、活性領域における第１のゲート構造の両側方の領域に第１のソースドレイン領域を形成する工程（ｄ）と、工程（ｄ）よりも後に、第１のゲート構造の側面上に、第１のオフセットスペーサの側面及び上端面を覆うように第１のサイドウォールを形成する工程（ｅ）とを備えていることを特徴とする。
【００１８】
本発明の半導体装置の製造方法によれば、第１のゲート構造の側面上に第１のゲート構造よりも高さが低い第１のオフセットスペーサを形成する工程と、第１のゲート構造の側面上に、第１のオフセットスペーサの側面及び上端面を覆うように第１のサイドウォールを形成する工程とを備えているため、シェアードコンタクトを形成する際にオフセットスペーサがエッチングされるおそれがない。従って、ゲート構造とサイドウォールとの間に導電性のスリットが形成されることがなく、接合リーク電流が発生するおそれがない半導体装置を製造することができる。
【００１９】
本発明の半導体装置の製造方法において、工程（ｂ）は、半導体基板の上における第２のソースドレイン領域を挟んで第１のゲート構造と反対側に、少なくとも第２のゲート電極膜を有する第２のゲート構造を形成する工程を含み、工程（ｃ）は、第２のゲート構造の側面上に第２のゲート構造よりも高さが低い第２のオフセットスペーサを形成する工程を含み、工程（ｅ）は、第２のゲート構造の側面上に第２のオフセットスペーサの側面及び上端面を覆うように第２のサイドウォールを形成する工程を含んでいることが好ましい。
【００２０】
本発明の半導体装置の製造方法における工程（ｃ）において、第１のオフセットスペーサ及び第２のオフセットスペーサは、半導体基板の上に第１のゲート構造及び第２のゲート構造を覆うオフセットスペーサ形成膜を形成した後、形成したオフセットスペーサ形成膜を第１のゲート構造の側面及び第２のゲート構造の側面の上部が露出するまでエッチバックして形成することが好ましい。
【００２１】
本発明の半導体装置の製造方法における工程（ｃ）において、第１のオフセットスペーサの高さは、第１のゲート構造の高さよりも１０ｎｍ以上低くし、第２のオフセットスペーサの高さは、第２のゲート構造の高さよりも１０ｎｍ以上低くすることが好ましい。
【００２２】
本発明の半導体装置の製造方法における工程（ｅ）において、第１のサイドウォール及び第２のサイドウォールは、半導体基板の上に窒化膜及び酸化膜を順次形成した後、形成した窒化膜及び酸化膜を順次エッチングして形成することが好ましい。
【００２３】
本発明の半導体装置の製造方法は、工程（ｄ）において、窒化膜は半導体基板の上面の一部を覆う断面Ｌ字状に形成することが好ましい。
【００２４】
本発明の半導体装置の製造方法は、第１のサイドウォールが形成された第１のゲート構造をマスクとして活性領域にイオン注入を行うことにより、活性領域における第１のサイドウォールの両側方の領域に第２のソースドレイン領域を形成する工程（ｆ）と、工程（ｆ）よりも後に、半導体基板の上に第１のゲート構造及び第２のゲート構造を覆う層間絶縁膜を形成する工程（ｇ）と、層間絶縁膜における第２のゲート構造の上側の一部と、第２のサイドウォールの上側の一部と、第２のソースドレイン領域の上側の一部とに跨る領域に、層間絶縁膜を貫通するコンタクトホールを形成する工程（ｈ）と、コンタクトホールに導電性材料を埋め込むことにより第２のソースドレイン領域及び第２のゲート電極膜の両方と電気的に接続されたシェアードコンタクトプラグを形成する工程（ｉ）とをさらに備えていることが好ましい。
【発明の効果】
【００２５】
本発明に係る半導体装置及びその製造方法によれば、エクステンション領域がゲート電極の下側に広がることがなく且つシェアードコンタクトを形成する際に接合リーク電流が発生するおそれがない半導体装置を実現できる。
【発明を実施するための最良の形態】
【００２６】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１（ａ）及び（ｂ）は第１の実施形態に係る半導体装置であり、（ａ）は平面構成を示し、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面構成を示している。
【００２７】
図１に示すように、半導体基板１０の素子分離領域１１に囲まれたＰ型の活性領域１２に複数のトランジスタが形成されている。図１においては、Ｎ型ＭＩＳ（metal-insulator-semiconductor）トランジスタである第１のトランジスタ５１Ａと第２のトランジスタ５１Ｂとを示している。
【００２８】
各トランジスタの構造を第１のトランジスタ５１Ａを例に説明する。第１のトランジスタ５１Ａは、活性領域１２の上に形成され、ゲート絶縁膜２１Ａ及びシリコンからなるゲート電極膜２２Ａを有する第１のゲート構造２３Ａと、活性領域１２における第１のゲート構造２３Ａの両側方の領域に形成され、エクステンション領域である浅いソースドレイン領域３５Ａ及び深いソースドレイン領域３６ＡからなるＮ型のソースドレイン領域３４Ａとを有している。ゲート電極膜２２Ａの上部及び深いソースドレイン領域３６Ａの上部には、シリサイド層３０Ａ及びシリサイド層３１Ａが形成されている。
【００２９】
第１のゲート構造２３Ａの両側面上にはシリコン酸化膜（ＳｉＯ2）からなるオフセットスペーサ２４Ａ及びシリコン窒化膜からなるサイドウォール２５Ａが順次形成されている。オフセットスペーサ２４Ａは、第１のゲート構造２３Ａよりも高さが低く、サイドウォール２５Ａは、オフセットスペーサ２４Ａの側面及び上端面並びに第１のゲート構造２３Ａの側面を覆うように形成されている。
【００３０】
ソースドレイン領域３４Ａは、浅いソースドレイン領域３５Ａと深いソースドレイン領域３６Ａとからなる。後で述べるようにオフセットスペーサ２４Ａをマスクとしてイオン注入を行うことにより浅いソースドレイン領域３５Ａを形成するため、浅いソースドレイン領域３５Ａが第１のゲート構造２３Ａの下側に拡散しにくい。このため、第１のゲート構造２３Ａと浅いソースドレイン領域３５Ａとによって形成されるゲートドレインキャパシタンスの大きさを低減することができる。
【００３１】
活性領域１２の上には、第２のトランジスタ５１Ｂのゲート構造であるゲート絶縁膜２１Ｂ及びシリコンからなるゲート電極膜２２Ｂを有する第２のゲート構造２３Ｂが、深いソースドレイン領域３６Ａを挟んで第１のゲート構造２３Ａと反対側に形成されている。第２のゲート構造２３Ｂの両側面上には、シリコン酸化膜からなるオフセットスペーサ２４Ｂ及びシリコン窒化膜からなるサイドウォール２５Ｂが順次形成されている。オフセットスペーサ２４Ｂの高さは第２のゲート構造２３Ｂの高さよりも低く、オフセットスペーサ２４Ｂの上端面はサイドウォール２５Ｂに覆われている。また、第２のゲート構造２３Ｂのゲート電極膜２２Ｂの上部にはシリサイド層３０Ｂが形成されている。
【００３２】
なお、第２のゲート構造２３Ｂは、必ずしも活性領域１２上に形成する必要はなく、素子分離領域１１上に一部又は全部が位置するように形成してもよい。素子分離領域１１上に第２のゲート構造２３Ｂを配置した場合、素子分離領域１１とゲート電極膜２２Ｂとの間にゲート絶縁膜２１Ｂを必ずしも形成する必要はない。
【００３３】
第１のゲート構造２３Ａ及び第２のゲート構造２３Ｂが形成された基板１０の上には、第１のゲート構造２３Ａ及び第２のゲート構造２３Ｂを覆う層間絶縁膜２６が形成されている。層間絶縁膜２６を貫通して、深いソースドレイン領域３６Ａの一方と電気的に接続されたコンタクトプラグ４１と、深いソースドレイン領域３６Ａの他方及びゲート電極膜２２Ｂと電気的に接続されたシェアードコンタクトプラグ４２が形成されている。シェアードコンタクトプラグ４２は、深いソースドレイン領域３６Ａ上に形成されているシリサイド層３１Ａの一部及び第２のゲート構造２３Ｂ上に形成されているシリサイド層３０Ｂの一部を露出するように層間絶縁膜２６に形成されたシェアードコンタクトプラグ用のコンタクトホールに充填されたタングステン等の導電性材料からなる。
【００３４】
従来の半導体装置においては、層間絶縁膜２６をエッチングしてシェアードコンタクトプラグ用のコンタクトホールを形成する際に、シリコン酸化膜からなるオフセットスペーサ２４Ｂがエッチングされてしまうおそれがあった。しかし、本実施形態の半導体装置は、オフセットスペーサ２４Ｂの上端面がサイドウォール２５Ｂに覆われているため、コンタクトホールを形成する際にオフセットスペーサ２４Ｂがエッチングされるおそれがない。また、コンタクトホール内の自然酸化膜を除去する際にもオフセットスペーサ２４Ｂがエッチングされるおそれがない。
【００３５】
以下に、第１の実施形態に係る半導体装置の製造方法について図面を参照して説明する。図２（ａ）〜（ｅ）は本実施形態に係る半導体装置の各製造工程における断面構成を工程順に示している。
【００３６】
まず、図２（ａ）に示すようにシリコンからなる半導体基板１０に既知の方法を用いて素子分離領域１１に囲まれたＰ型の活性領域１２を形成した後、形成した活性領域１２の上にゲート絶縁膜２１Ａ及びシリコンからなるゲート電極膜２２Ａを有する第１のゲート構造２３Ａと、ゲート絶縁膜２１Ｂ及びシリコンからなるゲート電極膜２２Ｂを有する第２のゲート構造２３Ｂとを形成する。続いて、第１のゲート構造２３Ａの両側面上に、オフセットスペーサ２４Ａを形成すると共に、第２のゲート構造２３Ｂの両側面上にオフセットスペーサ２４Ｂを形成する。オフセットスペーサ２４Ａ及びオフセットスペーサ２４Ｂは、例えば厚さが１０ｎｍのシリコン酸化膜からなる。オフセットスペーサ２４Ａ及びオフセットスペーサ２４Ｂは、基板１０の上に第１のゲート構造２３Ａ及び第２のゲート構造２３Ｂを覆うシリコン酸化膜からなるオフセットスペーサ形成膜を化学気相堆積（ＣＶＤ）法により堆積した後、堆積したオフセットスペーサ形成膜をエッチバックすることにより形成すればよい。エッチバックの際には、オフセットスペーサ２４Ａの上端面が第１のゲート構造２３Ａの上面よりも１０ｎｍ以上低くなるようにし、オフセットスペーサ２４Ｂの上端面が第２のゲート構造２３Ｂの上面よりも１０ｎｍ以上低くなるようにする。
【００３７】
次に、図２（ｂ）に示すようにオフセットスペーサ２４Ａが側面上に形成された第１のゲート構造２３Ａをマスクとして、活性領域１２にＮ型不純物イオンの注入を行う。これにより、活性領域１２における第１のゲート構造２３Ａの両側方の部分に低濃度のエクステンション領域であるＮ型の浅いソースドレイン領域３５Ａが形成される。第１のゲート構造２３Ａの側面上にオフセットスペーサ２４Ａが形成されているため、浅いソースドレイン領域３５Ａにドーピングされた不純物イオンは、活性領域１２における第１のゲート構造２３Ａの下側の部分に熱拡散しにくくなる。その結果、ゲート電極膜２２Ａ、ゲート絶縁膜２１Ａ及び浅いソースドレイン領域３５Ａによって生じるゲートドレインキャパシタンスを顕著に低減できる。
【００３８】
次に、図２（ｃ）に示すように半導体基板１０上にＣＶＤ法によりシリコン窒化膜を堆積した後、エッチバックすることにより、第１のゲート構造２３Ａの側面上にサイドウォール２５Ａを形成し、第２のゲート構造２３Ｂの側面上にサイドウォール２５Ｂを形成する。これにより、ゲート電極膜２２Ａの側面上に形成されているオフセットスペーサ２４Ａの上端面及び側面はサイドウォール２５Ａで覆われ、ゲート電極膜２２Ｂの側面上に形成されているオフセットスペーサ２４Ｂの上端面及び側面はサイドウォール２５Ｂで覆われる。
【００３９】
続いて、サイドウォール２５Ａが形成された第１のゲート構造２３Ａをマスクとして、活性領域１２にＮ型不純物イオンの注入を行う。これにより、浅いソースドレイン領域３５Ａよりも深い位置にＮ型の深いソースドレイン領域３６Ａが形成される。その後、基板１０に対して、窒素雰囲気において１０７５℃の温度でスパイクＲＴＡ処理を行い、ソースドレイン領域３４Ａ、ゲート電極膜２２Ａ及びゲート電極膜２２Ｂに注入された不純物の活性化を行う。
【００４０】
次に、図２（ｄ）に示すように公知の方法により、ゲート電極膜２２Ａ、ゲート電極膜２２Ｂ及びソースドレイン領域３４Ａの上部をシリサイド化し、シリサイド層３０Ａ、シリサイド層３０Ｂ及びシリサイド層３１Ａをそれぞれ形成する。
【００４１】
次に、図２（ｅ）に示すようにＣＶＤ法により、ＳｉＯ2等からなる層間絶縁膜２６を堆積し、化学機械的研磨（ＣＭＰ）法を用いて層間絶縁膜２６の表面を平坦化する。続いて、レジストパターン（図示せず）を形成した後、形成したレジストパターンをマスクとして層間絶縁膜２６をドライエッチングにより選択的にエッチングして、ゲート電極膜２２Ｂ上に形成されたシリサイド層３０Ｂの一部及びソースドレイン領域３４Ａ上に形成されたシリサイド層３１Ａの一部を露出するコンタクトホールを形成する。
【００４２】
続いて、ゲート電極膜２２Ｂ上のシリサイド層３０Ｂ及びソースドレイン領域３４Ａ上のシリサイド層３１Ａのコンタクトホールから露出した部分に形成された自然酸化膜をウェット処理により除去した後、コンタクトホールを埋めるようにＣＶＤ法を用いてタングステン等の金属膜を堆積し、堆積した金属膜をＣＭＰ法により平坦化してシェアードコンタクトプラグ４２を形成する。これにより、シェアードコンタクトプラグ４２は、シリサイド層３１Ａを介してソースドレイン領域３４Ａと電気的に接続されると共に、シリサイド層３０Ｂを介してゲート電極膜２２Ｂと電気的に接続される。
【００４３】
本実施形態の半導体装置の製造方法においては、オフセットスペーサ２４Ｂの上端面を第２のゲート構造２３Ｂの上面よりも低い位置に形成する。これにより、オフセットスペーサ２４Ｂの上端面をサイドウォール２５Ｂが覆うため、コンタクトホールを形成する際及び自然酸化膜を除去する際に、オフセットスペーサ２４Ｂがエッチングされスリットが形成されることがない。その結果、接合リーク電流が発生することがない半導体装置を実現できる。
【００４４】
本実施形態においては、ゲート電極膜２２Ａ、ゲート電極膜２２Ｂ及びソースドレイン領域３４Ａの上にシリサイド層３０Ａ、シリサイド層３０Ｂ及び３１Ａがそれぞれ形成された構成について説明したが、必ずしもシリサイド層を設ける必要はない。この場合、ゲート電極膜２２Ｂの一部及びソースドレイン領域３４Ａの一部を露出するコンタクトホールを形成し、コンタクトホール内に金属膜を埋め込んで平坦化することによりシェアードコンタクトプラグを形成すればよい。
【００４５】
（第１の実施形態の一変形例）
以下に、第１の実施形態の一変形例について図面を参照して説明する。図３は本変形例に係る半導体装置の断面構成を示している。図３において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。図３に示すように本変形例の半導体装置は、サイドウォール２５Ａが形成された第１のゲート構造２３Ａ及びサイドウォール２５Ｂが形成された第２のゲート構造２３Ｂを覆うライナ窒化膜２７を備えていることを特徴とする。
【００４６】
図４（ａ）〜（ｅ）は第１の実施形態の一変形例に係る半導体装置の製造方法の各工程における断面構成を工程順に示している。図４において図２と同一の構成要素には同一の符号を附すことにより説明を省略する。また、図４（ａ）〜（ｃ）は図２（ａ）〜（ｃ）と同一の工程であるため説明を省略する。
【００４７】
図４（ｄ）に示すように公知の方法により、ゲート電極膜２２Ａ、ゲート電極膜２２Ｂ及びソースドレイン領域３４Ａの表面にシリサイド層３０Ａ、シリサイド層３０Ｂ及びシリサイド層３１Ａをそれぞれ形成した後、基板１０の上にゲート電極膜２２Ａ、ゲート電極膜２２Ｂ、サイドウォール２５Ａ及びサイドウォール２５Ｂを覆うようにライナ窒化膜２７をＣＶＤ法を用いて形成する。続いて、ライナ窒化膜２７の上に層間絶縁膜２６を形成した後、層間絶縁膜２６の上にレジストパターン（図示せず）を形成する。形成したレジストパターンをマスクとして、層間絶縁膜２６をドライエッチングにより選択的にエッチングすることにより、ライナ窒化膜２７におけるゲート電極膜２２Ｂの一部及びソースドレイン領域３４Ａの一部の上側に形成された部分を露出する。
【００４８】
次に、図４（ｅ）に示すように、ライナ窒化膜２７の露出部分をエッチングすることにより、ゲート電極膜２２Ｂ上に形成されたシリサイド層３０Ｂの一部及びソースドレイン領域３４Ａ上に形成されたシリサイド層３１Ａの一部を露出するコンタクトホールを形成する。続いて、ゲート電極膜２２Ｂ上のシリサイド層３０Ｂ及びソースドレイン領域３４Ａ上のシリサイド層３１Ａにおけるコンタクトホール内の露出した部分に形成された自然酸化膜をウェット処理により除去する。この後、コンタクトホール内にＣＶＤ法を用いて金属膜を堆積し、堆積した金属膜をＣＭＰにより平坦化してシェアードコンタクトプラグ４２を形成する。
【００４９】
ライナ窒化膜２７をエッチングする際には、エッチング時間を適切に制御することにより、サイドウォール２５Ｂにおけるオフセットスペーサ２４Ｂの上端面を覆う部分を残すようにする。これにより、ウェット処理の際にオフセットスペーサ２４Ｂがエッチングされることがなく、接合リーク電流が発生することを防止できる。
【００５０】
（第２の実施形態）
以下に、第２の実施形態の一変形例について図面を参照して説明する。図５は第２の実施形態に係る半導体装置の断面構成を示している。図５において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。図５に示すように第２の実施形態の半導体装置は、サイドウォールが、シリコン窒化膜とシリコン酸化膜との積層構造を有していることを特徴とする。
【００５１】
図６（ａ）〜（ｅ）は第２の実施形態に係る半導体装置の製造方法の各工程における断面構成を工程順に示している。図６において図２と同一の構成要素には同一の符号を附すことにより説明を省略する。また、図６（ａ）及び（ｂ）は図２（ａ）及び（ｂ）と同一の工程であるため説明を省略する。
【００５２】
図６（ｃ）に示すように、基板１０の上にオフセットスペーサ２４Ａが形成された第１のゲート構造２３Ａ及びオフセットスペーサ２４Ｂが形成された第２のゲート構造２３Ｂを覆うようにシリコン窒化膜及びシリコン酸化膜をＣＶＤ法により順次堆積する。続いて、堆積したシリコン窒化膜及びシリコン酸化膜をエッチバックすることにより第１のゲート構造２３Ａの側面上にシリコン窒化膜２８Ａ及びシリコン酸化膜２９Ａからなるサイドウォール２５Ａを形成すると共に、第２のゲート構造２３Ｂの側面上にシリコン窒化膜２８Ｂ及びシリコン酸化膜２９Ｂからなるサイドウォール２５Ｂを形成する。この後、サイドウォール２５Ａが形成された第１のゲート構造２３Ａをマスクとして、活性領域１２にＮ型不純物イオンの注入を行う。これにより、Ｎ型の深いソースドレイン領域３６Ａが形成される。その後、基板１０に対して、窒素雰囲気で１０７５℃の温度でスパイクＲＴＡ処理を行い、ソースドレイン領域３４Ａ、ゲート電極膜２２Ａ及びゲート電極膜２２Ｂに注入された不純物の活性化を行う。
【００５３】
次に、図６（ｄ）に示すように公知の方法により、ゲート電極膜２２Ａ、ゲート電極膜２２Ｂ及びソースドレイン領域３４Ａの上部をシリサイド化して、シリサイド層３０Ａ、シリサイド層３０Ｂ及びシリサイド層３１Ａをそれぞれ形成する。
【００５４】
次に、図６（ｅ）に示すようにＣＶＤ法により、層間絶縁膜２６を堆積し、ＣＭＰ法を用いて層間絶縁膜２６の表面を平坦化する。続いて、レジストパターン（図示せず）を形成した後、層間絶縁膜２６をドライエッチングにより選択的にエッチングする。これにより、ゲート電極膜２２Ｂ上に形成されているシリサイド層３０Ｂの一部及びソースドレイン領域３４Ａ上に形成されているシリサイド層３１Ａの一部を露出するコンタクトホールを形成する。続いて、ゲート電極膜２２Ｂ上のシリサイド層３０Ｂ及びソースドレイン領域３４Ａ上のシリサイド層３１Ａにおけるコンタクトホール内の露出した部分に形成された自然酸化膜をウェット処理により除去する。この後、コンタクトホール内にＣＶＤ法を用いて金属膜を堆積し、堆積した金属膜をＣＭＰ法により平坦化してシェアードコンタクトプラグ４２を形成する。
【００５５】
本実施形態の半導体装置の製造方法においては、サイドウォール２５Ｂにおけるシリコン酸化膜２９Ｂからなる部分は、コンタクトホールを形成する際にエッチングされるため、シェアードコンタクトプラグ４２の面積を大きくすることができる。一方、シリコン窒化膜２８Ｂからなる部分が、オフセットスペーサ２４Ｂの上端面及び側面を覆っているため、コンタクトホールを形成する際及び自然酸化膜を除去する際にオフセットスペーサ２４Ｂがエッチングされることを防止することができる。
【００５６】
シリコン窒化膜２８Ｂは、浅いソースドレイン領域３５Ａの上を覆うように断面Ｌ字状に形成することが好ましい。これにより、浅いソースドレイン領域３５Ａとシェアードコンタクトプラグ４２とが接することを防止できる。
【００５７】
本実施形態は、エッチングストッパとなるライナ窒化膜がない場合について説明したが、第１の実施形態の一変形例と同様にライナ窒化膜が形成されている場合にも適用することができる。
【００５８】
第１の実施形態、第２の実施形態及びその変形例においては、ゲート電極膜２２Ａ、ゲート電極膜２２Ｂ及びソースドレイン領域３４Ａの上にシリサイド層３０Ａ、シリサイド層３０Ｂ及び３１Ａがそれぞれ形成された構成について説明したが、必ずしもシリサイド層を設ける必要はない。この場合、ゲート電極膜２２Ｂの一部及びソースドレイン領域３４Ａの一部を露出するコンタクトホールを形成し、コンタクトホール内に金属膜を埋め込んで平坦化することによりシェアードコンタクトプラグを形成すればよい。
【産業上の利用可能性】
【００５９】
本発明に係る半導体装置は、エクステンション領域がゲート電極の下側に広がることがなく且つシェアードコンタクトを形成する際に接合リーク電流が発生するおそれがない半導体装置を実現でき、オフセットスペーサを有するゲート電極を備えた半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の第１の実施形態の一変形例に係る半導体装置を示す断面図である。
【図４】本発明の第１の実施形態の一変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図６】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】従来例に係る半導体装置の問題点を説明するための断面図である。
【符号の説明】
【００６１】
１０ 基板
１１ 素子分離領域
１２ 活性領域
２１Ａ ゲート絶縁膜
２１Ｂ ゲート絶縁膜
２２Ａ ゲート電極膜
２２Ｂ ゲート電極膜
２３Ａ 第１のゲート構造
２３Ｂ 第２のゲート構造
２４Ａ オフセットスペーサ
２４Ｂ オフセットスペーサ
２５Ａ サイドウォール
２５Ｂ サイドウォール
２６ 層間絶縁膜
２７ ライナ窒化膜
２８Ａ シリコン窒化膜
２８Ｂ シリコン窒化膜
２９Ａ シリコン酸化膜
２９Ｂ シリコン酸化膜
３０Ａ シリサイド層
３０Ｂ シリサイド層
３１Ａ シリサイド層
３４Ａ ソースドレイン領域
３５Ａ 浅いソースドレイン領域
３６Ａ 深いソースドレイン領域
４１ コンタクトプラグ
４２ シェアードコンタクトプラグ
５１Ａ 第１のトランジスタ
５１Ｂ 第２のトランジスタ
【特許請求の範囲】
【請求項１】
半導体基板における素子分離領域に囲まれた部分に形成された活性領域と、
前記活性領域の上に形成されたゲート絶縁膜及び第１のゲート電極膜を有する第１のゲート構造と、
前記第１のゲート構造の側面上に形成され、前記第１のゲート構造よりも高さが低い第１のオフセットスペーサと、
前記第１のゲート構造の側面上に、前記第１のオフセットスペーサの側面及び上端面を覆うように形成された第１のサイドウォールと、
前記活性領域における前記第１のゲート構造の両側方の領域にそれぞれ形成された第１のソースドレイン領域と、
前記活性領域における前記第１のゲート構造の両側方の領域の前記第１のソースドレイン領域と比べて前記第１のゲート構造から離れた位置で且つ前記第１のソースドレイン領域よりも深い位置にそれぞれ形成された第２のソースドレイン領域とを備えていることを特徴とする半導体装置。
【請求項２】
前記第１のオフセットスペーサは、シリコン酸化膜からなり、
前記第１のサイドウォールは、シリコン窒化膜からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の上における前記第２のソースドレイン領域を挟んで前記第１のゲート構造と反対側に形成され、少なくとも第２のゲート電極膜を有する第２のゲート構造と、
前記第２のゲート構造の側面上に形成され、前記第２のゲート構造よりも高さが低い第２のオフセットスペーサと、
前記第２のゲート構造の側面上に、前記第２のオフセットスペーサの側面及び上端面を覆うように形成された第２のサイドウォールと、
前記半導体基板の上に前記第１のゲート構造及び第２のゲート構造を覆うように形成された層間絶縁膜と、
前記層間絶縁膜における前記第２のゲート構造の上側の一部と、前記第２のサイドウォールの上側の一部と、前記第２のソースドレイン領域の上側の一部とに跨る領域に、前記層間絶縁膜を貫通して形成された開口部と、
前記開口部に埋め込まれた導電性材料からなり、前記第２のソースドレイン領域及び前記第２のゲート電極膜と電気的に接続されたシェアードコンタクトプラグとをさらに備えていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２のオフセットスペーサは、シリコン酸化膜からなり、
前記第２のサイドウォールは、シリコン窒化膜からなることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２のオフセットスペーサは、シリコン酸化膜からなり、
前記第２のサイドウォールは、前記第２のゲート構造の側面上に前記第２のオフセットスペーサの側面及び上端面を覆うように形成されたシリコン窒化膜と、前記シリコン窒化膜の側面上に形成されたシリコン酸化膜とを有していることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記シリコン窒化膜は前記半導体基板の上面の一部を覆う断面Ｌ字状に形成されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第２のゲート電極の上に形成された第１のシリサイド層と、
前記第２のソースドレイン領域の上に形成された第２のシリサイド層とをさらに備え、
前記シェアードコンタクトプラグは、前記第１のシリサイド層及び第２のシリサイド層と電気的に接続されていることを特徴とする請求項２から６のいずれか１項に記載の半導体装置。
【請求項８】
半導体基板に活性領域を囲む素子分離領域を形成する工程（ａ）と、
前記活性領域の上にゲート絶縁膜及び第１のゲート電極膜を有する第１のゲート構造を形成する工程（ｂ）と、
前記第１のゲート構造の側面上に前記第１のゲート構造よりも高さが低い第１のオフセットスペーサを形成する工程（ｃ）と、
前記第１のオフセットスペーサが形成された前記第１のゲート構造をマスクとしてイオン注入処理を行うことにより、前記活性領域における前記第１のゲート構造の両側方の領域に第１のソースドレイン領域を形成する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記第１のゲート構造の側面上に、前記第１のオフセットスペーサの側面及び上端面を覆うように第１のサイドウォールを形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項９】
前記工程（ｂ）は、前記半導体基板の上における前記第２のソースドレイン領域を挟んで前記第１のゲート構造と反対側に、少なくとも第２のゲート電極膜を有する第２のゲート構造を形成する工程を含み、
前記工程（ｃ）は、前記第２のゲート構造の側面上に前記第２のゲート構造よりも高さが低い第２のオフセットスペーサを形成する工程を含み、
前記工程（ｅ）は、前記第２のゲート構造の側面上に前記第２のオフセットスペーサの側面及び上端面を覆うように第２のサイドウォールを形成する工程を含んでいることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｃ）において、前記第１のオフセットスペーサ及び第２のオフセットスペーサは、前記半導体基板の上に前記第１のゲート構造及び第２のゲート構造を覆うオフセットスペーサ形成膜を形成した後、形成したオフセットスペーサ形成膜を前記第１のゲート構造の側面及び第２のゲート構造の側面の上部が露出するまでエッチバックして形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｃ）において、前記第１のオフセットスペーサの高さは、前記第１のゲート構造の高さよりも１０ｎｍ以上低くし、前記第２のオフセットスペーサの高さは、前記第２のゲート構造の高さよりも１０ｎｍ以上低くすることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｅ）において、前記第１のサイドウォール及び第２のサイドウォールは、前記半導体基板の上に窒化膜及び酸化膜を順次形成した後、形成した窒化膜及び酸化膜を順次エッチングして形成することを特徴とする請求項９から１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記第１のサイドウォールが形成された前記第１のゲート構造をマスクとして前記活性領域にイオン注入を行うことにより、前記活性領域における前記第１のサイドウォールの外側の領域に第２のソースドレイン領域を形成する工程（ｆ）と、
前記工程（ｆ）よりも後に、前記半導体基板の上に前記第１のゲート構造及び第２のゲート構造を覆う層間絶縁膜を形成する工程（ｇ）と、
前記層間絶縁膜における前記第２のゲート構造の上側の一部と、前記第２のサイドウォールの上側の一部と、前記第２のソースドレイン領域の上側の一部とに跨る領域に、前記層間絶縁膜を貫通するコンタクトホールを形成する工程（ｈ）と、
前記コンタクトホールに導電性材料を埋め込むことにより前記第２のソースドレイン領域及び前記第２のゲート電極膜の両方と電気的に接続されたシェアードコンタクトプラグを形成する工程（ｉ）とをさらに備えていることを特徴とする請求項９から１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板における素子分離領域に囲まれた部分に形成された活性領域と、
前記活性領域の上に形成されたゲート絶縁膜及び第１のゲート電極膜を有する第１のゲート構造と、
前記第１のゲート構造の側面上に形成され、前記第１のゲート構造よりも高さが低い第１のオフセットスペーサと、
前記第１のゲート構造の側面上に、前記第１のオフセットスペーサの側面及び上端面を覆うように形成された第１のサイドウォールと、
前記活性領域における前記第１のゲート構造の両側方の領域にそれぞれ形成された第１のソースドレイン領域と、
前記活性領域における前記第１のゲート構造の両側方の領域の前記第１のソースドレイン領域と比べて前記第１のゲート構造から離れた位置で且つ前記第１のソースドレイン領域よりも深い位置にそれぞれ形成された第２のソースドレイン領域とを備えていることを特徴とする半導体装置。
【請求項２】
前記第１のオフセットスペーサは、シリコン酸化膜からなり、
前記第１のサイドウォールは、シリコン窒化膜からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の上における前記第２のソースドレイン領域を挟んで前記第１のゲート構造と反対側に形成され、少なくとも第２のゲート電極膜を有する第２のゲート構造と、
前記第２のゲート構造の側面上に形成され、前記第２のゲート構造よりも高さが低い第２のオフセットスペーサと、
前記第２のゲート構造の側面上に、前記第２のオフセットスペーサの側面及び上端面を覆うように形成された第２のサイドウォールと、
前記半導体基板の上に前記第１のゲート構造及び第２のゲート構造を覆うように形成された層間絶縁膜と、
前記層間絶縁膜における前記第２のゲート構造の上側の一部と、前記第２のサイドウォールの上側の一部と、前記第２のソースドレイン領域の上側の一部とに跨る領域に、前記層間絶縁膜を貫通して形成された開口部と、
前記開口部に埋め込まれた導電性材料からなり、前記第２のソースドレイン領域及び前記第２のゲート電極膜と電気的に接続されたシェアードコンタクトプラグとをさらに備えていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２のオフセットスペーサは、シリコン酸化膜からなり、
前記第２のサイドウォールは、シリコン窒化膜からなることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２のオフセットスペーサは、シリコン酸化膜からなり、
前記第２のサイドウォールは、前記第２のゲート構造の側面上に前記第２のオフセットスペーサの側面及び上端面を覆うように形成されたシリコン窒化膜と、前記シリコン窒化膜の側面上に形成されたシリコン酸化膜とを有していることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記シリコン窒化膜は前記半導体基板の上面の一部を覆う断面Ｌ字状に形成されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第２のゲート電極の上に形成された第１のシリサイド層と、
前記第２のソースドレイン領域の上に形成された第２のシリサイド層とをさらに備え、
前記シェアードコンタクトプラグは、前記第１のシリサイド層及び第２のシリサイド層と電気的に接続されていることを特徴とする請求項２から６のいずれか１項に記載の半導体装置。
【請求項８】
半導体基板に活性領域を囲む素子分離領域を形成する工程（ａ）と、
前記活性領域の上にゲート絶縁膜及び第１のゲート電極膜を有する第１のゲート構造を形成する工程（ｂ）と、
前記第１のゲート構造の側面上に前記第１のゲート構造よりも高さが低い第１のオフセットスペーサを形成する工程（ｃ）と、
前記第１のオフセットスペーサが形成された前記第１のゲート構造をマスクとしてイオン注入処理を行うことにより、前記活性領域における前記第１のゲート構造の両側方の領域に第１のソースドレイン領域を形成する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記第１のゲート構造の側面上に、前記第１のオフセットスペーサの側面及び上端面を覆うように第１のサイドウォールを形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項９】
前記工程（ｂ）は、前記半導体基板の上における前記第２のソースドレイン領域を挟んで前記第１のゲート構造と反対側に、少なくとも第２のゲート電極膜を有する第２のゲート構造を形成する工程を含み、
前記工程（ｃ）は、前記第２のゲート構造の側面上に前記第２のゲート構造よりも高さが低い第２のオフセットスペーサを形成する工程を含み、
前記工程（ｅ）は、前記第２のゲート構造の側面上に前記第２のオフセットスペーサの側面及び上端面を覆うように第２のサイドウォールを形成する工程を含んでいることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｃ）において、前記第１のオフセットスペーサ及び第２のオフセットスペーサは、前記半導体基板の上に前記第１のゲート構造及び第２のゲート構造を覆うオフセットスペーサ形成膜を形成した後、形成したオフセットスペーサ形成膜を前記第１のゲート構造の側面及び第２のゲート構造の側面の上部が露出するまでエッチバックして形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｃ）において、前記第１のオフセットスペーサの高さは、前記第１のゲート構造の高さよりも１０ｎｍ以上低くし、前記第２のオフセットスペーサの高さは、前記第２のゲート構造の高さよりも１０ｎｍ以上低くすることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｅ）において、前記第１のサイドウォール及び第２のサイドウォールは、前記半導体基板の上に窒化膜及び酸化膜を順次形成した後、形成した窒化膜及び酸化膜を順次エッチングして形成することを特徴とする請求項９から１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記第１のサイドウォールが形成された前記第１のゲート構造をマスクとして前記活性領域にイオン注入を行うことにより、前記活性領域における前記第１のサイドウォールの外側の領域に第２のソースドレイン領域を形成する工程（ｆ）と、
前記工程（ｆ）よりも後に、前記半導体基板の上に前記第１のゲート構造及び第２のゲート構造を覆う層間絶縁膜を形成する工程（ｇ）と、
前記層間絶縁膜における前記第２のゲート構造の上側の一部と、前記第２のサイドウォールの上側の一部と、前記第２のソースドレイン領域の上側の一部とに跨る領域に、前記層間絶縁膜を貫通するコンタクトホールを形成する工程（ｈ）と、
前記コンタクトホールに導電性材料を埋め込むことにより前記第２のソースドレイン領域及び前記第２のゲート電極膜の両方と電気的に接続されたシェアードコンタクトプラグを形成する工程（ｉ）とをさらに備えていることを特徴とする請求項９から１２のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００７−２８７７９１（Ｐ２００７−２８７７９１Ａ）
【公開日】平成１９年１１月１日（２００７．１１．１）
【国際特許分類】
【出願番号】特願２００６−１１０９６７（Ｐ２００６−１１０９６７）
【出願日】平成１８年４月１３日（２００６．４．１３）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成１９年１１月１日（２００７．１１．１）
【国際特許分類】
【出願日】平成１８年４月１３日（２００６．４．１３）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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