半導体装置
【課題】ソース電極およびドレイン電極と、チャネル領域との間に形成されるショットキー障壁を共鳴障壁とすることによって、モノリシックな、微分負性抵抗特性を有する半導体装置を提供する。
【解決手段】金属を含有するソース電極１０２と、金属を含有するドレイン電極１０４と、このソース電極１０２とこのドレイン電極１０４とにはさまれ、半導体で形成されるチャネル領域１０６とを備える半導体装置であって、ソース電極１０２およびドレイン電極１０４と、チャネル領域１０６との間にショットキー障壁が形成され、これらのショットキー障壁が共鳴障壁となることによって、微分負性抵抗特性を示すよう動作することを特徴とする半導体装置。
【解決手段】金属を含有するソース電極１０２と、金属を含有するドレイン電極１０４と、このソース電極１０２とこのドレイン電極１０４とにはさまれ、半導体で形成されるチャネル領域１０６とを備える半導体装置であって、ソース電極１０２およびドレイン電極１０４と、チャネル領域１０６との間にショットキー障壁が形成され、これらのショットキー障壁が共鳴障壁となることによって、微分負性抵抗特性を示すよう動作することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、微分負性抵抗特性を有する半導体装置に関する。
【背景技術】
【０００２】
これまで、トンネル効果による微分負性抵抗を利用したさまざまな機能素子が提案されてきている（例えば、特許文献１）。高周波の発振、増幅などに用いられる微分負性抵抗素子は、唯一単体で数１００ＧＨｚの高周波を発振させることができるため、Ｅｓａｋｉダイオードに代表されるように世界中で研究開発されている素子である。中でも、二重障壁構造を形成し、特定のエネルギーを持った電子のみが障壁を通り抜ける共鳴トンネリング現象を利用した微分負性抵抗素子が、その高速動作特性や室温動作能性から注目されている。
【０００３】
図２３に、従来の共鳴トンネリング現象を利用した微分負性抵抗素子のエネルギーバンド図を示す。図２３のように、例えば、ＧａＡｓをより障壁の高いＡｌＡｓで挟み込む構造を有している。そして、このような、異なる２種類以上の化合物半導体を接合したヘテロ接合障壁を共鳴障壁として利用している。
【０００４】
【特許文献１】特開平６−３０２６２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
もっとも、従来の共鳴トンネリング現象を利用した微分負性抵抗素子は、異なる２種類以上の化合物半導体を接合したヘテロ接合障壁利用しているため、製造工程が複雑になるという問題がある。また、一般に、ヘテロ接合を形成するプロセスの特殊性ゆえに、他の半導体素子との混載が困難となっている。このため、製造工程が簡略化でき、他の半導体素子との混載を容易にするモノリシックな、共鳴トンネリング現象を利用した微分負性抵抗素子が求められている。
【０００６】
特に、従来の共鳴トンネリング現象を利用した微分負性抵抗素子は、化合物半導体により形成されている。このため、様々な機能を高い集積度で容易に実現可能なＳｉ−ＬＳＩと、微分負性抵抗素子との混載は不可能であった。
【０００７】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、ソース電極およびドレイン電極と、チャネル領域との間に形成されるショットキー障壁を共鳴障壁とすることによって、モノリシックな、微分負性抵抗特性を有する半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体装置は、金属を含有するソース電極と、金属を含有するドレイン電極と、前記ソース電極と前記ドレイン電極とにはさまれ、半導体で形成されるチャネル領域とを備える半導体装置であって、前記ソース電極および前記ドレイン電極と、前記チャネル領域との間にショットキー障壁が形成され、前記ショットキー障壁が共鳴障壁となることによって、微分負性抵抗特性を示すよう動作することを特徴とする。
【０００９】
ここで、前記チャネル領域のエネルギーバンド図において、動作電圧印加時にキャリアが電子である場合には、前記チャネル領域の伝導帯の下端が下に凸の形状を呈し、キャリアが正孔である場合には、前記チャネル領域の価電子帯の上端が上に凸の形状を呈することが望ましい。
【００１０】
ここで、前記チャネル領域上に、ゲート絶縁膜を介して、ゲート電極を有することが望ましい。
【００１１】
ここで、前記半導体が真性半導体であることが望ましい。
【００１２】
ここで、前記半導体がシリコンであることが望ましい。
【００１３】
ここで、前記チャネル領域のチャネル長が７．５ｎｍ以上１０ｎｍ以下であることが望ましい。
【００１４】
ここで、前記チャネル領域が相対する２つの主面を有し、前記２つの主面上に、前記ゲート絶縁膜を介して前記ゲート電極が形成されていることが望ましい。
【００１５】
ここで、ＳＯＩ基板上に形成されていることが望ましい。
【発明の効果】
【００１６】
本発明によれば、ソース電極およびドレイン電極と、チャネル領域の間に形成されるショットキー障壁を共鳴障壁とする、モノリシックな、微分負性抵抗特性を有する半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を用いて本発明の実施の形態について説明する。
【００１８】
（第１の実施の形態）
本発明の第１の実施の形態の半導体装置は、金属を含有するソース電極と、金属を含有するドレイン電極と、これらのソース電極と前記ドレイン電極とにはさまれ、半導体で形成されるチャネル領域とを備えている。そして、ソース電極およびドレイン電極と、チャネル領域との間にショットキー障壁が形成されている。そして、これらのショットキー障壁が共鳴障壁となることによって、微分負性抵抗特性を示すよう動作する。
【００１９】
また、チャネル領域上に、ゲート絶縁膜を介して、ゲート電極を有する。また、チャネル領域を形成する半導体が、シリコンの真性半導体である。
【００２０】
さらに、チャネル領域が相対する２つの主面を有し、２つの主面上に、ゲート絶縁膜を介してゲート電極が形成されている、いわゆるＦｉｎ型ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）構造を有している。
【００２１】
そして、本実施の形態の半導体装置は、動作電圧印加時に、キャリアが電子である場合には、チャネル領域のエネルギーバンド図において、チャネル領域の伝導帯の下端が下に凸の形状を呈する。
【００２２】
以下、キャリアが電子である場合を例に説明する。
【００２３】
本実施の形態の半導体装置においては、動作電圧として、ゲート電極に一定のゲート電圧（Ｖｇ）が印加される。また、動作電圧として、ソース電極およびドレイン電極間にドレイン電圧（Ｖｄｓ）が０Ｖから所定の正電圧の間で印加される。
【００２４】
そして、ドレイン電圧が特定の電圧範囲にある場合に、微分負性抵抗特性を示すよう動作する。
【００２５】
図１は、本実施の形態の半導体装置の説明図である。図１（ａ）が斜視図、図１（ｂ）がチャネル長方向に対して垂直な断面図、図１（ｃ）が、チャネル長方向に対して平行かつ基板に平行な断面図である。
【００２６】
図１に示すように、本実施の形態の半導体装置は、例えば、シリコンの半導体基板１００上に形成されている。そして、金属を含有するソース電極１０２と、金属を含有するドレイン電極１０４を備えている。このソース電極１０２、およびドレイン電極１０４は、例えば、ＮｉＳｉ等の金属シリサイドあるいは金属で形成される。
【００２７】
そして、ソース電極１０２とドレイン電極１０４にはさまれ、不純物の導入されていない真性半導体シリコンで形成されるチャネル領域１０６を備えている。そして、ソース電極１０２とドレイン電極１０４との間の距離が、ＭＩＳＦＥＴのチャネル長（Ｌｃｈ）（図１（ｃ））となる。
【００２８】
そして、このチャネル領域１０６が、半導体基板１００に垂直な、厚さ（Ｔｓｉ）（図１（ｂ））を持って相対する２つの主面を有している。そして、この２つの主面上に、それぞれ、例えばシリコン酸化膜からなるゲート絶縁膜１０８が形成されている。そして、２つの主面上に、ゲート絶縁膜１０８を介して、例えば高濃度のｎ型ポリシリコンからなるゲート電極１１０が形成されている。そして、このＦｉｎ型ＭＩＳＦＥＴのチャネル領域１０６は、そのＦｉｎ高さに相当するチャネル幅（Ｗｃｈ）（図１（ｂ））を有している。
【００２９】
なお、２つの主面上のゲート電極１１０は、ゲート配線１２０で電気的に接続されている。また、ゲート配線１２０とチャネル領域１０６の間には、例えば、シリコン窒化膜からなる絶縁膜１２０が形成されている。したがって、本実施の形態の半導体装置は、いわゆるダブルゲート構造を有するＦｉｎ型ＭＩＳＦＥＴである。
【００３０】
図２には、本実施の形態の半導体装置のチャネルにおけるエネルギーバンド図を示す。図２（ａ）は本実施の形態の半導体装置のチャネル長方向に対して平行かつ基板に平行な断面図、図２（ｂ）は、図２（ａ）のチャネル長方向に対応する動作時のエネルギーバンド図、図２（ｃ）はゲート電圧Ｖｇを変化させた場合のチャネル領域の伝導帯下端のポテンシャル変動を示す図である。
【００３１】
まず、ソース電極１０２とチャネル領域１０６、および、ドレイン電極１０４とチャネル領域１０６との間には、図２（ｂ）に示すように、実効的ショットキー障壁高さΦｅｆｆを有するショットキー障壁がそれぞれ形成されている。ここで、実効的ショットキー障壁高さΦｅｆｆとは、ソース電極またはドレイン電極を形成する金属を含有する材料と、チャネル領域を形成する半導体材料との間のショットキー障壁高さΦＢに、チャネル領域厚さが薄くなること等による量子閉じ込め効果で変動する障壁高さ分を加味したものである（Ｊ．Ｇｕｏ ｅｔ ａｌ．“Ａ Ｃｏｍｐｕｔａｔｉｏｎａｌ Ｓｔｕｄｙ ｏｆ Ｔｈｉｎ−Ｂｏｄｙ，Ｄｏｕｂｌｅ−Ｇａｔｅ，Ｓｈｏｔｔｋｙ Ｂａｒｒｉｅｒ ＭＯＳＦＥＴｓ”，ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ． Ｄｅｖｉｃｅｓ ４９， １８９７（２００２） 参照）。
【００３２】
なお、図２（ｂ）（ｃ）のＥｆｓおよびＥｆｄはそれぞれソース電極およびドレイン電極のフェルミレベルである。
【００３３】
そして、本実施の形態の半導体装置は、これら二つのショットキー障壁が共鳴障壁となることによって、微分負性抵抗特性を示すよう動作する。すなわち、動作ゲート電圧が印加されている時、チャネル領域には、これらのショットキー障壁ではさまれた量子井戸が形成される。これらのショットキー障壁ではさまれた量子井戸には、量子準位が形成される。そして、ドレイン電極にドレイン電圧が印加されると、ソース電極中の電子が二つのショットキー障壁をトンネリングして、ドレイン電極に到達しドレイン電流となる。このとき、量子準位に共鳴したエネルギーを持つ電子のみがトンネリングしてドレイン電極に到達できる。そして、トンネリングする電子の量は必ずしもドレイン電圧に比例しない。このため、ドレイン電圧−ドレイン電流特性において、ドレイン電圧の増加に従いドレイン電流が減少する領域が存在するという微分負性抵抗特性を示すよう半導体装置が動作する。
【００３４】
このように、本実施の形態の半導体装置は、図２３に示すような従来の微分負性抵抗素子が、ヘテロ接合障壁で量子井戸を形成していたことにかえて、ソース電極およびドレイン電極とチャネル領域の半導体との間のショットキー障壁で量子井戸を形成している。
【００３５】
また、本実施の形態の半導体装置は、図２（ｂ）に示すように、動作電圧印加時に、半導体装置の動作時のチャネル領域の伝導帯下端が、下に凸の形状を呈するよう、半導体装置の構成要素の材料、構造および動作条件が決定されている。図２（ｂ）においては、ドレイン電圧（Ｖｄｓ）＝０Ｖの場合のエネルギーバンド図を示している。
【００３６】
このように、チャネル領域の伝導帯下端が下に凸の形状を有することによって、ショットキー障壁ではさまれた量子井戸が形成されるため、半導体装置が微分負性抵抗を示すよう動作する。
【００３７】
そして、図２（ｃ）に示すように、チャネル領域の伝導帯下端の形状は、例えば、ゲート電圧Ｖｇを変化させることによって、制御することが可能である。例えば、負のゲート電圧を印加することにより、チャネル領域の伝導帯下端の形状、すなわち、エネルギーバンドを上に凸になるよう変動させることが可能である。また、例えば、正のゲート電圧を印加することにより、チャネル領域の伝導帯下端の形状、すなわち、エネルギーバンドを一層下に凸になるよう変動させることが可能である。したがって、半導体装置の構成要素の材料、構造等で決定されるチャネル領域の伝導帯下端の形状が上に凸であったとしても、ゲート電極に印加する動作電圧を制御することで、微分負性抵抗動作を実現可能とすることができる。
【００３８】
ここで、エネルギーバンド図において、チャネル領域の伝導帯の下端が下に凸の形状を呈するのは、下記の条件式が充足される時である。
ΔＶ＝Ｖｇ−{(Φｍ−χ)−Φｅｆｆ}＞０・・・（式１）
ここで、Ｖｇは動作時に印加されるゲート電圧、Φｍはゲート電極材料の仕事関数、χはチャネル領域の半導体材料の電子親和力、Φｅｆｆは電子に対する実効的なショットキー障壁高さである。
【００３９】
次に、本実施の形態の半導体装置の示す微分負性抵抗特性について、シミュレーション結果を参照しつつ説明する。シミュレーションは、図１（ｃ）に示した構造をもとに行われている。
【００４０】
シミュレーションは、非平衡グリーン関数（ＮＥＧＦ）法（Ｊ．Ｇｕｏ ｅｔ ａｌ．“Ａ Ｃｏｍｐｕｔａｔｉｏｎａｌ Ｓｔｕｄｙ ｏｆ Ｔｈｉｎ−Ｂｏｄｙ，Ｄｏｕｂｌｅ−Ｇａｔｅ，Ｓｈｏｔｔｋｙ Ｂａｒｒｉｅｒ ＭＯＳＦＥＴｓ”，ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ． Ｄｅｖｉｃｅｓ ４９， １８９７（２００２） 参照）により、チャネル長方向に沿ったバリスティックな量子伝導効果を一次元的に計算した。この際、チャネル領域のチャネル厚さ方向の量子閉じ込め効果もシュレーディンガー方程式を解くことにより、考慮した。そして最終的に、これらの量子伝導効果と量子閉じ込め効果を、ポアソン方程式に対して自己無憧着（ｓｅｌｆ−ｃｏｎｓｉｓｔｅｎｔ)に解いている。
【００４１】
なお、シミュレーションにおいては、半導体装置のチャネル長（Ｌｃｈ）は１０ｎｍ、ゲート絶縁膜の酸化膜換算膜厚（Ｔｉｎｓ）は１ｎｍとしている。また、チャネル領域は真性シリコンとし、チャネル領域の厚さ（Ｔｓｉ）は３ｎｍ、チャネル領域幅（Ｗｃｈ）は１μｍとしている。また、チャネル長方向の電子の実効有効質量（ｍ＊）は、０．９８ｍ０としている。また、温度（Ｔ）は３００Ｋである。
【００４２】
そして、ソース電極とドレイン電極は、真性半導体シリコンとの間のショットキー障壁高さΦＢが、０．７５ｅＶとなる金属または金属シリサイドを仮定している。例えば、ＮｉＳｉ、Ａｕ（金）あるいはＰｄ（パラジウム）が挙げられる。実際のシミュレーションにおいては、量子閉じ込め効果を考慮して、ショットキー障壁高さは、ΦＢより４０ｍＶ高い０．７９ｅＶの実効ショットキー障壁高さΦｅｆｆを用いて計算している。
【００４３】
また、ゲート電極材料の仕事関数（Φｍ）は、４．０５ｅＶとした。Φｍが４．０５ｅＶとなる材料としては、Ｐ（リン）を例えば、１Ｅ２０ａｔｏｍｓ／ｃｍ３以上と高濃度にドープしたｎ型ポリシリコンが挙げられる。
【００４４】
図３は、本実施の形態の半導体装置のドレイン電圧（Ｖｄｓ）−ドレイン電流（Ｉｄｓ）特性のシミュレーション結果を示す図である。図３（ａ）、図３（ｂ）および図３（ｃ）は、それぞれ、ゲート電圧（Ｖｇ）が、０．０Ｖ、０．１Ｖ、０．２Ｖの場合を示す。
【００４５】
図３に示すように、Ｖｇ＝０．２Ｖで特に顕著であるが、すべてのゲート電圧範囲で、微分負性抵抗特性を示す動作をしていることがわかる。
【００４６】
図４は、上記シミュレーション条件のＶｇ＝０．２Ｖの場合で、ドレイン電圧（Ｖｄｓ）を変化させた場合の、半導体装置動作時のエネルギーバンド図を示す。横軸は、チャネル長に沿った方向の距離、縦軸が電子のエネルギーである。
【００４７】
図４に示すように、チャネル領域の伝導帯の下端が、動作時に下に凸の形状を呈していることがわかる。上述のように、このようにチャネル領域の伝導帯の下端が、下に凸の形状を呈することで、ショットキー障壁ではさまれた量子井戸が形成されるため、半導体装置が微分負性抵抗を示すよう動作する。
【００４８】
図５は、微分負性抵抗が現れている場合の、チャネル領域中の電子状態密度をシミュレーションにより求めた結果を示す図である。図５（ａ）がＶｇ＝０．２Ｖ、図５（ｂ）がＶｇ＝０．２５Ｖの場合である。そして、横軸は、チャネル長に沿った方向の距離、縦軸が電子のエネルギーであり、電子のエネルギーが増大する方向を上と定義している。そして、図中に電子状態密度を、濃淡で示している。
【００４９】
図５に示すように、微分負性抵抗が現れている場合、ソース電極側のショットキー障壁を透過して、ドレイン電極に向かう電子波が、ドレイン電極側のショットキー障壁により跳ね返されてしまい、空間電荷として局在化してしまう。特に、図５（ｂ）のＶｇ＝０．２５Ｖの場合で顕著である。ドレイン電圧の単調増加とともに、ソース電極側のショットキー障壁を透過する電子の数は単調増加する。
【００５０】
しかしながら、ゲート電極により変調される、エネルギーバンド図における伝導帯下端の形状、すなわち、共鳴ポテンシャルの形状により、ドレイン電極側のショットキー障壁を電子がうまく通過できず、ドレイン電極までたどり着けない場合が生ずる。すなわち、ソース電極からドレイン電極への電流とならない場合が生ずる。このようなメカニズムにより、本実施の形態の半導体装置は微分負性抵抗特性を示すよう動作する。
【００５１】
次に、本実施の形態の半導体装置について、微分負性抵抗特性のチャネル長（Ｌｃｈ）依存性をシミュレーションした結果を図６に示す。図６（ａ）、図６（ｂ）および図６（ｃ）は、それぞれ、Ｌｃｈ＝１０ｎｍ、７．５ｎｍ、５ｎｍの場合を示している。チャネル長以外の条件は、上述のシミュレーションの場合の条件と同様である。
【００５２】
それぞれのチャネル長の場合について、ゲート電極を変調させて、微分負性抵抗特性の現出を確認している。Ｌｃｈ＝７．５ｎｍでは、微分負性抵抗特性のピーク（ｐｅａｋ）−バレー（ｖａｌｌｅｙ）比が、Ｌｃｈ＝１０ｎｍの場合に比較して小さくなっている。そして、Ｌｃｈ＝５ｎｍまで小さくなると、明瞭な微分負性抵抗特性は現出していない。
【００５３】
図７は、チャネル長を変化させた場合のエネルギーバンド図である。横軸は、チャネル長に沿った方向の距離、縦軸が電子のエネルギーである。また、Ｌｃｈ＝７．５ｎｍおよび１０ｎｍで負性抵抗特性を示す条件、すなわちドレイン電圧（Ｖｄｓ）が０．２Ｖ、ゲート電極（Ｖｇ）が０．２Ｖでのエネルギーバンド図を示している。
【００５４】
図７に示すように、２つのショットキー障壁で囲まれた量子井戸の底（Ｂｏｔｔｏｍ ｏｆ Ｃａｖｉｔｙ）の深さは、チャネル長が短くなるにつれて浅くなる。加えて、量子井戸のポテンシャルエネルギーレベルも上昇している。
【００５５】
このような場合、数の少ない高いエネルギーレベルを有する電子しか、共鳴トンネリング現象に寄与できないことになる。そして、チャネル長が短くなると、多くの原子がソース電極からドレイン電極に直接トンネリングしてしまうことになる。このような理由により、チャネル長が短くなると、微分負性抵抗特性が現出しない場合が生ずると考えられる。
【００５６】
したがって、本実施の形態の半導体装置において、チャネル領域のチャネル長が７．５ｎｍ以上１０ｎｍ以下であることが望ましい。ここで、上限を１０ｎｍと限定しているのは、シリコン中の電子の室温における平均自由行程がおよそ１０ｎｍであることに由来する（非特許文献、Ｎ． Ｓａｎｏ，
“Ｋｉｎｅｔｉｃ ｓｔｕｄｙ ｏｆ ｖｅｌｏｃｉｔｙ ｄｉｓｔｒｉｂｕｔｉｏｎｓ ｉｎ ｎａｎｏｓｃａｌｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅｓ ｕｎｄｅｒ ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ ｏｐｅｒａｔｉｏｎ”， Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ ８５，４２０８（２００４） 参照）。すなわち、本実施の形態の半導体装置において室温動作を考える場合、１０ｎｍよりチャネル長が長くなった場合、チャネル領域で電子が散乱される確率が高まり、共鳴トンネリング現象が阻害されるおそれがあるからである。
【００５７】
次に、本実施の形態の半導体装置の製造方法について、図８ないし図１９を参照して説明する。
【００５８】
まず、図８の平面図、図８のＡ−Ａ’方向の断面図である図９および図８のＢ−Ｂ’方向の断面図である図１０に示すように、面方位（１００）面の真性半導体シリコン基板１００に５０〜１００ｎｍ程度のシリコン窒化膜等のマスク材となる絶縁膜２１０を堆積する。その後、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により絶縁膜２１０とシリコン基板１００をエッチングし、素子領域２０１および素子分離領域となる溝を形成する。
【００５９】
次に、図１１の平面図、図１１のＣ−Ｃ’方向の断面図である図１２および図１１のＤ−Ｄ’方向の断面図である図１３に示すように、素子分離領域となる溝にシリコン酸化膜等の絶縁膜２１５が堆積され、この絶縁膜２１５が化学的機械的研磨法（以下、ＣＭＰともいう）等により、絶縁膜２１０の上面まで平坦化され、素子分離領域が形成される。このとき、素子分離耐圧の向上や、寄生トランジスタのリーク電流低減のため、素子分離領域下にｐ型の不純物をイオンインプランテーション等によって導入しても構わない。その後、絶縁膜２１５の一部が除去され、素子領域２０１の側面が露出するよう溝２０５が形成される。
【００６０】
次に、図１４の平面図、図１４のＥ−Ｅ’方向の断面図である図１５および図１４のＦ−Ｆ’方向の断面図である図１６に示すように、素子領域２０１の側面部にゲート絶縁膜１０８が形成される。このゲート絶縁膜１０８としては、例えば、熱酸化法によるシリコン酸化膜であってもよいし、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法や、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法による高誘電体膜であっても構わない。
【００６１】
次に、ゲート絶縁膜１０８上にゲート電極１１０となる導電材が堆積され、溝２０５が埋め込まれる。その後、ＣＭＰにより、絶縁膜２１０の上面が露出するまで埋め込まれた導電材およびゲート絶縁膜が平坦化される。ここで、ゲート電極１１０となる導電材は、例えば、（ドープト）ポリシリコン、シリサイド、金属等の材料からなる。
【００６２】
次に、図１７の平面図、図１７のＧ−Ｇ’方向の断面図である図１８および図１７のＨ−Ｈ’方向の断面図である図１９に示すように、ゲート配線１２０となる導電材が堆積される。そして、リソグラフィーおよびＲＩＥにより、２つのゲート電極１１０を物理的かつ電気的に接続するように、ゲート配線１２０が形成される。ここで、ゲート配線１２０は、例えば、（ドープト）ポリシリコン、シリサイド、金属等の材料からなる。
【００６３】
その後、例えば、シリコン窒化膜からなる側壁絶縁膜２２０がゲート配線１２０の両側に形成される。
【００６４】
次に、側壁絶縁膜２２０の両側に露出する素子領域２０１上を、希フッ酸などによって洗浄する。その後、例えば、Ｎｉをスパッタし、熱処理を行うことにより、素子領域２０１のシリコンをシリサイド化する。その後、硫酸と過酸化水素水との混合溶液等により、未反応のＮｉを除去する。
【００６５】
このようにして、ＮｉＳｉからなるソース電極１０２およびドレイン電極１０４が形成される。そして、ソース電極１０２とドレイン領域ではさまれた領域が、チャネル領域１０６となる。
【００６６】
以上のようにして、本実施の形態の半導体装置が形成される。
【００６７】
以上説明した、本実施の形態の微分負性抵抗特性を示すよう動作する半導体装置は、従来の微分負性抵抗素子と異なり、半導体がシリコン単体で構成されるモノリシックな半導体装置である。そして、素子構造も、通常Ｓｉ−ＬＳＩのＣＭＯＳ回路を構成するＦｉｎ型ＭＩＳＦＥＴと同様の構造で実現されている。
【００６８】
特に、量子井戸を、通常のＭＩＳＦＥＴで用いられる、ソース電極およびドレイン電極の金属または金属シリサイドとチャネル領域との間のショットキー障壁で形成するという画期的な構造となっている。このため、例えば、微分負性抵抗特性素子を用いた高周波発振回路を、Ｓｉ−ＬＳＩのＣＭＯＳ回路と容易に混載することが可能となり、極めて微細な高機能Ｓｉ−ＬＳＩが実現できる。
【００６９】
例えば、上記製造方法を利用して、通常のトランジスタ動作をするＦｉｎ型ＭＩＳＦＥＴを形成しようとする場合を考える。ソース電極およびドレイン電極のＮｉＳｉ形成前に、ショットキー障壁を下げてオーミックコンタクトを形成するためのｎ型不純物のイオン注入工程を設けるだけで、通常のトランジスタ特性を示すｎ型ＭＩＳＦＥＴの形成が可能である。また、ソース電極およびドレイン電極のＮｉＳｉ形成前にｐ型不純物のイオン注入工程を設けるだけで、通常のトランジスタ特性を示すｐ型ＭＩＳＦＥＴの形成が可能である。このように、通常のトランジスタ特性を示すＭＩＳＦＥＴと、本実施の形態の半導体装置は、同時に、同一基板上に製造することが極めて容易である。
【００７０】
なお、本実施の形態においては、電子をキャリアとする半導体装置を例に記述を行った。しかしながら、本発明は電子をキャリアとする半導体装置に限定されるものではなく、正孔をキャリアとする半導体装置にも適用可能である。
【００７１】
そして、キャリアが正孔である場合には、エネルギーバンド図において、動作電圧印加時に、チャネル領域の価電子帯の上端が上に凸の形状を呈することになる。
【００７２】
キャリアが正孔である場合には、動作電圧として、ゲート電極に一定のゲート電圧（Ｖｇ）が印加される。また、動作電圧として、ソース電極およびドレイン電極間にドレイン電圧（Ｖｄｓ）が０Ｖから所定の負電圧の間で印加される。
【００７３】
ここで、エネルギーバンド図において、チャネル領域の価電子帯の上端が上に凸の形状を呈するのは、下記の条件式が充足される時である。
ΔＶ＝Ｖｇ−{(Φｍ−χ)−（Ｅｇ−Φｅｆｆ，ｐ}＜０・・・（式２）
ここで、Ｖｇは動作時に印加されるゲート電圧、Φｍはゲート電極材料の仕事関数、χはチャネル領域の半導体材料の電子親和力、Ｅｇはシリコンのエネルギーギャップ、Φｅｆｆ，ｐは正孔に対する実効的なショットキー障壁高さである。
【００７４】
このような、条件を充足するソース電極、ドレイン電極およびゲート電極の組み合わせとしては、例えば、ソース、ドレイン電極にＡｌ、Ｔｉ、ＥｒあるいはＧｄＳｉ２を用い、ゲート電極にBを１Ｅ２０ａｔｏｍｓ／ｃｍ３以上と高濃度にドープしたｐ型ポリシリコン電極を用いて、ゲート電極に負の電圧を印加した組み合わせが挙げられる。
【００７５】
例えば、Ｖｇ＝０Ｖ、Φｅｆｆ，ｐ＝０．７５ｅＶである場合、Ｅｇ＝１．１２ｅＶ、χ＝４．０５ｅＶであるので、上の（式２）は、
ΔＶ＝０−{(Φｍ−４．０５−１．１２＋０．７５}＝４．４２−Φｍ＜０
となる。したがって、Φｍ＝５．１７ｅＶ程度となる高濃度にドープしたｐ型ポリシリコン電極を用いると、４．４２−５．１７＜０となり、上記不等式が充足される。なお、先に例示したＡｌ、Ｔｉ、ＥｒあるいはＧｄＳｉ２を用いれば、Φｅｆｆ，ｐ＝０．７５ｅＶ程度となる。
【００７６】
また、本実施の形態においては、不純物の導入されていない真性半導体シリコンをチャネル領域とする場合について説明した。しかしながら、チャネル領域をｎ型やｐ型半導体にすることによって、例えば、ドレイン電流量を変調することも可能である。しかしながら、チャネル領域の不純物による電子の散乱が生じると、共鳴トンネリング現象を阻害する恐れがある。したがって、チャネル領域は、不純物の導入されていない真性半導体であることが望ましい。
【００７７】
（第２の実施の形態）
本発明の第２の実施の形態の半導体装置は、ゲート電極を有しないこと以外は、第１の実施の形態と同様であるので記述を省略する。
【００７８】
図２０は、本実施の形態の半導体装置の説明図である。図２０（ａ）が斜視図、図２０（ｂ）がチャネル長方向に対して垂直な断面図、図２０（ｃ）が、チャネル長方向に対して平行かつ基板に平行な断面図である。
【００７９】
図２０に示すように、本実施の形態の半導体装置は、例えば、シリコンの半導体基板１００に形成されている。そして、金属を含有するソース電極１０２と、金属を含有するドレイン電極１０４を備えている。このソース電極１０２、およびドレイン電極１０４は、例えば、ＮｉＳｉ等の金属シリサイドあるいは金属で形成される。
【００８０】
そして、ソース電極１０２とドレイン電極１０４にはさまれ、不純物の導入されていない真性半導体シリコンで形成されるチャネル領域１０６を備えている。そして、ソース電極１０２とドレイン電極１０４との間の距離がチャネル長（Ｌｃｈ）（図２０（ｃ））となる。
【００８１】
そして、このチャネル領域１０６が、半導体基板１００に垂直な、厚さ（Ｔｓｉ）（図２０（ｂ））を持って相対する２つの主面を有している。そして、このチャネル領域１０６は、その高さに相当するチャネル幅（Ｗｃｈ）（図２０（ｂ））を有している。
【００８２】
第１の実施の形態で説明したように、チャネル領域１０６の伝導帯下端の形状、すなわち、共鳴ポテンシャルの形状は、チャネル領域上にゲート絶縁膜を介してゲート電極を設けることで変調が可能になる。
【００８３】
そして、半導体装置が微分負性抵抗を示すか否かは、この共鳴ポテンシャルの形状に依存する。このため、ゲート電極を有する構造とすることによって、微分負性抵抗特性を現出させることは容易となる。
【００８４】
もっとも、本実施の形態のようにゲート電極を有しない構造であったとしても、微分負性抵抗特性を現出させることは可能であり、必ずしも、ゲート電極は本発明の必須の構成要素ではない。
【００８５】
以下、キャリアが電子である場合を例に説明する。
【００８６】
本実施の形態の半導体装置においては、動作電圧として、ソース電極およびドレイン電極間にドレイン電圧（Ｖｄｓ）が０Ｖから所定の正電圧の間で印加される。
【００８７】
そして、ドレイン電圧が特定の電圧範囲にある場合に、微分負性抵抗特性を示すよう動作する。
【００８８】
図２１には、本実施の形態の半導体装置に動作電圧を印加した場合の、エネルギーバンド図を示す。図２１（ａ）は本実施の形態の半導体装置のチャネル長方向に対して平行かつ基板に平行な断面図、図２１（ｂ）は、図２１（ａ）のチャネル長方向に対応する動作時のエネルギーバンド図である。図２１（ｂ）では、ドレイン電圧（Ｖｄｓ）が０Ｖの場合を示している。
【００８９】
まず、ソース電極１０２とチャネル領域１０６、および、ドレイン電極１０４とチャネル領域１０６との間には、図２１（ｂ）に示すように、ショットキー障壁高さΦＢｎを有するショットキー障壁が形成されている。ここで、ショットキー障壁高さΦＢｎは、ソース電極またはドレイン電極を形成する金属を含有する材料と、チャネル領域を形成する半導体材料とから決定される値である。
【００９０】
なお、図２１（ｂ）のエネルギーバンド図においては、Ｅｆｓ、Ｅｆｄはそれぞれソース電極、ドレイン電極及びチャネル領域のフェルミレベルである。
【００９１】
そして、本実施の形態の半導体装置は、第１の実施の形態同様、これら二つのショットキー障壁が共鳴障壁となることによって、微分負性抵抗特性を示すよう動作する。
【００９２】
そして、本実施の形態の半導体装置は、図２１（ｂ）に示すように、半導体装置に動作電圧を印加した場合に、チャネル領域の伝導帯下端が、下に凸の形状を呈するよう、半導体装置の構成要素の材料、構造および動作条件が決定されている。
【００９３】
ここで、エネルギーバンド図において、チャネル領域の伝導帯の下端が下に凸の形状を呈するのは、動作電圧印加時に下記の条件式が充足される時である。
ΔＶ＝ΦＢｎ−Ｖｎ＞０
ここで、Ｖｎは動作時のチャネル領域のフェルミ準位（Ｅｆ）と、チャネル領域のエネルギーバンドの伝導帯下端のエネルギー（Ｅｃ）との差である。
【００９４】
例えば、ソース電極およびドレイン電極をＮｉＳｉ、チャネル領域を真性半導体シリコンとした場合、ΦＢｎ＝０．７５ｅＶ、Ｖｎ＝０．５５ｅＶとなるため、ΔＶ＝ΦＢｎ−Ｖｎ＝０．２０ｅＶ＞０と、上記条件式が充足されることになる。
【００９５】
本実施の形態の半導体装置によれば、第１の実施の形態に比較して、ゲート電極を有しないため、一層容易に微分負性抵抗特性を示すよう動作する半導体装置の実現が可能となる。
【００９６】
（第３の実施の形態）
本発明の第３の実施の形態の半導体装置は、ＳＯＩ基板上に形成されている、いわゆるプレーナ型のＭＩＳＦＥＴ構造を有すること以外は、第１の実施の形態と同様であるので記述を省略する。
【００９７】
図２２は、本発明の第３の実施の形態の半導体装置の素子構造を示す断面図である。
【００９８】
まず、ｐ型のシリコン基板１００上に、例えばシリコン酸化膜の埋め込み絶縁層１８０を介して、真性半導体シリコンのＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層が形成されている。
【００９９】
そして、金属を含有する、例えばＮｉＳｉのソース電極１０２およびドレイン電極１０４を備えている。そして、ソース電極１０２およびドレイン電極１０４にはさまれたＳＯＩ層がチャネル領域１０６となっている。
【０１００】
そして、チャネル領域１０６上にゲート絶縁膜１０８を介して例えば、ｎ型ポリシリコンのゲート電極１１０が形成されている。そして、ゲート電極１１０の両側面には、例えば、シリコン窒化膜のゲート側壁絶縁膜２２０が形成されている。
【０１０１】
そして、ソース電極１０２とドレイン電極１０４との間の距離が、ＭＩＳＦＥＴのチャネル長（Ｌｃｈ）となる。また、このチャネル領域１０６の厚さは、ＳＯＩ層の厚さ（Ｔｓｉ）で規定されている。また、図示しないが、図２２の紙面に垂直な方向に任意のチャネル幅（Ｗｃｈ）を有している。
【０１０２】
本実施の形態の半導体装置によれば、第１の実施の形態のＦｉｎ型構造に比較して構造が簡便なため、より容易に、微分負性抵抗特性を示す動作をする半導体装置が実現できる。また、Ｓｉ−ＬＳＩ上にプレーナ型ＭＩＳＦＥＴで回路が組まれている場合に、構造上の整合性がよいため、簡便に混載が可能となるという利点がある。
【０１０３】
なお、本実施の形態においては、ＳＯＩ基板上にプレーナ型の半導体装置を形成する場合について説明したが、必ずしもＳＯＩ基板上に形成することが本発明の半導体装置をプレーナ型で実現する場合において必須の要件となるわけではない。
【０１０４】
しかしながら、埋め込み絶縁層を有しないバルク基板上にプレーナ型の半導体装置を形成した場合、チャネル領域下部にできるリークパスが、共鳴トンネリング現象の阻害要因となる恐れがある。したがって、特に、プレーナ型の構造で本発明を実現する上では、ＳＯＩ基板上に半導体装置が形成されることが望ましい。
【０１０５】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
【０１０６】
例えば、実施の形態においては、半導体基板の材料やチャネル領域の材料がＳｉ（シリコン）ある場合について記述したが、本発明をその他の半導体材料とする半導体基板、例えば、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）、ＳｉＣ、ＧａＮ、ＧａＡｓ、ＩｎＰ等を材料とする半導体基板についても適用することが可能である。
【０１０７】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置、半導体装置の製造方法は、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【図面の簡単な説明】
【０１０８】
【図１】第１の実施の形態の半導体装置の説明図。
【図２】第１の実施の形態の半導体装置のエネルギーバンド図。
【図３】第１の実施の形態の半導体装置のドレイン電圧（Ｖｄｓ）−ドレイン電流（Ｉｄｓ）特性のシミュレーション結果を示す図。
【図４】第１の実施の形態の半導体装置の半導体装置動作時のエネルギーバンド図。
【図５】第１の実施の形態の半導体装置のチャネル領域中の電子状態密度をシミュレーションにより求めた結果を示す図。
【図６】第１の実施の形態の半導体装置の微分負性抵抗特性のチャネル長（Ｌｃｈ）依存性をシミュレーションした結果を示す図。
【図７】第１の実施の形態の半導体装置のチャネル長を変化させた場合のエネルギーバンド図。
【図８】第１の実施の形態の半導体装置の製造方法を示す図。
【図９】第１の実施の形態の半導体装置の製造方法を示す図。
【図１０】第１の実施の形態の半導体装置の製造方法を示す図。
【図１１】第１の実施の形態の半導体装置の製造方法を示す図。
【図１２】第１の実施の形態の半導体装置の製造方法を示す図。
【図１３】第１の実施の形態の半導体装置の製造方法を示す図。
【図１４】第１の実施の形態の半導体装置の製造方法を示す図。
【図１５】第１の実施の形態の半導体装置の製造方法を示す図。
【図１６】第１の実施の形態の半導体装置の製造方法を示す図。
【図１７】第１の実施の形態の半導体装置の製造方法を示す図。
【図１８】第１の実施の形態の半導体装置の製造方法を示す図。
【図１９】第１の実施の形態の半導体装置の製造方法を示す図。
【図２０】第２の実施の形態の半導体装置の説明図。
【図２１】第２の実施の形態の半導体装置の半導体装置動作時のエネルギーバンド図。
【図２２】第３の実施の形態の半導体装置の素子構造を示す断面図。
【図２３】従来の共鳴トンネリング現象を利用した微分負性抵抗素子のエネルギーバンド図
【符号の説明】
【０１０９】
１００ 半導体基板
１０２ ソース電極
１０４ ドレイン電極
１０６ チャネル領域
１０８ ゲート絶縁膜
１１０ ゲート電極
１８０ 埋め込み絶縁層
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、微分負性抵抗特性を有する半導体装置に関する。
【背景技術】
【０００２】
これまで、トンネル効果による微分負性抵抗を利用したさまざまな機能素子が提案されてきている（例えば、特許文献１）。高周波の発振、増幅などに用いられる微分負性抵抗素子は、唯一単体で数１００ＧＨｚの高周波を発振させることができるため、Ｅｓａｋｉダイオードに代表されるように世界中で研究開発されている素子である。中でも、二重障壁構造を形成し、特定のエネルギーを持った電子のみが障壁を通り抜ける共鳴トンネリング現象を利用した微分負性抵抗素子が、その高速動作特性や室温動作能性から注目されている。
【０００３】
図２３に、従来の共鳴トンネリング現象を利用した微分負性抵抗素子のエネルギーバンド図を示す。図２３のように、例えば、ＧａＡｓをより障壁の高いＡｌＡｓで挟み込む構造を有している。そして、このような、異なる２種類以上の化合物半導体を接合したヘテロ接合障壁を共鳴障壁として利用している。
【０００４】
【特許文献１】特開平６−３０２６２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
もっとも、従来の共鳴トンネリング現象を利用した微分負性抵抗素子は、異なる２種類以上の化合物半導体を接合したヘテロ接合障壁利用しているため、製造工程が複雑になるという問題がある。また、一般に、ヘテロ接合を形成するプロセスの特殊性ゆえに、他の半導体素子との混載が困難となっている。このため、製造工程が簡略化でき、他の半導体素子との混載を容易にするモノリシックな、共鳴トンネリング現象を利用した微分負性抵抗素子が求められている。
【０００６】
特に、従来の共鳴トンネリング現象を利用した微分負性抵抗素子は、化合物半導体により形成されている。このため、様々な機能を高い集積度で容易に実現可能なＳｉ−ＬＳＩと、微分負性抵抗素子との混載は不可能であった。
【０００７】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、ソース電極およびドレイン電極と、チャネル領域との間に形成されるショットキー障壁を共鳴障壁とすることによって、モノリシックな、微分負性抵抗特性を有する半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体装置は、金属を含有するソース電極と、金属を含有するドレイン電極と、前記ソース電極と前記ドレイン電極とにはさまれ、半導体で形成されるチャネル領域とを備える半導体装置であって、前記ソース電極および前記ドレイン電極と、前記チャネル領域との間にショットキー障壁が形成され、前記ショットキー障壁が共鳴障壁となることによって、微分負性抵抗特性を示すよう動作することを特徴とする。
【０００９】
ここで、前記チャネル領域のエネルギーバンド図において、動作電圧印加時にキャリアが電子である場合には、前記チャネル領域の伝導帯の下端が下に凸の形状を呈し、キャリアが正孔である場合には、前記チャネル領域の価電子帯の上端が上に凸の形状を呈することが望ましい。
【００１０】
ここで、前記チャネル領域上に、ゲート絶縁膜を介して、ゲート電極を有することが望ましい。
【００１１】
ここで、前記半導体が真性半導体であることが望ましい。
【００１２】
ここで、前記半導体がシリコンであることが望ましい。
【００１３】
ここで、前記チャネル領域のチャネル長が７．５ｎｍ以上１０ｎｍ以下であることが望ましい。
【００１４】
ここで、前記チャネル領域が相対する２つの主面を有し、前記２つの主面上に、前記ゲート絶縁膜を介して前記ゲート電極が形成されていることが望ましい。
【００１５】
ここで、ＳＯＩ基板上に形成されていることが望ましい。
【発明の効果】
【００１６】
本発明によれば、ソース電極およびドレイン電極と、チャネル領域の間に形成されるショットキー障壁を共鳴障壁とする、モノリシックな、微分負性抵抗特性を有する半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を用いて本発明の実施の形態について説明する。
【００１８】
（第１の実施の形態）
本発明の第１の実施の形態の半導体装置は、金属を含有するソース電極と、金属を含有するドレイン電極と、これらのソース電極と前記ドレイン電極とにはさまれ、半導体で形成されるチャネル領域とを備えている。そして、ソース電極およびドレイン電極と、チャネル領域との間にショットキー障壁が形成されている。そして、これらのショットキー障壁が共鳴障壁となることによって、微分負性抵抗特性を示すよう動作する。
【００１９】
また、チャネル領域上に、ゲート絶縁膜を介して、ゲート電極を有する。また、チャネル領域を形成する半導体が、シリコンの真性半導体である。
【００２０】
さらに、チャネル領域が相対する２つの主面を有し、２つの主面上に、ゲート絶縁膜を介してゲート電極が形成されている、いわゆるＦｉｎ型ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）構造を有している。
【００２１】
そして、本実施の形態の半導体装置は、動作電圧印加時に、キャリアが電子である場合には、チャネル領域のエネルギーバンド図において、チャネル領域の伝導帯の下端が下に凸の形状を呈する。
【００２２】
以下、キャリアが電子である場合を例に説明する。
【００２３】
本実施の形態の半導体装置においては、動作電圧として、ゲート電極に一定のゲート電圧（Ｖｇ）が印加される。また、動作電圧として、ソース電極およびドレイン電極間にドレイン電圧（Ｖｄｓ）が０Ｖから所定の正電圧の間で印加される。
【００２４】
そして、ドレイン電圧が特定の電圧範囲にある場合に、微分負性抵抗特性を示すよう動作する。
【００２５】
図１は、本実施の形態の半導体装置の説明図である。図１（ａ）が斜視図、図１（ｂ）がチャネル長方向に対して垂直な断面図、図１（ｃ）が、チャネル長方向に対して平行かつ基板に平行な断面図である。
【００２６】
図１に示すように、本実施の形態の半導体装置は、例えば、シリコンの半導体基板１００上に形成されている。そして、金属を含有するソース電極１０２と、金属を含有するドレイン電極１０４を備えている。このソース電極１０２、およびドレイン電極１０４は、例えば、ＮｉＳｉ等の金属シリサイドあるいは金属で形成される。
【００２７】
そして、ソース電極１０２とドレイン電極１０４にはさまれ、不純物の導入されていない真性半導体シリコンで形成されるチャネル領域１０６を備えている。そして、ソース電極１０２とドレイン電極１０４との間の距離が、ＭＩＳＦＥＴのチャネル長（Ｌｃｈ）（図１（ｃ））となる。
【００２８】
そして、このチャネル領域１０６が、半導体基板１００に垂直な、厚さ（Ｔｓｉ）（図１（ｂ））を持って相対する２つの主面を有している。そして、この２つの主面上に、それぞれ、例えばシリコン酸化膜からなるゲート絶縁膜１０８が形成されている。そして、２つの主面上に、ゲート絶縁膜１０８を介して、例えば高濃度のｎ型ポリシリコンからなるゲート電極１１０が形成されている。そして、このＦｉｎ型ＭＩＳＦＥＴのチャネル領域１０６は、そのＦｉｎ高さに相当するチャネル幅（Ｗｃｈ）（図１（ｂ））を有している。
【００２９】
なお、２つの主面上のゲート電極１１０は、ゲート配線１２０で電気的に接続されている。また、ゲート配線１２０とチャネル領域１０６の間には、例えば、シリコン窒化膜からなる絶縁膜１２０が形成されている。したがって、本実施の形態の半導体装置は、いわゆるダブルゲート構造を有するＦｉｎ型ＭＩＳＦＥＴである。
【００３０】
図２には、本実施の形態の半導体装置のチャネルにおけるエネルギーバンド図を示す。図２（ａ）は本実施の形態の半導体装置のチャネル長方向に対して平行かつ基板に平行な断面図、図２（ｂ）は、図２（ａ）のチャネル長方向に対応する動作時のエネルギーバンド図、図２（ｃ）はゲート電圧Ｖｇを変化させた場合のチャネル領域の伝導帯下端のポテンシャル変動を示す図である。
【００３１】
まず、ソース電極１０２とチャネル領域１０６、および、ドレイン電極１０４とチャネル領域１０６との間には、図２（ｂ）に示すように、実効的ショットキー障壁高さΦｅｆｆを有するショットキー障壁がそれぞれ形成されている。ここで、実効的ショットキー障壁高さΦｅｆｆとは、ソース電極またはドレイン電極を形成する金属を含有する材料と、チャネル領域を形成する半導体材料との間のショットキー障壁高さΦＢに、チャネル領域厚さが薄くなること等による量子閉じ込め効果で変動する障壁高さ分を加味したものである（Ｊ．Ｇｕｏ ｅｔ ａｌ．“Ａ Ｃｏｍｐｕｔａｔｉｏｎａｌ Ｓｔｕｄｙ ｏｆ Ｔｈｉｎ−Ｂｏｄｙ，Ｄｏｕｂｌｅ−Ｇａｔｅ，Ｓｈｏｔｔｋｙ Ｂａｒｒｉｅｒ ＭＯＳＦＥＴｓ”，ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ． Ｄｅｖｉｃｅｓ ４９， １８９７（２００２） 参照）。
【００３２】
なお、図２（ｂ）（ｃ）のＥｆｓおよびＥｆｄはそれぞれソース電極およびドレイン電極のフェルミレベルである。
【００３３】
そして、本実施の形態の半導体装置は、これら二つのショットキー障壁が共鳴障壁となることによって、微分負性抵抗特性を示すよう動作する。すなわち、動作ゲート電圧が印加されている時、チャネル領域には、これらのショットキー障壁ではさまれた量子井戸が形成される。これらのショットキー障壁ではさまれた量子井戸には、量子準位が形成される。そして、ドレイン電極にドレイン電圧が印加されると、ソース電極中の電子が二つのショットキー障壁をトンネリングして、ドレイン電極に到達しドレイン電流となる。このとき、量子準位に共鳴したエネルギーを持つ電子のみがトンネリングしてドレイン電極に到達できる。そして、トンネリングする電子の量は必ずしもドレイン電圧に比例しない。このため、ドレイン電圧−ドレイン電流特性において、ドレイン電圧の増加に従いドレイン電流が減少する領域が存在するという微分負性抵抗特性を示すよう半導体装置が動作する。
【００３４】
このように、本実施の形態の半導体装置は、図２３に示すような従来の微分負性抵抗素子が、ヘテロ接合障壁で量子井戸を形成していたことにかえて、ソース電極およびドレイン電極とチャネル領域の半導体との間のショットキー障壁で量子井戸を形成している。
【００３５】
また、本実施の形態の半導体装置は、図２（ｂ）に示すように、動作電圧印加時に、半導体装置の動作時のチャネル領域の伝導帯下端が、下に凸の形状を呈するよう、半導体装置の構成要素の材料、構造および動作条件が決定されている。図２（ｂ）においては、ドレイン電圧（Ｖｄｓ）＝０Ｖの場合のエネルギーバンド図を示している。
【００３６】
このように、チャネル領域の伝導帯下端が下に凸の形状を有することによって、ショットキー障壁ではさまれた量子井戸が形成されるため、半導体装置が微分負性抵抗を示すよう動作する。
【００３７】
そして、図２（ｃ）に示すように、チャネル領域の伝導帯下端の形状は、例えば、ゲート電圧Ｖｇを変化させることによって、制御することが可能である。例えば、負のゲート電圧を印加することにより、チャネル領域の伝導帯下端の形状、すなわち、エネルギーバンドを上に凸になるよう変動させることが可能である。また、例えば、正のゲート電圧を印加することにより、チャネル領域の伝導帯下端の形状、すなわち、エネルギーバンドを一層下に凸になるよう変動させることが可能である。したがって、半導体装置の構成要素の材料、構造等で決定されるチャネル領域の伝導帯下端の形状が上に凸であったとしても、ゲート電極に印加する動作電圧を制御することで、微分負性抵抗動作を実現可能とすることができる。
【００３８】
ここで、エネルギーバンド図において、チャネル領域の伝導帯の下端が下に凸の形状を呈するのは、下記の条件式が充足される時である。
ΔＶ＝Ｖｇ−{(Φｍ−χ)−Φｅｆｆ}＞０・・・（式１）
ここで、Ｖｇは動作時に印加されるゲート電圧、Φｍはゲート電極材料の仕事関数、χはチャネル領域の半導体材料の電子親和力、Φｅｆｆは電子に対する実効的なショットキー障壁高さである。
【００３９】
次に、本実施の形態の半導体装置の示す微分負性抵抗特性について、シミュレーション結果を参照しつつ説明する。シミュレーションは、図１（ｃ）に示した構造をもとに行われている。
【００４０】
シミュレーションは、非平衡グリーン関数（ＮＥＧＦ）法（Ｊ．Ｇｕｏ ｅｔ ａｌ．“Ａ Ｃｏｍｐｕｔａｔｉｏｎａｌ Ｓｔｕｄｙ ｏｆ Ｔｈｉｎ−Ｂｏｄｙ，Ｄｏｕｂｌｅ−Ｇａｔｅ，Ｓｈｏｔｔｋｙ Ｂａｒｒｉｅｒ ＭＯＳＦＥＴｓ”，ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ． Ｄｅｖｉｃｅｓ ４９， １８９７（２００２） 参照）により、チャネル長方向に沿ったバリスティックな量子伝導効果を一次元的に計算した。この際、チャネル領域のチャネル厚さ方向の量子閉じ込め効果もシュレーディンガー方程式を解くことにより、考慮した。そして最終的に、これらの量子伝導効果と量子閉じ込め効果を、ポアソン方程式に対して自己無憧着（ｓｅｌｆ−ｃｏｎｓｉｓｔｅｎｔ)に解いている。
【００４１】
なお、シミュレーションにおいては、半導体装置のチャネル長（Ｌｃｈ）は１０ｎｍ、ゲート絶縁膜の酸化膜換算膜厚（Ｔｉｎｓ）は１ｎｍとしている。また、チャネル領域は真性シリコンとし、チャネル領域の厚さ（Ｔｓｉ）は３ｎｍ、チャネル領域幅（Ｗｃｈ）は１μｍとしている。また、チャネル長方向の電子の実効有効質量（ｍ＊）は、０．９８ｍ０としている。また、温度（Ｔ）は３００Ｋである。
【００４２】
そして、ソース電極とドレイン電極は、真性半導体シリコンとの間のショットキー障壁高さΦＢが、０．７５ｅＶとなる金属または金属シリサイドを仮定している。例えば、ＮｉＳｉ、Ａｕ（金）あるいはＰｄ（パラジウム）が挙げられる。実際のシミュレーションにおいては、量子閉じ込め効果を考慮して、ショットキー障壁高さは、ΦＢより４０ｍＶ高い０．７９ｅＶの実効ショットキー障壁高さΦｅｆｆを用いて計算している。
【００４３】
また、ゲート電極材料の仕事関数（Φｍ）は、４．０５ｅＶとした。Φｍが４．０５ｅＶとなる材料としては、Ｐ（リン）を例えば、１Ｅ２０ａｔｏｍｓ／ｃｍ３以上と高濃度にドープしたｎ型ポリシリコンが挙げられる。
【００４４】
図３は、本実施の形態の半導体装置のドレイン電圧（Ｖｄｓ）−ドレイン電流（Ｉｄｓ）特性のシミュレーション結果を示す図である。図３（ａ）、図３（ｂ）および図３（ｃ）は、それぞれ、ゲート電圧（Ｖｇ）が、０．０Ｖ、０．１Ｖ、０．２Ｖの場合を示す。
【００４５】
図３に示すように、Ｖｇ＝０．２Ｖで特に顕著であるが、すべてのゲート電圧範囲で、微分負性抵抗特性を示す動作をしていることがわかる。
【００４６】
図４は、上記シミュレーション条件のＶｇ＝０．２Ｖの場合で、ドレイン電圧（Ｖｄｓ）を変化させた場合の、半導体装置動作時のエネルギーバンド図を示す。横軸は、チャネル長に沿った方向の距離、縦軸が電子のエネルギーである。
【００４７】
図４に示すように、チャネル領域の伝導帯の下端が、動作時に下に凸の形状を呈していることがわかる。上述のように、このようにチャネル領域の伝導帯の下端が、下に凸の形状を呈することで、ショットキー障壁ではさまれた量子井戸が形成されるため、半導体装置が微分負性抵抗を示すよう動作する。
【００４８】
図５は、微分負性抵抗が現れている場合の、チャネル領域中の電子状態密度をシミュレーションにより求めた結果を示す図である。図５（ａ）がＶｇ＝０．２Ｖ、図５（ｂ）がＶｇ＝０．２５Ｖの場合である。そして、横軸は、チャネル長に沿った方向の距離、縦軸が電子のエネルギーであり、電子のエネルギーが増大する方向を上と定義している。そして、図中に電子状態密度を、濃淡で示している。
【００４９】
図５に示すように、微分負性抵抗が現れている場合、ソース電極側のショットキー障壁を透過して、ドレイン電極に向かう電子波が、ドレイン電極側のショットキー障壁により跳ね返されてしまい、空間電荷として局在化してしまう。特に、図５（ｂ）のＶｇ＝０．２５Ｖの場合で顕著である。ドレイン電圧の単調増加とともに、ソース電極側のショットキー障壁を透過する電子の数は単調増加する。
【００５０】
しかしながら、ゲート電極により変調される、エネルギーバンド図における伝導帯下端の形状、すなわち、共鳴ポテンシャルの形状により、ドレイン電極側のショットキー障壁を電子がうまく通過できず、ドレイン電極までたどり着けない場合が生ずる。すなわち、ソース電極からドレイン電極への電流とならない場合が生ずる。このようなメカニズムにより、本実施の形態の半導体装置は微分負性抵抗特性を示すよう動作する。
【００５１】
次に、本実施の形態の半導体装置について、微分負性抵抗特性のチャネル長（Ｌｃｈ）依存性をシミュレーションした結果を図６に示す。図６（ａ）、図６（ｂ）および図６（ｃ）は、それぞれ、Ｌｃｈ＝１０ｎｍ、７．５ｎｍ、５ｎｍの場合を示している。チャネル長以外の条件は、上述のシミュレーションの場合の条件と同様である。
【００５２】
それぞれのチャネル長の場合について、ゲート電極を変調させて、微分負性抵抗特性の現出を確認している。Ｌｃｈ＝７．５ｎｍでは、微分負性抵抗特性のピーク（ｐｅａｋ）−バレー（ｖａｌｌｅｙ）比が、Ｌｃｈ＝１０ｎｍの場合に比較して小さくなっている。そして、Ｌｃｈ＝５ｎｍまで小さくなると、明瞭な微分負性抵抗特性は現出していない。
【００５３】
図７は、チャネル長を変化させた場合のエネルギーバンド図である。横軸は、チャネル長に沿った方向の距離、縦軸が電子のエネルギーである。また、Ｌｃｈ＝７．５ｎｍおよび１０ｎｍで負性抵抗特性を示す条件、すなわちドレイン電圧（Ｖｄｓ）が０．２Ｖ、ゲート電極（Ｖｇ）が０．２Ｖでのエネルギーバンド図を示している。
【００５４】
図７に示すように、２つのショットキー障壁で囲まれた量子井戸の底（Ｂｏｔｔｏｍ ｏｆ Ｃａｖｉｔｙ）の深さは、チャネル長が短くなるにつれて浅くなる。加えて、量子井戸のポテンシャルエネルギーレベルも上昇している。
【００５５】
このような場合、数の少ない高いエネルギーレベルを有する電子しか、共鳴トンネリング現象に寄与できないことになる。そして、チャネル長が短くなると、多くの原子がソース電極からドレイン電極に直接トンネリングしてしまうことになる。このような理由により、チャネル長が短くなると、微分負性抵抗特性が現出しない場合が生ずると考えられる。
【００５６】
したがって、本実施の形態の半導体装置において、チャネル領域のチャネル長が７．５ｎｍ以上１０ｎｍ以下であることが望ましい。ここで、上限を１０ｎｍと限定しているのは、シリコン中の電子の室温における平均自由行程がおよそ１０ｎｍであることに由来する（非特許文献、Ｎ． Ｓａｎｏ，
“Ｋｉｎｅｔｉｃ ｓｔｕｄｙ ｏｆ ｖｅｌｏｃｉｔｙ ｄｉｓｔｒｉｂｕｔｉｏｎｓ ｉｎ ｎａｎｏｓｃａｌｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅｓ ｕｎｄｅｒ ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ ｏｐｅｒａｔｉｏｎ”， Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ ８５，４２０８（２００４） 参照）。すなわち、本実施の形態の半導体装置において室温動作を考える場合、１０ｎｍよりチャネル長が長くなった場合、チャネル領域で電子が散乱される確率が高まり、共鳴トンネリング現象が阻害されるおそれがあるからである。
【００５７】
次に、本実施の形態の半導体装置の製造方法について、図８ないし図１９を参照して説明する。
【００５８】
まず、図８の平面図、図８のＡ−Ａ’方向の断面図である図９および図８のＢ−Ｂ’方向の断面図である図１０に示すように、面方位（１００）面の真性半導体シリコン基板１００に５０〜１００ｎｍ程度のシリコン窒化膜等のマスク材となる絶縁膜２１０を堆積する。その後、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により絶縁膜２１０とシリコン基板１００をエッチングし、素子領域２０１および素子分離領域となる溝を形成する。
【００５９】
次に、図１１の平面図、図１１のＣ−Ｃ’方向の断面図である図１２および図１１のＤ−Ｄ’方向の断面図である図１３に示すように、素子分離領域となる溝にシリコン酸化膜等の絶縁膜２１５が堆積され、この絶縁膜２１５が化学的機械的研磨法（以下、ＣＭＰともいう）等により、絶縁膜２１０の上面まで平坦化され、素子分離領域が形成される。このとき、素子分離耐圧の向上や、寄生トランジスタのリーク電流低減のため、素子分離領域下にｐ型の不純物をイオンインプランテーション等によって導入しても構わない。その後、絶縁膜２１５の一部が除去され、素子領域２０１の側面が露出するよう溝２０５が形成される。
【００６０】
次に、図１４の平面図、図１４のＥ−Ｅ’方向の断面図である図１５および図１４のＦ−Ｆ’方向の断面図である図１６に示すように、素子領域２０１の側面部にゲート絶縁膜１０８が形成される。このゲート絶縁膜１０８としては、例えば、熱酸化法によるシリコン酸化膜であってもよいし、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法や、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法による高誘電体膜であっても構わない。
【００６１】
次に、ゲート絶縁膜１０８上にゲート電極１１０となる導電材が堆積され、溝２０５が埋め込まれる。その後、ＣＭＰにより、絶縁膜２１０の上面が露出するまで埋め込まれた導電材およびゲート絶縁膜が平坦化される。ここで、ゲート電極１１０となる導電材は、例えば、（ドープト）ポリシリコン、シリサイド、金属等の材料からなる。
【００６２】
次に、図１７の平面図、図１７のＧ−Ｇ’方向の断面図である図１８および図１７のＨ−Ｈ’方向の断面図である図１９に示すように、ゲート配線１２０となる導電材が堆積される。そして、リソグラフィーおよびＲＩＥにより、２つのゲート電極１１０を物理的かつ電気的に接続するように、ゲート配線１２０が形成される。ここで、ゲート配線１２０は、例えば、（ドープト）ポリシリコン、シリサイド、金属等の材料からなる。
【００６３】
その後、例えば、シリコン窒化膜からなる側壁絶縁膜２２０がゲート配線１２０の両側に形成される。
【００６４】
次に、側壁絶縁膜２２０の両側に露出する素子領域２０１上を、希フッ酸などによって洗浄する。その後、例えば、Ｎｉをスパッタし、熱処理を行うことにより、素子領域２０１のシリコンをシリサイド化する。その後、硫酸と過酸化水素水との混合溶液等により、未反応のＮｉを除去する。
【００６５】
このようにして、ＮｉＳｉからなるソース電極１０２およびドレイン電極１０４が形成される。そして、ソース電極１０２とドレイン領域ではさまれた領域が、チャネル領域１０６となる。
【００６６】
以上のようにして、本実施の形態の半導体装置が形成される。
【００６７】
以上説明した、本実施の形態の微分負性抵抗特性を示すよう動作する半導体装置は、従来の微分負性抵抗素子と異なり、半導体がシリコン単体で構成されるモノリシックな半導体装置である。そして、素子構造も、通常Ｓｉ−ＬＳＩのＣＭＯＳ回路を構成するＦｉｎ型ＭＩＳＦＥＴと同様の構造で実現されている。
【００６８】
特に、量子井戸を、通常のＭＩＳＦＥＴで用いられる、ソース電極およびドレイン電極の金属または金属シリサイドとチャネル領域との間のショットキー障壁で形成するという画期的な構造となっている。このため、例えば、微分負性抵抗特性素子を用いた高周波発振回路を、Ｓｉ−ＬＳＩのＣＭＯＳ回路と容易に混載することが可能となり、極めて微細な高機能Ｓｉ−ＬＳＩが実現できる。
【００６９】
例えば、上記製造方法を利用して、通常のトランジスタ動作をするＦｉｎ型ＭＩＳＦＥＴを形成しようとする場合を考える。ソース電極およびドレイン電極のＮｉＳｉ形成前に、ショットキー障壁を下げてオーミックコンタクトを形成するためのｎ型不純物のイオン注入工程を設けるだけで、通常のトランジスタ特性を示すｎ型ＭＩＳＦＥＴの形成が可能である。また、ソース電極およびドレイン電極のＮｉＳｉ形成前にｐ型不純物のイオン注入工程を設けるだけで、通常のトランジスタ特性を示すｐ型ＭＩＳＦＥＴの形成が可能である。このように、通常のトランジスタ特性を示すＭＩＳＦＥＴと、本実施の形態の半導体装置は、同時に、同一基板上に製造することが極めて容易である。
【００７０】
なお、本実施の形態においては、電子をキャリアとする半導体装置を例に記述を行った。しかしながら、本発明は電子をキャリアとする半導体装置に限定されるものではなく、正孔をキャリアとする半導体装置にも適用可能である。
【００７１】
そして、キャリアが正孔である場合には、エネルギーバンド図において、動作電圧印加時に、チャネル領域の価電子帯の上端が上に凸の形状を呈することになる。
【００７２】
キャリアが正孔である場合には、動作電圧として、ゲート電極に一定のゲート電圧（Ｖｇ）が印加される。また、動作電圧として、ソース電極およびドレイン電極間にドレイン電圧（Ｖｄｓ）が０Ｖから所定の負電圧の間で印加される。
【００７３】
ここで、エネルギーバンド図において、チャネル領域の価電子帯の上端が上に凸の形状を呈するのは、下記の条件式が充足される時である。
ΔＶ＝Ｖｇ−{(Φｍ−χ)−（Ｅｇ−Φｅｆｆ，ｐ}＜０・・・（式２）
ここで、Ｖｇは動作時に印加されるゲート電圧、Φｍはゲート電極材料の仕事関数、χはチャネル領域の半導体材料の電子親和力、Ｅｇはシリコンのエネルギーギャップ、Φｅｆｆ，ｐは正孔に対する実効的なショットキー障壁高さである。
【００７４】
このような、条件を充足するソース電極、ドレイン電極およびゲート電極の組み合わせとしては、例えば、ソース、ドレイン電極にＡｌ、Ｔｉ、ＥｒあるいはＧｄＳｉ２を用い、ゲート電極にBを１Ｅ２０ａｔｏｍｓ／ｃｍ３以上と高濃度にドープしたｐ型ポリシリコン電極を用いて、ゲート電極に負の電圧を印加した組み合わせが挙げられる。
【００７５】
例えば、Ｖｇ＝０Ｖ、Φｅｆｆ，ｐ＝０．７５ｅＶである場合、Ｅｇ＝１．１２ｅＶ、χ＝４．０５ｅＶであるので、上の（式２）は、
ΔＶ＝０−{(Φｍ−４．０５−１．１２＋０．７５}＝４．４２−Φｍ＜０
となる。したがって、Φｍ＝５．１７ｅＶ程度となる高濃度にドープしたｐ型ポリシリコン電極を用いると、４．４２−５．１７＜０となり、上記不等式が充足される。なお、先に例示したＡｌ、Ｔｉ、ＥｒあるいはＧｄＳｉ２を用いれば、Φｅｆｆ，ｐ＝０．７５ｅＶ程度となる。
【００７６】
また、本実施の形態においては、不純物の導入されていない真性半導体シリコンをチャネル領域とする場合について説明した。しかしながら、チャネル領域をｎ型やｐ型半導体にすることによって、例えば、ドレイン電流量を変調することも可能である。しかしながら、チャネル領域の不純物による電子の散乱が生じると、共鳴トンネリング現象を阻害する恐れがある。したがって、チャネル領域は、不純物の導入されていない真性半導体であることが望ましい。
【００７７】
（第２の実施の形態）
本発明の第２の実施の形態の半導体装置は、ゲート電極を有しないこと以外は、第１の実施の形態と同様であるので記述を省略する。
【００７８】
図２０は、本実施の形態の半導体装置の説明図である。図２０（ａ）が斜視図、図２０（ｂ）がチャネル長方向に対して垂直な断面図、図２０（ｃ）が、チャネル長方向に対して平行かつ基板に平行な断面図である。
【００７９】
図２０に示すように、本実施の形態の半導体装置は、例えば、シリコンの半導体基板１００に形成されている。そして、金属を含有するソース電極１０２と、金属を含有するドレイン電極１０４を備えている。このソース電極１０２、およびドレイン電極１０４は、例えば、ＮｉＳｉ等の金属シリサイドあるいは金属で形成される。
【００８０】
そして、ソース電極１０２とドレイン電極１０４にはさまれ、不純物の導入されていない真性半導体シリコンで形成されるチャネル領域１０６を備えている。そして、ソース電極１０２とドレイン電極１０４との間の距離がチャネル長（Ｌｃｈ）（図２０（ｃ））となる。
【００８１】
そして、このチャネル領域１０６が、半導体基板１００に垂直な、厚さ（Ｔｓｉ）（図２０（ｂ））を持って相対する２つの主面を有している。そして、このチャネル領域１０６は、その高さに相当するチャネル幅（Ｗｃｈ）（図２０（ｂ））を有している。
【００８２】
第１の実施の形態で説明したように、チャネル領域１０６の伝導帯下端の形状、すなわち、共鳴ポテンシャルの形状は、チャネル領域上にゲート絶縁膜を介してゲート電極を設けることで変調が可能になる。
【００８３】
そして、半導体装置が微分負性抵抗を示すか否かは、この共鳴ポテンシャルの形状に依存する。このため、ゲート電極を有する構造とすることによって、微分負性抵抗特性を現出させることは容易となる。
【００８４】
もっとも、本実施の形態のようにゲート電極を有しない構造であったとしても、微分負性抵抗特性を現出させることは可能であり、必ずしも、ゲート電極は本発明の必須の構成要素ではない。
【００８５】
以下、キャリアが電子である場合を例に説明する。
【００８６】
本実施の形態の半導体装置においては、動作電圧として、ソース電極およびドレイン電極間にドレイン電圧（Ｖｄｓ）が０Ｖから所定の正電圧の間で印加される。
【００８７】
そして、ドレイン電圧が特定の電圧範囲にある場合に、微分負性抵抗特性を示すよう動作する。
【００８８】
図２１には、本実施の形態の半導体装置に動作電圧を印加した場合の、エネルギーバンド図を示す。図２１（ａ）は本実施の形態の半導体装置のチャネル長方向に対して平行かつ基板に平行な断面図、図２１（ｂ）は、図２１（ａ）のチャネル長方向に対応する動作時のエネルギーバンド図である。図２１（ｂ）では、ドレイン電圧（Ｖｄｓ）が０Ｖの場合を示している。
【００８９】
まず、ソース電極１０２とチャネル領域１０６、および、ドレイン電極１０４とチャネル領域１０６との間には、図２１（ｂ）に示すように、ショットキー障壁高さΦＢｎを有するショットキー障壁が形成されている。ここで、ショットキー障壁高さΦＢｎは、ソース電極またはドレイン電極を形成する金属を含有する材料と、チャネル領域を形成する半導体材料とから決定される値である。
【００９０】
なお、図２１（ｂ）のエネルギーバンド図においては、Ｅｆｓ、Ｅｆｄはそれぞれソース電極、ドレイン電極及びチャネル領域のフェルミレベルである。
【００９１】
そして、本実施の形態の半導体装置は、第１の実施の形態同様、これら二つのショットキー障壁が共鳴障壁となることによって、微分負性抵抗特性を示すよう動作する。
【００９２】
そして、本実施の形態の半導体装置は、図２１（ｂ）に示すように、半導体装置に動作電圧を印加した場合に、チャネル領域の伝導帯下端が、下に凸の形状を呈するよう、半導体装置の構成要素の材料、構造および動作条件が決定されている。
【００９３】
ここで、エネルギーバンド図において、チャネル領域の伝導帯の下端が下に凸の形状を呈するのは、動作電圧印加時に下記の条件式が充足される時である。
ΔＶ＝ΦＢｎ−Ｖｎ＞０
ここで、Ｖｎは動作時のチャネル領域のフェルミ準位（Ｅｆ）と、チャネル領域のエネルギーバンドの伝導帯下端のエネルギー（Ｅｃ）との差である。
【００９４】
例えば、ソース電極およびドレイン電極をＮｉＳｉ、チャネル領域を真性半導体シリコンとした場合、ΦＢｎ＝０．７５ｅＶ、Ｖｎ＝０．５５ｅＶとなるため、ΔＶ＝ΦＢｎ−Ｖｎ＝０．２０ｅＶ＞０と、上記条件式が充足されることになる。
【００９５】
本実施の形態の半導体装置によれば、第１の実施の形態に比較して、ゲート電極を有しないため、一層容易に微分負性抵抗特性を示すよう動作する半導体装置の実現が可能となる。
【００９６】
（第３の実施の形態）
本発明の第３の実施の形態の半導体装置は、ＳＯＩ基板上に形成されている、いわゆるプレーナ型のＭＩＳＦＥＴ構造を有すること以外は、第１の実施の形態と同様であるので記述を省略する。
【００９７】
図２２は、本発明の第３の実施の形態の半導体装置の素子構造を示す断面図である。
【００９８】
まず、ｐ型のシリコン基板１００上に、例えばシリコン酸化膜の埋め込み絶縁層１８０を介して、真性半導体シリコンのＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層が形成されている。
【００９９】
そして、金属を含有する、例えばＮｉＳｉのソース電極１０２およびドレイン電極１０４を備えている。そして、ソース電極１０２およびドレイン電極１０４にはさまれたＳＯＩ層がチャネル領域１０６となっている。
【０１００】
そして、チャネル領域１０６上にゲート絶縁膜１０８を介して例えば、ｎ型ポリシリコンのゲート電極１１０が形成されている。そして、ゲート電極１１０の両側面には、例えば、シリコン窒化膜のゲート側壁絶縁膜２２０が形成されている。
【０１０１】
そして、ソース電極１０２とドレイン電極１０４との間の距離が、ＭＩＳＦＥＴのチャネル長（Ｌｃｈ）となる。また、このチャネル領域１０６の厚さは、ＳＯＩ層の厚さ（Ｔｓｉ）で規定されている。また、図示しないが、図２２の紙面に垂直な方向に任意のチャネル幅（Ｗｃｈ）を有している。
【０１０２】
本実施の形態の半導体装置によれば、第１の実施の形態のＦｉｎ型構造に比較して構造が簡便なため、より容易に、微分負性抵抗特性を示す動作をする半導体装置が実現できる。また、Ｓｉ−ＬＳＩ上にプレーナ型ＭＩＳＦＥＴで回路が組まれている場合に、構造上の整合性がよいため、簡便に混載が可能となるという利点がある。
【０１０３】
なお、本実施の形態においては、ＳＯＩ基板上にプレーナ型の半導体装置を形成する場合について説明したが、必ずしもＳＯＩ基板上に形成することが本発明の半導体装置をプレーナ型で実現する場合において必須の要件となるわけではない。
【０１０４】
しかしながら、埋め込み絶縁層を有しないバルク基板上にプレーナ型の半導体装置を形成した場合、チャネル領域下部にできるリークパスが、共鳴トンネリング現象の阻害要因となる恐れがある。したがって、特に、プレーナ型の構造で本発明を実現する上では、ＳＯＩ基板上に半導体装置が形成されることが望ましい。
【０１０５】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
【０１０６】
例えば、実施の形態においては、半導体基板の材料やチャネル領域の材料がＳｉ（シリコン）ある場合について記述したが、本発明をその他の半導体材料とする半導体基板、例えば、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）、ＳｉＣ、ＧａＮ、ＧａＡｓ、ＩｎＰ等を材料とする半導体基板についても適用することが可能である。
【０１０７】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置、半導体装置の製造方法は、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【図面の簡単な説明】
【０１０８】
【図１】第１の実施の形態の半導体装置の説明図。
【図２】第１の実施の形態の半導体装置のエネルギーバンド図。
【図３】第１の実施の形態の半導体装置のドレイン電圧（Ｖｄｓ）−ドレイン電流（Ｉｄｓ）特性のシミュレーション結果を示す図。
【図４】第１の実施の形態の半導体装置の半導体装置動作時のエネルギーバンド図。
【図５】第１の実施の形態の半導体装置のチャネル領域中の電子状態密度をシミュレーションにより求めた結果を示す図。
【図６】第１の実施の形態の半導体装置の微分負性抵抗特性のチャネル長（Ｌｃｈ）依存性をシミュレーションした結果を示す図。
【図７】第１の実施の形態の半導体装置のチャネル長を変化させた場合のエネルギーバンド図。
【図８】第１の実施の形態の半導体装置の製造方法を示す図。
【図９】第１の実施の形態の半導体装置の製造方法を示す図。
【図１０】第１の実施の形態の半導体装置の製造方法を示す図。
【図１１】第１の実施の形態の半導体装置の製造方法を示す図。
【図１２】第１の実施の形態の半導体装置の製造方法を示す図。
【図１３】第１の実施の形態の半導体装置の製造方法を示す図。
【図１４】第１の実施の形態の半導体装置の製造方法を示す図。
【図１５】第１の実施の形態の半導体装置の製造方法を示す図。
【図１６】第１の実施の形態の半導体装置の製造方法を示す図。
【図１７】第１の実施の形態の半導体装置の製造方法を示す図。
【図１８】第１の実施の形態の半導体装置の製造方法を示す図。
【図１９】第１の実施の形態の半導体装置の製造方法を示す図。
【図２０】第２の実施の形態の半導体装置の説明図。
【図２１】第２の実施の形態の半導体装置の半導体装置動作時のエネルギーバンド図。
【図２２】第３の実施の形態の半導体装置の素子構造を示す断面図。
【図２３】従来の共鳴トンネリング現象を利用した微分負性抵抗素子のエネルギーバンド図
【符号の説明】
【０１０９】
１００ 半導体基板
１０２ ソース電極
１０４ ドレイン電極
１０６ チャネル領域
１０８ ゲート絶縁膜
１１０ ゲート電極
１８０ 埋め込み絶縁層
【特許請求の範囲】
【請求項１】
金属を含有するソース電極と、
金属を含有するドレイン電極と、
前記ソース電極と前記ドレイン電極とにはさまれ、半導体で形成されるチャネル領域とを備える半導体装置であって、
前記ソース電極および前記ドレイン電極と、前記チャネル領域との間にショットキー障壁が形成され、
前記ショットキー障壁が共鳴障壁となることによって、微分負性抵抗特性を示すよう動作することを特徴とする半導体装置。
【請求項２】
前記チャネル領域のエネルギーバンド図において、動作電圧印加時にキャリアが電子である場合には、前記チャネル領域の伝導帯の下端が下に凸の形状を呈し、キャリアが正孔である場合には、前記チャネル領域の価電子帯の上端が上に凸の形状を呈することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記チャネル領域上に、ゲート絶縁膜を介して、ゲート電極を有することを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記半導体が真性半導体であることを特徴とする請求項１ないし請求項３記載の半導体装置。
【請求項５】
前記半導体がシリコンであることを特徴とする請求項１ないし請求項４記載の半導体装置。
【請求項６】
前記チャネル領域のチャネル長が７．５ｎｍ以上１０ｎｍ以下であることを特徴とする請求項１ないし請求項５記載の半導体装置。
【請求項７】
前記チャネル領域が相対する２つの主面を有し、
前記２つの主面上に、前記ゲート絶縁膜を介して前記ゲート電極が形成されていることを特徴とする請求項１ないし請求項６記載の半導体装置。
【請求項８】
ＳＯＩ基板上に形成されていることを特徴とする請求項１ないし請求項７記載の半導体装置。
【請求項１】
金属を含有するソース電極と、
金属を含有するドレイン電極と、
前記ソース電極と前記ドレイン電極とにはさまれ、半導体で形成されるチャネル領域とを備える半導体装置であって、
前記ソース電極および前記ドレイン電極と、前記チャネル領域との間にショットキー障壁が形成され、
前記ショットキー障壁が共鳴障壁となることによって、微分負性抵抗特性を示すよう動作することを特徴とする半導体装置。
【請求項２】
前記チャネル領域のエネルギーバンド図において、動作電圧印加時にキャリアが電子である場合には、前記チャネル領域の伝導帯の下端が下に凸の形状を呈し、キャリアが正孔である場合には、前記チャネル領域の価電子帯の上端が上に凸の形状を呈することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記チャネル領域上に、ゲート絶縁膜を介して、ゲート電極を有することを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記半導体が真性半導体であることを特徴とする請求項１ないし請求項３記載の半導体装置。
【請求項５】
前記半導体がシリコンであることを特徴とする請求項１ないし請求項４記載の半導体装置。
【請求項６】
前記チャネル領域のチャネル長が７．５ｎｍ以上１０ｎｍ以下であることを特徴とする請求項１ないし請求項５記載の半導体装置。
【請求項７】
前記チャネル領域が相対する２つの主面を有し、
前記２つの主面上に、前記ゲート絶縁膜を介して前記ゲート電極が形成されていることを特徴とする請求項１ないし請求項６記載の半導体装置。
【請求項８】
ＳＯＩ基板上に形成されていることを特徴とする請求項１ないし請求項７記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図５】
【図２】
【図３】
【図４】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図５】
【公開番号】特開２００８−３１１４５２（Ｐ２００８−３１１４５２Ａ）
【公開日】平成２０年１２月２５日（２００８．１２．２５）
【国際特許分類】
【出願番号】特願２００７−１５８１７３（Ｐ２００７−１５８１７３）
【出願日】平成１９年６月１５日（２００７．６．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２０年１２月２５日（２００８．１２．２５）
【国際特許分類】
【出願日】平成１９年６月１５日（２００７．６．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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