半導体装置の製造方法
【課題】N−chトランジスタとP−chトランジスタとの境界の寸法制御性に優れ、工程数の増加を最小限に抑制しながら、N−chトランジスタ及びP−chトランジスタのゲートパターンの高さが可能な限り揃った構造を実現する。
【解決手段】基板上のHigh−k膜よりなる絶縁膜上にポリシリコンを形成する。該ポリシリコン膜をエッチングする際にハロゲン系ガスを用いた低バイアス処理を施すことにより、下地のHigh−k膜の膜質を改善しながら、N−chトランジスタ及びP−chトランジスタに独立した仕事関数を持つ金属電極を形成する。
【解決手段】基板上のHigh−k膜よりなる絶縁膜上にポリシリコンを形成する。該ポリシリコン膜をエッチングする際にハロゲン系ガスを用いた低バイアス処理を施すことにより、下地のHigh−k膜の膜質を改善しながら、N−chトランジスタ及びP−chトランジスタに独立した仕事関数を持つ金属電極を形成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、特にN−chトランジスタ及びP−chトランジスタの各々に独立した仕事関数を持つゲート電極を有するゲートスタックを形成する方法に関する。
【背景技術】
【0002】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、ゲート絶縁膜として、SiO2の誘電率よりも高い誘電率を持つHigh−k絶縁膜(高誘電率絶縁膜)を用いる技術が提案されている。
【0003】
ゲート絶縁膜にHigh−k絶縁膜を用いると、ゲート下に高い電界を印加しながら、比較的厚いゲート絶縁膜を形成できるため、ゲートリーク電流を低減することが可能となる。
【0004】
しかしながら、High−k絶縁膜をゲート絶縁膜として用い、その上に従来用いられていたポリシリコン電極を用いると、フェルミレベルピニングと呼ばれる現象により、閾値電圧Vtが高くなってしまうという短所がある。また、ゲート電極の材料にポリシリコンを用いた場合、ゲート空乏化現象によりゲート容量が小さくなり、ゲート下に高い電界を印加することができず、トランジスタの駆動能力が低下するという問題もある。
【0005】
そこで、ゲート電極として従来のポリシリコンに代わって、メタルゲートを用いる技術が提案されている。ポリシリコンに代わってメタルゲートを用いる場合、メタルゲートはN−chトランジスタ及びP−chトランジスタの各々に独立した仕事関数を有する必要性がある。そのためには、N−chトランジスタ及びP−chトランジスタの各々の極性に適した材料を用いる必要性があり、ポリシリコンを用いる場合とは異なるプロセスフローが必要になる。
【0006】
以下、ゲート電極としてメタルゲート、ゲート絶縁膜としてHigh−k絶縁膜を用いた従来の半導体装置の製造方法について、図面を参照しながら説明する。
【0007】
図15(a)〜(d)、図16(a)〜(d)、並びに、図17(a)及び(b)は、従来の半導体装置の製造方法を工程順に説明する要部断面図である。なお、各図において、紙面に向かって左半分の領域がN−chトランジスタ形成領域Aであり、紙面に向かって右半分の領域がP−chトランジスタ形成領域Bであるとしている。
【0008】
図15(a)に示すように、シリコン基板1に素子形成領域を区画するシャロウトレンチ分離(STI)領域2を形成した後、シリコン基板1及びSTI領域2の上に、High−k絶縁膜3を形成する。続いて、High−k絶縁膜3の上に、犠牲層となるシリコン酸化膜(SiO2)4を形成する。続いて、シリコン酸化膜4の上に、N−chトランジスタ形成領域Aを覆うように、レジストパターン5を形成する。
【0009】
次に、図15(b)に示すように、レジストパターン5をマスクとしたウエットエッチングにより、下地のHigh−k絶縁膜3をエッチングしないように、シリコン酸化膜4をエッチング除去する。続いて、レジストパターン5を除去する。
【0010】
次に、図15(c)に示すように、シリコン基板1上の全面に、P−chトランジスタのバンドエネルギーのエッジに近い仕事関数を持つ金属膜6を堆積する。
【0011】
次に、図15(d)に示すように、金属膜6の上に、P−chトランジスタ形成領域Bを覆うように、レジストパターン7を形成する。
【0012】
次に、図16(a)に示すように、レジストパターン7をマスクとして、金属膜6をエッチング除去する。
【0013】
次に、図16(b)に示すように、レジストパターン7を除去した後、さらに、シリコン酸化膜4をウエットエッチにより除去する。
【0014】
次に、図16(c)に示すように、High−k絶縁膜3及び金属膜6の上に、金属膜8を堆積する。
【0015】
次に、図16(d)に示すように、N−chトランジスタ形成領域A及びP−chトランジスタ形成領域Bの両方に、ゲートパターンを形成するためのレジストパターン9を形成する。
【0016】
次に、図17(a)に示すように、レジストパターン9を用いたエッチングにより、金属膜6及び金属膜8を除去する。
【0017】
次に、図17(b)に示すように、レジストパターン9を除去すると、N−chトランジスタ形成領域Aには、金属膜8よりなるゲートパターンが形成されると共に、P−chトランジスタ形成領域Bには、金属膜6及び金属膜8よりなるゲートパターンが形成される。
【0018】
以上のように、従来の半導体装置の製造方法によると、上記の各工程を経ることで、デュアルメタルゲート構造が形成される。
【特許文献1】米国特許公開公報2004/0191974A1
【発明の開示】
【発明が解決しようとする課題】
【0019】
しかしながら、上記従来の半導体装置の製造方法によると、上記図15(b)を用いて説明したように、犠牲層としてのシリコン酸化膜4をウエットエッチングで除去するため、使用するフォトレジストに制約があり、N−chトランジスタ形成領域A及びP−chトランジスタ形成領域Bの境界の寸法制御が難しい。また、High−k絶縁膜3上のシリコン酸化膜4を選択的に除去することが困難であるため、シリコン酸化膜4を除去する際にその下地であるHigh−k絶縁膜3にダメージを与えやすい。
【0020】
また、上記図17(b)に示すように、N−chトランジスタ形成領域Aに形成された金属膜6よりなるゲートパターンと、P−chトランジスタ形成領域Bに形成された金属膜6及び金属膜8よりなるゲートパターンとは、その高さが揃っていないため、両チャネルのトランジスタともに、エッチングの下地となるゲート絶縁膜3にダメージを与えないように寸法制御を正確に行うことが難しい。
【0021】
前記に鑑み、本発明の目的は、N−chトランジスタとP−chトランジスタとの境界の寸法制御性に優れ、工程数の増加を最小限に抑制しながら、N−chトランジスタ及びP−chトランジスタのゲートパターンの高さが可能な限り揃った構造を実現する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【0022】
前記の目的を達成するため、本発明に係る半導体装置の製造方法の一側面では、金属膜を選択的にエッチングするために、該金属膜の下にバッファー層としてアモルファスシリコン層(以下、「a−Si層」と記載する)を形成する工程、a−Si層の除去をプラズマエッチングで行う工程を備える。さらに、a−Si層を除去する際のオーバーエッチ時には、バイアス電圧を下げることにより、High−k絶縁膜に与えるダメージを最小限に抑制しながら、High−k絶縁膜の膜質を改善する工程を備える。また、N−chトランジスタ形成領域及びP−chトランジスタ形成領域の双方に上記プロセスを用いることができるものである。
【0023】
これらの工程を適宜備えることにより、N−chトランジスタ形成領域及びP−chトランジスタ形成領域共に、寸法制御性及びゲート酸化膜特性に優れたCMOSデバイスを実現できる。
【発明の効果】
【0024】
本発明に係る半導体装置の製造方法の一側面による効果の一つとして、High−k絶縁膜よりなるゲート絶縁膜にダメージを与えることなく、信頼性に優れたメタルゲートプロセスを構築することができる。また、高いゲート寸法制御性が実現される。
【発明を実施するための最良の形態】
【0025】
(第1の実施形態)
以下、本発明の第1の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【0026】
図1(a)〜(d)、図2(a)〜(d)、並びに、図3(a)及び(b)は、本発明の第1の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。なお、各図においては、紙面に向かって左半分の領域がP−chトランジスタ形成領域Aであり、紙面に向かって右半分の領域がN−chトランジスタ形成領域Bであるとしている。
【0027】
まず、図1(a)に示すように、シリコン基板101に素子形成領域を区画するシャロウトレンチ分離(STI)領域102を形成した後、シリコン基板101及びSTI領域102の上に、例えばHfOxよりなるHigh−k絶縁膜103を形成する。続いて、High−k絶縁膜103の上に、a−Si層104を形成する。続いて、a−Si層104の上に、所定の領域、例えばP−chトランジスタ形成領域Aを覆うように、レジストパターン105を形成する。
【0028】
次に、図1(b)に示すように、レジストパターン105をマスクとしたドライエッチングにより、下地のHigh−k絶縁膜103に対して相対的に高いエッチング速度となるように、a−Si層104をエッチング除去する。このとき、下地のHigh−k絶縁膜103をエッチングしないように、少なくともHigh−k絶縁膜103が表面に露出するまでにエッチング時の印加バイアス電力は十分に低い値に抑制する。具体的には、Vpp値で100V以下であることが好ましく、さらには、50V以下であることがより好ましい。また、RF電力=0Wにする(バイアス電圧=0V)にすると更に好ましい。また、このときに用いるガスは、ハロゲン系ガス、すなわち、CF4若しくはSF6などのフッ素系ガス、Cl2若しくはHClといった塩素系ガス、又は、HBrのような臭素系ガスのいずれであってもよい。このような条件下で、a−Si層104をエッチングすることにより、a−Si層104のみがエッチングされ、下地であるHigh−k絶縁膜103はほとんどエッチングされない。さらに、High−k絶縁膜103の膜質はハロゲン系ガスのプラズマ処理によって膜質改善が図れることが知られている(例えば、C.S.Lai et al,JJAP 2005 Vol.44,pp2307-2310)。本実施形態では、ハロゲン系ガスのプラズマ処理をa−Si層104のエッチングと同時に行うことにより、優れた寸法制御性と膜質改善効果とを同時に実現することができる。
【0029】
次に、図1(c)に示すように、レジストパターン105を剥離した後、シリコン基板101上の全面に、金属膜106及びa−Si層107を堆積し、所定の領域、例えば、N−chトランジスタ形成領域Bを覆うように、レジストパターン108を形成する。ここで、金属膜106としては、シリコンの伝導帯電位から300mV以内(CB−100mV±300mVの範囲)の仕事関数を持つ金属を用いるが、さらに±200mVの範囲の仕事関数であることがより好ましい。
【0030】
次に、図1(d)に示すように、レジストパターン108をマスクに用いて、a−Si層107及び金属膜106をエッチングする。
【0031】
次に、図2(a)に示すように、レジストパターン108をマスクに用いて、a−Si層104をエッチング除去する。このときのエッチングは、上記図1(b)でのエッチング方法と同様に、低バイアスでハロゲン系ガスを用いることにより、寸法制御性を保持した上で、下地となるHigh−k絶縁膜103の膜質を改善する。その後、レジストパターン108を剥離する。
【0032】
次に、図2(b)に示すように、シリコン基板101上の全面に、金属膜109を堆積した後、P−chトランジスタ形成領域Aを覆うように、レジストパターン110を形成する。ここで、金属膜109はシリコンの価電子帯準位から300mV以内(VB+100mV±300mVの範囲)の仕事関数を持つ金属を用いるが、その値としてはVB±200mVであることがより好ましい。
【0033】
次に、図2(c)に示すように、レジストパターン110をマスクに用いて、金属膜109をエッチング除去する。
【0034】
次に、図2(d)に示すように、レジストパターン110をマスクに用いて、a−Si層107をエッチング除去した後、レジストパターン110を除去する。
【0035】
ここで、当該工程が終了した段階で、P−chトランジスタ形成領域Aにおける高さとN−chトランジスタ形成領域Bにおける高さの差分が10nm以下になるように、金属膜106及び金属膜109のそれぞれの堆積膜厚、金属膜106に対するオーバーエッチング量等を調整する。
【0036】
次に、図3(a)に示すように、a−Si層111を堆積した後、P−chトランジスタ形成領域A及びN−chトランジスタ形成領域Bにおいて、ゲートパターンを形成するためのレジストパターン112を形成する。
【0037】
次に、図3(b)に示すように、レジストパターン112をマスクに用いて、a−Si層111、金属膜109、及び金属膜106をエッチングした後、レジストパターン112を除去する。このようにして、P−chトランジスタ形成領域A及びN−chトランジスタ形成領域Bのぞれぞれに適した仕事関数を持つデュアルメタルゲート構造が完成する。
【0038】
以上のように、本発明の第1の実施形態に係る半導体装置の製造方法によると、ゲートパターン加工以外のP−chトランジスタ形成領域A及びN−chトランジスタ形成領域Bにおける全面加工を容易化し、ドライエッチング法を用いることによりP−chトランジスタ形成領域AとN−chトランジスタ形成領域Bとの境界の寸法制御性の精度を保持した上で、下地のHigh−k絶縁膜103の膜質を改善すると共に、金属膜106及び109の膜厚を調整することによりP−chトランジスタ形成領域A及びN−chトランジスタ形成領域Bの高さを制御可能としている。
【0039】
なお、上記本実施形態では、最初にP−chトランジスタ形成領域Aを覆うマスクを用いたプロセスフローを説明したが、逆に、最初にN−chトランジスタ形成領域Bを覆うマスクを用いた逆のプロセスフローを行うこともできる。
【0040】
また、上記本実施形態において、a−Si層111の代わりに、Pなどをドープしたa−Si層又はポリシリコン層を用いてもよく、さらには、タングステンなどの他の導電材料を用いてもよい。同様に、a−Si層104及び107の代わりに、Pなどをドープしたa−Si層又はポリシリコン層を用いてもよく、さらには、600℃以下で成膜される例えばp−SiN膜等、ハロゲン系プラズマエッチングでSiO2膜(又はHigh−k絶縁膜)膜に対する選択比を高く確保できる膜であれば、同様に用いることができる。
【0041】
また、本実施形態において、High−k絶縁膜103の下に、SiO2又はSiON膜等で形成されるInterface Layerを形成しておくとよい。
【0042】
また、本実施形態において、High−k絶縁膜103は、Hf、La、Al、Zr、Ta、Ti、Ba、Sr、Pb、及びScからなる群のうちから少なくともひとつ以上含む酸化物、シリケート膜、又はこれらの酸化窒化物から構成される。また、これらの積層膜であっても構わない。
【0043】
また、本実施形態において、金属膜106及び109は、Hf、Zr、Ti、Ta、Al、Ru、Pd、Pt、Co、Ni、Mo、及びLaからなる群のうちから選択される単体、又はそれらのSi、N、O、若しくはCの化合物、又は複合化合物から構成される。
【0044】
また、本実施形態において、P−chトランジスタ形成領域Aにおける高さとN−chトランジスタ形成領域Bにおける高さの差分が10nm以下になるように、金属膜106及び金属膜109の膜厚等を調整するとしたが、トランジスタを形成するゲート加工エッチングにおいて、領域Aと領域Bのエッチング速度に差異が見られる場合には、その差異を
補正する範囲において、高さを変化させてもよい。
【0045】
(第2の実施形態)
以下、本発明の第2の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【0046】
図4(a)〜(d)、図5(a)〜(d)、図6(a)〜(d)、並びに、図7(a)は、本発明の第2の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。なお、各図においては、紙面に向かって左半分の領域がP−chトランジスタ形成領域Aであり、紙面に向かって右半分の領域がN−chトランジスタ形成領域Bであるとしている。
【0047】
まず、図4(a)に示すように、シリコン基板201に素子形成領域を区画するシャロウトレンチ分離(STI)領域202を形成した後、シリコン基板201及びSTI領域202の上に、例えばSiOxよりなる絶縁膜203を形成する。続いて、絶縁膜203の上に、a−Si層204を形成する。続いて、a−Si層204の上に、所定の領域、例えばP−chトランジスタ形成領域Aを覆うように、レジストパターン205を形成する。
【0048】
次に、図4(b)に示すように、レジストパターン205をマスクに用いて、a−Si層204のみを選択的にエッチング除去する。
【0049】
次に、図4(c)に示すように、レジストパターン205を除去する。
【0050】
次に、図4(d)に示すように、a−Si層204をマスクに用いて、SiOxよりなる絶縁膜203を選択的にエッチング除去する。
【0051】
次に、図5(a)に示すように、シリコン基板201上の全面に、High−k絶縁膜206、金属膜207、及びa−Si層208を順次堆積する。ここで、金属膜207は、第1の実施形態と同様に、伝導帯電位に近い仕事関数を持つ金属から構成されている。続いて、N−chトランジスタ形成領域Bを覆うようにレジストパターン209を形成する。
【0052】
次に、図5(b)に示すように、レジストパターン209をマスクに用いて、a−Si層208及び金属膜207をエッチング除去する。ここで、a−Si層208をエッチングする際には、下地となる金属膜207との選択性を確保する条件を用いる。また、金属膜207をエッチングする際についても、下地となるHigh−k絶縁膜206との選択性を確保する条件を用いる。
【0053】
次に、図5(c)に示すように、レジストパターン209をマスクに用いて、High−k絶縁膜206をエッチング除去する。
【0054】
次に、図5(d)に示すように、レジストパターン209をマスクに用いて、a−Si層204をエッチング除去する。このときに、上述のHigh−k絶縁膜206をエッチングする際、下地となるa−Si層204との選択性を確保する条件を用いるが、a−Si層204の厚さの範囲内で、下地となるa−Si層204を削り込んでいても構わない。また、当該a−Si層204のエッチングにおいては、下地となるSiO2よりなる絶縁膜203との選択性を確保する条件を用いる。続いて、レジストパターン209を除去した後、SiO2よりなる絶縁膜203をエッチング除去する。このときのa−Si層204のエッチングについては、上記第1の実施形態におけるa−Si層104のエッチング条件と同様の条件を適用できるが、本実施形態の場合、下地となるシリコン酸化膜よりなる絶縁膜203も最終的にエッチング除去するため、エッチング条件の範囲は第1の実施例に比べて緩和された条件であればよい。
【0055】
次に、図6(a)に示すように、シリコン基板201の全面上に、High−k絶縁膜210を堆積した後、さらに、金属膜211を堆積する。ここで、金属膜211は、価電子バンド端に近い仕事関数を持っている。続いて、P−chトランジスタ形成領域Aを覆うようにレジストパターン212を形成する。
【0056】
次に、図6(b)に示すように、レジストパターン212をマスクに用いて、金属膜211及びHigh−k絶縁膜210を順次エッチング除去する。ここで、金属膜211のエッチングは、下地となるHigh−k絶縁膜210との選択性を確保できる条件で行う。また、High−k絶縁膜210のエッチングも同様に、下地となるa−Si層208との選択性を確保できる条件で行うが、下地となるa−Si層208の厚さの範囲内でa−Si層208を削り込んでも構わない。
【0057】
次に、図6(c)に示すように、a−Si層208をエッチング除去した後に、レジストパターン212をマスクに用いて、レジストパターン212を除去する。この工程が終わった段階で、P−chトランジスタ形成領域Aにおける高さとN−chトランジスタ形成領域Bにおける高さの差分が10nm以下になるように、金属膜207及び211の堆積膜厚、金属膜207に対するオーバーエッチング量等を調整する。
【0058】
次に、図6(d)に示すように、シリコン基板201の全面上に、a−Si層213を堆積した後、P−chトランジスタ形成領域A及びN−chトランジスタ形成領域Bにおいて、ゲートパターンを形成するためのレジストパターン214を形成する。
【0059】
次に、図7に示すように、レジストパターン214をマスクに用いて、a−Si層213、金属膜211、及び金属膜217をエッチングした後、レジストパターン214を除去する。
【0060】
このようにして、P−chトランジスタ形成領域A及びN−chトランジスタ形成領域Bのぞれぞれに適した仕事関数を持つデュアルメタルゲート構造が完成する。
【0061】
以上のように、本発明の第2の実施形態に係る半導体装置の製造方法によると、P−chトランジスタ形成領域A及びN−chトランジスタ形成領域BともにHigh−k絶縁膜(210、206)を独立して形成するため、それぞれに最適な膜構成を得ることができる。また、High−k絶縁膜(210、206)のそれぞれは独立して形成されるので、プラズマやウエットエッチングに起因するゲート絶縁膜不良の心配がない。
【0062】
なお、本実施形態においても、プロセスフローの順序(P−chトランジスタ形成領域A及びN−chトランジスタ形成領域Bのいずれから先に製造するかの順序)やa−Si層の代替材料については、上述の第1の実施形態と同様である。また、High−k絶縁膜(206、210)、及び金属膜(207、211)の構成材料についても、第1の実施形態で説明したHigh−k絶縁膜(103)及び金属膜(106、109)と同様である。
【0063】
また、本実施形態において、P−chトランジスタ形成領域Aにおける高さとN−chトランジスタ形成領域Bにおける高さの差分が10nm以下になるように、金属膜106及び金属膜109の膜厚等を調整するとしたが、トランジスタを形成するゲート加工エッチングにおいて、領域Aと領域Bのエッチング速度に差異が見られる場合には、その差異を補正する範囲において、高さを変化させてもよい。
【0064】
(第3の実施形態)
以下、本発明の第3の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【0065】
図8(a)〜(d)及び図9(a)〜(c)は、本発明の第3の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。なお、各図においては、紙面に向かって左半分の領域がP−chトランジスタ形成領域Aであり、紙面に向かって右半分の領域がN−chトランジスタ形成領域Bであるとしている。
【0066】
まず、図8(a)に示すように、シリコン基板301に素子形成領域を区画するシャロウトレンチ分離領域302を形成した後、シリコン基板301及びシャロウトレンチ分離領域302の上に、例えばHfOxよりなるHigh−k絶縁膜303を形成する。続いて、High−k絶縁膜303の上に、a−Si層304を形成する。続いて、a−Si層304の上に、所定の領域、例えばP−chトランジスタ形成領域Aを覆うように、レジストパターン305を形成する。
【0067】
次に、図8(b)に示すように、レジストパターン305をマスクに用いて、a−Si層304をエッチング除去した後、レジストパターン305を除去する。
【0068】
次に、図8(c)に示すように、シリコン基板301の全面上に、伝導帯電位に近い仕事関数を持つ金属膜306を堆積した後、N−chトランジスタ形成領域Bを覆うようにレジストパターン307を形成する。なお、金属膜306の仕事関数の範囲については、上述の第1の実施形態における金属膜106で説明したのと同様である。
【0069】
次に、図8(d)に示すように、レジストパターン307をマスクに用いて、金属膜306をエッチング除去する。
【0070】
次に、図9(a)に示すように、a−Si層304を下地のHigh−k絶縁膜303に対して選択的にエッチング除去した後、レジストパターン307を除去する。ここでのエッチング条件についても、第1の実施形態におけるa−Si層104のエッチング条件と同様である。続いて、シリコン基板301の全面に、価電子帯準位に近い仕事関数を持つ金属膜308を堆積する。
【0071】
次に、図9(b)に示すように、金属膜308の上に、a−Si層309を堆積した後、ゲートマスクとなるレジストパターン310を形成する。
【0072】
次に、図9(c)に示すように、レジストパターン310をマスクに用いて、a−Si層309、金属膜308、及び金属膜306をそれぞれエッチング除去した後、レジストパターン310を除去する。ここで、a−Si層309のエッチングについては、第1の実施形態と同様に、ハロゲン含有ガスを用いたプラズマエッチングにより、印加バイアスを下げた条件下で、最終ステップを行うことによりHigh−k絶縁膜の膜質を改善する。
【0073】
以上のように、本発明の第3の実施形態に係る半導体装置の製造方法によると、N−chトランジスタ形成領域A及びP−chトランジスタ形成領域Bのゲート電極高さは本質的に異なるが、ゲート加工を除くマスク工程が2回で済むというメリットがある。
【0074】
なお、本実施形態においても、プロセスフローの順序(P−chトランジスタ形成領域A及びN−chトランジスタ形成領域Bのいずれから先に製造するかの順序)やa−Si層の代替材料については、上述の第1の実施形態と同様である。また、High−k絶縁膜(303)及び金属膜(306、308)の構成材料についても、第1の実施形態で説明したHigh−k絶縁膜(103)及び金属膜(106、109)と同様である。
【0075】
(第4の実施形態)
以下、本発明の第4の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【0076】
図10(a)〜(d)及び図11(a)〜(c)は、本発明の第4の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。なお、各図においては、紙面に向かって左半分の領域がP−chトランジスタ形成領域Aであり、紙面に向かって右半分の領域がN−chトランジスタ形成領域Bであるとしている。
【0077】
まず、図10(a)に示すように、シリコン基板401に素子形成領域を区画するシャロウトレンチ分離(STI)領域402を形成した後、シリコン基板401及びSTI領域402の上に、例えばHfOxよりなるHigh−k絶縁膜403を形成する。続いて、High−k絶縁膜403の上に、a−Si層404を形成する。続いて、a−Si層404の上に、所定の領域、例えばP−chトランジスタ形成領域Aを覆うように、レジストパターン405を形成する。
【0078】
次に、図10(b)に示すように、レジストパターン405をマスクに用いて、a−Si層404を下地のHighーk絶縁膜403に対して選択的にエッチング除去した後、さらに、High−k絶縁膜403をエッチング除去する。その後、レジストパターン405を除去する。
【0079】
次に、図10(c)に示すように、シリコン基板401の全面上に、High−k絶縁膜406を堆積し、続いて、伝導帯電位に近い仕事関数を持つ金属膜407を堆積する。その後、金属膜407の上に、N−chトランジスタ形成領域Bを覆うようにレジストパターン408を形成する。ここで、金属膜407の仕事関数の範囲は、第1の実施形態での金属膜106と同様である。
【0080】
次に、図10(d)に示すように、レジストパターン408をマスクに用いて、金属膜407をエッチング除去した後、続いて、High−k絶縁膜406をエッチング除去する。
【0081】
次に、図11(a)に示すように、a−Si層404を下地のHigh−k絶縁膜406に対して選択的にエッチングする。このときのエッチングは、第1の実施形態におけるa−Si層106のエッチングと同様の条件で行う。バイアス印加電圧を50v以下に設定することにより、High−k絶縁膜406のエッチングを行わずにHigh−k絶縁膜406の膜質改善を行う。その後、レジストパターン408を除去する。
【0082】
次に、図11(b)に示すように、シリコン基板401の全面に、価電子帯準位に近い仕事関数を持つ金属膜409を堆積した後、ゲートマスクとなるレジストパターン410を形成する。
【0083】
次に、図11(c)に示すように、レジストパターン410をマスクに用いて、金属膜409、金属膜407をエッチング除去した後、レジストパターン410を除去する。このようにして、P−chトランジスタ形成領域A及びN−chトランジスタ形成領域Bのぞれぞれに適した仕事関数を持つデュアルメタルゲート構造が完成する。なお、第3の実施形態のように金属膜409の上に、a−Si層を堆積した後、ゲートマスクとなるレジストパターン410を形成してもよい。
【0084】
以上のように、本発明の第4の実施形態に係る半導体装置の製造方法によると、P−chトランジスタ形成領域A及びN−chトランジスタ形成領域BともにHigh−k絶縁膜(403、406)を独立して形成するため、それぞれに最適な膜構成を得ることができる。また、一方のトランジスタ形成領域(上記実施例ではP−chトランジスタ形成領域)における膜質改善がエッチング処理と同時に行えることができること、さらに、マスク工程が2回で済むことなどのメリットが得られる。
【0085】
なお、本実施形態においても、プロセスフローの順序(P−chトランジスタ形成領域A及びN−chトランジスタ形成領域Bのいずれから先に製造するかの順序)やa−Si層の代替材料については、上述の第1の実施形態と同様である。また、High−k絶縁膜(403、406)、及び金属膜(407、409)の構成材料についても、第1の実施形態で説明した金属膜(106、109)と同様である。
【0086】
(第5の実施形態)
以下、本発明の第5の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【0087】
図12(a)〜(d)、図13(a)〜(d)、及び、図14(a)〜(d)は、本発明の第5の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。なお、各図においては、紙面に向かって左半分の領域がP−chトランジスタ形成領域Aであり、紙面に向かって右半分の領域がN−chトランジスタ形成領域Bであるとしている。
【0088】
以下、本実施形態では、本発明のゲートラストプロセス(ダマシンゲートプロセス)への適用例を示すものである。
【0089】
まず、図12(a)に示すように、シリコン基板501に通常用いられるLSI製造工程を経ることにより、素子形成領域を区画するシャロウトレンチ分離(STI)領域502、シリコン酸化膜503、ポリシリコン膜504、サイドウォール505、及びPMD(premetal dielectric)膜506を形成する。
【0090】
次に、図12(b)に示すように、ウエットエッチングにより、ポリシリコン膜504を選択的に除去した後、さらに、シリコン酸化膜503を除去する。このウエットエッチングに用いる薬液としては、ポリシリコン膜504の除去にはNH4OHといったアルカリ薬液を用い、シリコン酸化膜503の除去にはHF系薬液を用いる。
【0091】
次に、図12(c)に示すように、シリコン基板501の全面に、High−k絶縁膜507を堆積する。
【0092】
次に、図12(d)に示すように、シリコン基板501の全面に、a−Si層508を堆積した後、PMD膜507の表面が露出すると共にa−Si層508がゲート部のみに残存するようにエッチバックを行う。
【0093】
次に、図13(a)に示すように、P−chトランジスタ形成領域Aを覆うようにレジストパターン509を形成する。
【0094】
次に、図13(b)に示すように、レジストパターン509をマスクに用いたドライエッチングにより、N−chトランジスタ形成領域Bにおけるゲート部の溝に残存しているa−Si層508を下地のHigh−k絶縁膜507に対して選択的に除去する。ここでのドライエッチング条件は、上記第1の実施形態におけるa−Si層104に対するエッチング条件と同様である。
【0095】
次に、図13(c)に示すように、レジストパターン509を除去する。
【0096】
次に、図13(d)に示すように、伝導帯電位に近い仕事関数を持つ金属膜510を堆積する。ここで、金属膜510の仕事関数の範囲については、上記第1の実施形態における金属膜106と同様である。
【0097】
次に、図14(a)に示すように、金属膜510の上に、N−chトランジスタ形成領域Bを覆うように、レジストパターン511を形成する。
【0098】
次に、図14(b)に示すように、レジストパターン511をマスクに用いたエッチングにより、金属膜510を除去し、続いて、P−chトランジスタ形成領域Aにおけるゲート部の溝内に残存しているa−Si層508を下地のHigh−k絶縁膜507に対して選択的に除去する。
【0099】
次に、図14(c)に示すように、レジストパターン511を除去した後、シリコン基板501の全面に、価電子帯準位に近い仕事関数を持つ金属膜512を堆積する。ここで、金属膜512の仕事関数の範囲は、上記第1の実施形態における金属膜109と同様である。
【0100】
次に、図14(d)に示すように、CMP法を用いて、PMD膜506上の残存する金属膜510及び512、並びにHigh−k絶縁膜507を除去することにより、P−chトランジスタ形成領域A及びN−chトランジスタ形成領域Bともに、ゲート部の溝内のみにHigh−k絶縁膜507、金属膜510、及び金属膜512を残存させる。これらの一連の工程を経ることにより、ゲートラストプロセスによるデュアルメタルゲート構造が形成される。
【0101】
以上のように、本発明の第5の実施形態に係る半導体装置の製造方法によると、本発明がゲートラストプロセスに適用された場合であっても、a−Si層によりなるバッファ層除去の際のハロゲン系ガスのプラズマ処理によりHigh−k絶縁膜の高膜質化を図りながら、N−chトランジスタ及びP−chトランジスタのぞれぞれに、独立した仕事関数を持つゲート電極を形成することができる。
【0102】
また、本実施形態の変形例として、上記図12(a)の工程にてシリコン酸化膜503の代わりにHigh−k絶縁膜、ポリシリコン膜504の代わりにa−Si層を用いる工程とし、その後、N−chトランジスタ形成領域Bにおけるa−Si層のみを除去し、シリコン基板501上の全面に金属膜508を堆積する。その後、P−chトランジスタ形成領域Aにおける金属膜508及びa−Si層を除去した後に、P−chトランジスタ形成領域Aに金属膜510を形成するようにしてもよい。このようにすると、a−Si層によりなるバッファ層除去の際のハロゲン系ガスのプラズマ処理によりHigh−k絶縁膜の高膜質化を図りながら、N−chトランジスタ及びP−chトランジスタのぞれぞれに、独立した仕事関数を持つゲート電極を形成することができる。
【0103】
なお、本実施形態においても、プロセスフローの順序(P−chトランジスタ形成領域A及びN−chトランジスタ形成領域Bのいずれから先に製造するかの順序)やa−Si層の代替材料については、上述の第1の実施形態と同様である。また、High−k絶縁膜(507)、及び金属膜(510、512)の構成蔵材料についても、第1の実施形態で説明した金属膜(106、109)と同様である。
【0104】
以上、第1〜第5の実施形態及び本明細書に添付する図1〜図14を用いて本発明を説明したが、本発明の技術的範囲は上記実施形態や図面に記載の範囲に限定されるものではない。本願発明の技術的範囲において、上記各実施形態に多様な変更又は改良を加えることができる。本明細書、図面及び特許請求の範囲の記載から、そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが明らかである。
【産業上の利用可能性】
【0105】
以上説明したように、本発明は、N−chトランジスタ及びP−chトランジスタのそれぞれに独立した仕事関数を持つ金属電極を持つデュアルメタルゲート構造を有する半導体装置の製造方法等にとって有用である。
【図面の簡単な説明】
【0106】
【図1】(a)〜(d)は、本発明の第1の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図2】(a)〜(d)は、本発明の第1の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図3】(a)及び(b)は、本発明の第1の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図4】(a)〜(d)は、本発明の第2の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図5】(a)〜(d)は、本発明の第2の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図6】(a)〜(d)は、本発明の第2の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図7】本発明の第2の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図8】(a)〜(d)は、本発明の第3の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図9】(a)〜(c)は、本発明の第3の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図10】(a)〜(d)は、本発明の第4の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図11】(a)〜(c)は、本発明の第4の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図12】(a)〜(d)は、本発明の第5の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図13】(a)〜(d)は、本発明の第5の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図14】(a)〜(d)は、本発明の第5の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図15】(a)〜(d)は、従来の半導体装置の製造方法を工程順に示す要部断面図である。
【図16】(a)〜(d)は、従来の半導体装置の製造方法を工程順に示す要部断面図である。
【図17】(a)及び(b)は、従来の半導体装置の製造方法を工程順に示す要部断面図である。
【符号の説明】
【0107】
101 シリコン基板
102 シャロウトレンチ分離(STI)領域
103 High−k絶縁膜
104 a−Si層
105 レジストパターン
106 金属膜
107 a−Si層
108 レジストパターン
109 金属膜
110 レジストパターン
111 a−Si層
112 レジストパターン
201 シリコン基板
202 シャロウトレンチ分離(STI)領域
203 シリコン酸化膜
204 a−Si層
205 レジストパターン
206 High−k絶縁膜
207 金属膜
208 a−Si層
209 レジストパターン
210 High−k絶縁膜
211 金属膜
212 レジストパターン
213 a−Si層
214 レジストパターン
301 シリコン基板
302 シャロウトレンチ分離(STI)領域
303 High−k絶縁膜
304 a−Si層
305 レジストパターン
306 金属膜
307 レジストパターン
308 金属膜
309 a−Si層
310 レジストパターン
401 シリコン基板
402 シャロウトレンチ分離(STI)領域
403 High−k絶縁膜
404 a−Si層
405 レジストパターン
406 High−k絶縁膜
407 金属膜
408 レジストパターン
409 金属膜
410 レジストパターン
501 シリコン基板
502 シャロウトレンチ分離(STI)領域
503 シリコン酸化膜
504 ポリシリコン膜
505 サイドウォール
506 PMD膜
507 High−k絶縁膜
508 a−Si層
509 レジストパターン
510 金属膜
511 レジストパターン
512 金属膜
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、特にN−chトランジスタ及びP−chトランジスタの各々に独立した仕事関数を持つゲート電極を有するゲートスタックを形成する方法に関する。
【背景技術】
【0002】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、ゲート絶縁膜として、SiO2の誘電率よりも高い誘電率を持つHigh−k絶縁膜(高誘電率絶縁膜)を用いる技術が提案されている。
【0003】
ゲート絶縁膜にHigh−k絶縁膜を用いると、ゲート下に高い電界を印加しながら、比較的厚いゲート絶縁膜を形成できるため、ゲートリーク電流を低減することが可能となる。
【0004】
しかしながら、High−k絶縁膜をゲート絶縁膜として用い、その上に従来用いられていたポリシリコン電極を用いると、フェルミレベルピニングと呼ばれる現象により、閾値電圧Vtが高くなってしまうという短所がある。また、ゲート電極の材料にポリシリコンを用いた場合、ゲート空乏化現象によりゲート容量が小さくなり、ゲート下に高い電界を印加することができず、トランジスタの駆動能力が低下するという問題もある。
【0005】
そこで、ゲート電極として従来のポリシリコンに代わって、メタルゲートを用いる技術が提案されている。ポリシリコンに代わってメタルゲートを用いる場合、メタルゲートはN−chトランジスタ及びP−chトランジスタの各々に独立した仕事関数を有する必要性がある。そのためには、N−chトランジスタ及びP−chトランジスタの各々の極性に適した材料を用いる必要性があり、ポリシリコンを用いる場合とは異なるプロセスフローが必要になる。
【0006】
以下、ゲート電極としてメタルゲート、ゲート絶縁膜としてHigh−k絶縁膜を用いた従来の半導体装置の製造方法について、図面を参照しながら説明する。
【0007】
図15(a)〜(d)、図16(a)〜(d)、並びに、図17(a)及び(b)は、従来の半導体装置の製造方法を工程順に説明する要部断面図である。なお、各図において、紙面に向かって左半分の領域がN−chトランジスタ形成領域Aであり、紙面に向かって右半分の領域がP−chトランジスタ形成領域Bであるとしている。
【0008】
図15(a)に示すように、シリコン基板1に素子形成領域を区画するシャロウトレンチ分離(STI)領域2を形成した後、シリコン基板1及びSTI領域2の上に、High−k絶縁膜3を形成する。続いて、High−k絶縁膜3の上に、犠牲層となるシリコン酸化膜(SiO2)4を形成する。続いて、シリコン酸化膜4の上に、N−chトランジスタ形成領域Aを覆うように、レジストパターン5を形成する。
【0009】
次に、図15(b)に示すように、レジストパターン5をマスクとしたウエットエッチングにより、下地のHigh−k絶縁膜3をエッチングしないように、シリコン酸化膜4をエッチング除去する。続いて、レジストパターン5を除去する。
【0010】
次に、図15(c)に示すように、シリコン基板1上の全面に、P−chトランジスタのバンドエネルギーのエッジに近い仕事関数を持つ金属膜6を堆積する。
【0011】
次に、図15(d)に示すように、金属膜6の上に、P−chトランジスタ形成領域Bを覆うように、レジストパターン7を形成する。
【0012】
次に、図16(a)に示すように、レジストパターン7をマスクとして、金属膜6をエッチング除去する。
【0013】
次に、図16(b)に示すように、レジストパターン7を除去した後、さらに、シリコン酸化膜4をウエットエッチにより除去する。
【0014】
次に、図16(c)に示すように、High−k絶縁膜3及び金属膜6の上に、金属膜8を堆積する。
【0015】
次に、図16(d)に示すように、N−chトランジスタ形成領域A及びP−chトランジスタ形成領域Bの両方に、ゲートパターンを形成するためのレジストパターン9を形成する。
【0016】
次に、図17(a)に示すように、レジストパターン9を用いたエッチングにより、金属膜6及び金属膜8を除去する。
【0017】
次に、図17(b)に示すように、レジストパターン9を除去すると、N−chトランジスタ形成領域Aには、金属膜8よりなるゲートパターンが形成されると共に、P−chトランジスタ形成領域Bには、金属膜6及び金属膜8よりなるゲートパターンが形成される。
【0018】
以上のように、従来の半導体装置の製造方法によると、上記の各工程を経ることで、デュアルメタルゲート構造が形成される。
【特許文献1】米国特許公開公報2004/0191974A1
【発明の開示】
【発明が解決しようとする課題】
【0019】
しかしながら、上記従来の半導体装置の製造方法によると、上記図15(b)を用いて説明したように、犠牲層としてのシリコン酸化膜4をウエットエッチングで除去するため、使用するフォトレジストに制約があり、N−chトランジスタ形成領域A及びP−chトランジスタ形成領域Bの境界の寸法制御が難しい。また、High−k絶縁膜3上のシリコン酸化膜4を選択的に除去することが困難であるため、シリコン酸化膜4を除去する際にその下地であるHigh−k絶縁膜3にダメージを与えやすい。
【0020】
また、上記図17(b)に示すように、N−chトランジスタ形成領域Aに形成された金属膜6よりなるゲートパターンと、P−chトランジスタ形成領域Bに形成された金属膜6及び金属膜8よりなるゲートパターンとは、その高さが揃っていないため、両チャネルのトランジスタともに、エッチングの下地となるゲート絶縁膜3にダメージを与えないように寸法制御を正確に行うことが難しい。
【0021】
前記に鑑み、本発明の目的は、N−chトランジスタとP−chトランジスタとの境界の寸法制御性に優れ、工程数の増加を最小限に抑制しながら、N−chトランジスタ及びP−chトランジスタのゲートパターンの高さが可能な限り揃った構造を実現する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【0022】
前記の目的を達成するため、本発明に係る半導体装置の製造方法の一側面では、金属膜を選択的にエッチングするために、該金属膜の下にバッファー層としてアモルファスシリコン層(以下、「a−Si層」と記載する)を形成する工程、a−Si層の除去をプラズマエッチングで行う工程を備える。さらに、a−Si層を除去する際のオーバーエッチ時には、バイアス電圧を下げることにより、High−k絶縁膜に与えるダメージを最小限に抑制しながら、High−k絶縁膜の膜質を改善する工程を備える。また、N−chトランジスタ形成領域及びP−chトランジスタ形成領域の双方に上記プロセスを用いることができるものである。
【0023】
これらの工程を適宜備えることにより、N−chトランジスタ形成領域及びP−chトランジスタ形成領域共に、寸法制御性及びゲート酸化膜特性に優れたCMOSデバイスを実現できる。
【発明の効果】
【0024】
本発明に係る半導体装置の製造方法の一側面による効果の一つとして、High−k絶縁膜よりなるゲート絶縁膜にダメージを与えることなく、信頼性に優れたメタルゲートプロセスを構築することができる。また、高いゲート寸法制御性が実現される。
【発明を実施するための最良の形態】
【0025】
(第1の実施形態)
以下、本発明の第1の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【0026】
図1(a)〜(d)、図2(a)〜(d)、並びに、図3(a)及び(b)は、本発明の第1の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。なお、各図においては、紙面に向かって左半分の領域がP−chトランジスタ形成領域Aであり、紙面に向かって右半分の領域がN−chトランジスタ形成領域Bであるとしている。
【0027】
まず、図1(a)に示すように、シリコン基板101に素子形成領域を区画するシャロウトレンチ分離(STI)領域102を形成した後、シリコン基板101及びSTI領域102の上に、例えばHfOxよりなるHigh−k絶縁膜103を形成する。続いて、High−k絶縁膜103の上に、a−Si層104を形成する。続いて、a−Si層104の上に、所定の領域、例えばP−chトランジスタ形成領域Aを覆うように、レジストパターン105を形成する。
【0028】
次に、図1(b)に示すように、レジストパターン105をマスクとしたドライエッチングにより、下地のHigh−k絶縁膜103に対して相対的に高いエッチング速度となるように、a−Si層104をエッチング除去する。このとき、下地のHigh−k絶縁膜103をエッチングしないように、少なくともHigh−k絶縁膜103が表面に露出するまでにエッチング時の印加バイアス電力は十分に低い値に抑制する。具体的には、Vpp値で100V以下であることが好ましく、さらには、50V以下であることがより好ましい。また、RF電力=0Wにする(バイアス電圧=0V)にすると更に好ましい。また、このときに用いるガスは、ハロゲン系ガス、すなわち、CF4若しくはSF6などのフッ素系ガス、Cl2若しくはHClといった塩素系ガス、又は、HBrのような臭素系ガスのいずれであってもよい。このような条件下で、a−Si層104をエッチングすることにより、a−Si層104のみがエッチングされ、下地であるHigh−k絶縁膜103はほとんどエッチングされない。さらに、High−k絶縁膜103の膜質はハロゲン系ガスのプラズマ処理によって膜質改善が図れることが知られている(例えば、C.S.Lai et al,JJAP 2005 Vol.44,pp2307-2310)。本実施形態では、ハロゲン系ガスのプラズマ処理をa−Si層104のエッチングと同時に行うことにより、優れた寸法制御性と膜質改善効果とを同時に実現することができる。
【0029】
次に、図1(c)に示すように、レジストパターン105を剥離した後、シリコン基板101上の全面に、金属膜106及びa−Si層107を堆積し、所定の領域、例えば、N−chトランジスタ形成領域Bを覆うように、レジストパターン108を形成する。ここで、金属膜106としては、シリコンの伝導帯電位から300mV以内(CB−100mV±300mVの範囲)の仕事関数を持つ金属を用いるが、さらに±200mVの範囲の仕事関数であることがより好ましい。
【0030】
次に、図1(d)に示すように、レジストパターン108をマスクに用いて、a−Si層107及び金属膜106をエッチングする。
【0031】
次に、図2(a)に示すように、レジストパターン108をマスクに用いて、a−Si層104をエッチング除去する。このときのエッチングは、上記図1(b)でのエッチング方法と同様に、低バイアスでハロゲン系ガスを用いることにより、寸法制御性を保持した上で、下地となるHigh−k絶縁膜103の膜質を改善する。その後、レジストパターン108を剥離する。
【0032】
次に、図2(b)に示すように、シリコン基板101上の全面に、金属膜109を堆積した後、P−chトランジスタ形成領域Aを覆うように、レジストパターン110を形成する。ここで、金属膜109はシリコンの価電子帯準位から300mV以内(VB+100mV±300mVの範囲)の仕事関数を持つ金属を用いるが、その値としてはVB±200mVであることがより好ましい。
【0033】
次に、図2(c)に示すように、レジストパターン110をマスクに用いて、金属膜109をエッチング除去する。
【0034】
次に、図2(d)に示すように、レジストパターン110をマスクに用いて、a−Si層107をエッチング除去した後、レジストパターン110を除去する。
【0035】
ここで、当該工程が終了した段階で、P−chトランジスタ形成領域Aにおける高さとN−chトランジスタ形成領域Bにおける高さの差分が10nm以下になるように、金属膜106及び金属膜109のそれぞれの堆積膜厚、金属膜106に対するオーバーエッチング量等を調整する。
【0036】
次に、図3(a)に示すように、a−Si層111を堆積した後、P−chトランジスタ形成領域A及びN−chトランジスタ形成領域Bにおいて、ゲートパターンを形成するためのレジストパターン112を形成する。
【0037】
次に、図3(b)に示すように、レジストパターン112をマスクに用いて、a−Si層111、金属膜109、及び金属膜106をエッチングした後、レジストパターン112を除去する。このようにして、P−chトランジスタ形成領域A及びN−chトランジスタ形成領域Bのぞれぞれに適した仕事関数を持つデュアルメタルゲート構造が完成する。
【0038】
以上のように、本発明の第1の実施形態に係る半導体装置の製造方法によると、ゲートパターン加工以外のP−chトランジスタ形成領域A及びN−chトランジスタ形成領域Bにおける全面加工を容易化し、ドライエッチング法を用いることによりP−chトランジスタ形成領域AとN−chトランジスタ形成領域Bとの境界の寸法制御性の精度を保持した上で、下地のHigh−k絶縁膜103の膜質を改善すると共に、金属膜106及び109の膜厚を調整することによりP−chトランジスタ形成領域A及びN−chトランジスタ形成領域Bの高さを制御可能としている。
【0039】
なお、上記本実施形態では、最初にP−chトランジスタ形成領域Aを覆うマスクを用いたプロセスフローを説明したが、逆に、最初にN−chトランジスタ形成領域Bを覆うマスクを用いた逆のプロセスフローを行うこともできる。
【0040】
また、上記本実施形態において、a−Si層111の代わりに、Pなどをドープしたa−Si層又はポリシリコン層を用いてもよく、さらには、タングステンなどの他の導電材料を用いてもよい。同様に、a−Si層104及び107の代わりに、Pなどをドープしたa−Si層又はポリシリコン層を用いてもよく、さらには、600℃以下で成膜される例えばp−SiN膜等、ハロゲン系プラズマエッチングでSiO2膜(又はHigh−k絶縁膜)膜に対する選択比を高く確保できる膜であれば、同様に用いることができる。
【0041】
また、本実施形態において、High−k絶縁膜103の下に、SiO2又はSiON膜等で形成されるInterface Layerを形成しておくとよい。
【0042】
また、本実施形態において、High−k絶縁膜103は、Hf、La、Al、Zr、Ta、Ti、Ba、Sr、Pb、及びScからなる群のうちから少なくともひとつ以上含む酸化物、シリケート膜、又はこれらの酸化窒化物から構成される。また、これらの積層膜であっても構わない。
【0043】
また、本実施形態において、金属膜106及び109は、Hf、Zr、Ti、Ta、Al、Ru、Pd、Pt、Co、Ni、Mo、及びLaからなる群のうちから選択される単体、又はそれらのSi、N、O、若しくはCの化合物、又は複合化合物から構成される。
【0044】
また、本実施形態において、P−chトランジスタ形成領域Aにおける高さとN−chトランジスタ形成領域Bにおける高さの差分が10nm以下になるように、金属膜106及び金属膜109の膜厚等を調整するとしたが、トランジスタを形成するゲート加工エッチングにおいて、領域Aと領域Bのエッチング速度に差異が見られる場合には、その差異を
補正する範囲において、高さを変化させてもよい。
【0045】
(第2の実施形態)
以下、本発明の第2の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【0046】
図4(a)〜(d)、図5(a)〜(d)、図6(a)〜(d)、並びに、図7(a)は、本発明の第2の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。なお、各図においては、紙面に向かって左半分の領域がP−chトランジスタ形成領域Aであり、紙面に向かって右半分の領域がN−chトランジスタ形成領域Bであるとしている。
【0047】
まず、図4(a)に示すように、シリコン基板201に素子形成領域を区画するシャロウトレンチ分離(STI)領域202を形成した後、シリコン基板201及びSTI領域202の上に、例えばSiOxよりなる絶縁膜203を形成する。続いて、絶縁膜203の上に、a−Si層204を形成する。続いて、a−Si層204の上に、所定の領域、例えばP−chトランジスタ形成領域Aを覆うように、レジストパターン205を形成する。
【0048】
次に、図4(b)に示すように、レジストパターン205をマスクに用いて、a−Si層204のみを選択的にエッチング除去する。
【0049】
次に、図4(c)に示すように、レジストパターン205を除去する。
【0050】
次に、図4(d)に示すように、a−Si層204をマスクに用いて、SiOxよりなる絶縁膜203を選択的にエッチング除去する。
【0051】
次に、図5(a)に示すように、シリコン基板201上の全面に、High−k絶縁膜206、金属膜207、及びa−Si層208を順次堆積する。ここで、金属膜207は、第1の実施形態と同様に、伝導帯電位に近い仕事関数を持つ金属から構成されている。続いて、N−chトランジスタ形成領域Bを覆うようにレジストパターン209を形成する。
【0052】
次に、図5(b)に示すように、レジストパターン209をマスクに用いて、a−Si層208及び金属膜207をエッチング除去する。ここで、a−Si層208をエッチングする際には、下地となる金属膜207との選択性を確保する条件を用いる。また、金属膜207をエッチングする際についても、下地となるHigh−k絶縁膜206との選択性を確保する条件を用いる。
【0053】
次に、図5(c)に示すように、レジストパターン209をマスクに用いて、High−k絶縁膜206をエッチング除去する。
【0054】
次に、図5(d)に示すように、レジストパターン209をマスクに用いて、a−Si層204をエッチング除去する。このときに、上述のHigh−k絶縁膜206をエッチングする際、下地となるa−Si層204との選択性を確保する条件を用いるが、a−Si層204の厚さの範囲内で、下地となるa−Si層204を削り込んでいても構わない。また、当該a−Si層204のエッチングにおいては、下地となるSiO2よりなる絶縁膜203との選択性を確保する条件を用いる。続いて、レジストパターン209を除去した後、SiO2よりなる絶縁膜203をエッチング除去する。このときのa−Si層204のエッチングについては、上記第1の実施形態におけるa−Si層104のエッチング条件と同様の条件を適用できるが、本実施形態の場合、下地となるシリコン酸化膜よりなる絶縁膜203も最終的にエッチング除去するため、エッチング条件の範囲は第1の実施例に比べて緩和された条件であればよい。
【0055】
次に、図6(a)に示すように、シリコン基板201の全面上に、High−k絶縁膜210を堆積した後、さらに、金属膜211を堆積する。ここで、金属膜211は、価電子バンド端に近い仕事関数を持っている。続いて、P−chトランジスタ形成領域Aを覆うようにレジストパターン212を形成する。
【0056】
次に、図6(b)に示すように、レジストパターン212をマスクに用いて、金属膜211及びHigh−k絶縁膜210を順次エッチング除去する。ここで、金属膜211のエッチングは、下地となるHigh−k絶縁膜210との選択性を確保できる条件で行う。また、High−k絶縁膜210のエッチングも同様に、下地となるa−Si層208との選択性を確保できる条件で行うが、下地となるa−Si層208の厚さの範囲内でa−Si層208を削り込んでも構わない。
【0057】
次に、図6(c)に示すように、a−Si層208をエッチング除去した後に、レジストパターン212をマスクに用いて、レジストパターン212を除去する。この工程が終わった段階で、P−chトランジスタ形成領域Aにおける高さとN−chトランジスタ形成領域Bにおける高さの差分が10nm以下になるように、金属膜207及び211の堆積膜厚、金属膜207に対するオーバーエッチング量等を調整する。
【0058】
次に、図6(d)に示すように、シリコン基板201の全面上に、a−Si層213を堆積した後、P−chトランジスタ形成領域A及びN−chトランジスタ形成領域Bにおいて、ゲートパターンを形成するためのレジストパターン214を形成する。
【0059】
次に、図7に示すように、レジストパターン214をマスクに用いて、a−Si層213、金属膜211、及び金属膜217をエッチングした後、レジストパターン214を除去する。
【0060】
このようにして、P−chトランジスタ形成領域A及びN−chトランジスタ形成領域Bのぞれぞれに適した仕事関数を持つデュアルメタルゲート構造が完成する。
【0061】
以上のように、本発明の第2の実施形態に係る半導体装置の製造方法によると、P−chトランジスタ形成領域A及びN−chトランジスタ形成領域BともにHigh−k絶縁膜(210、206)を独立して形成するため、それぞれに最適な膜構成を得ることができる。また、High−k絶縁膜(210、206)のそれぞれは独立して形成されるので、プラズマやウエットエッチングに起因するゲート絶縁膜不良の心配がない。
【0062】
なお、本実施形態においても、プロセスフローの順序(P−chトランジスタ形成領域A及びN−chトランジスタ形成領域Bのいずれから先に製造するかの順序)やa−Si層の代替材料については、上述の第1の実施形態と同様である。また、High−k絶縁膜(206、210)、及び金属膜(207、211)の構成材料についても、第1の実施形態で説明したHigh−k絶縁膜(103)及び金属膜(106、109)と同様である。
【0063】
また、本実施形態において、P−chトランジスタ形成領域Aにおける高さとN−chトランジスタ形成領域Bにおける高さの差分が10nm以下になるように、金属膜106及び金属膜109の膜厚等を調整するとしたが、トランジスタを形成するゲート加工エッチングにおいて、領域Aと領域Bのエッチング速度に差異が見られる場合には、その差異を補正する範囲において、高さを変化させてもよい。
【0064】
(第3の実施形態)
以下、本発明の第3の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【0065】
図8(a)〜(d)及び図9(a)〜(c)は、本発明の第3の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。なお、各図においては、紙面に向かって左半分の領域がP−chトランジスタ形成領域Aであり、紙面に向かって右半分の領域がN−chトランジスタ形成領域Bであるとしている。
【0066】
まず、図8(a)に示すように、シリコン基板301に素子形成領域を区画するシャロウトレンチ分離領域302を形成した後、シリコン基板301及びシャロウトレンチ分離領域302の上に、例えばHfOxよりなるHigh−k絶縁膜303を形成する。続いて、High−k絶縁膜303の上に、a−Si層304を形成する。続いて、a−Si層304の上に、所定の領域、例えばP−chトランジスタ形成領域Aを覆うように、レジストパターン305を形成する。
【0067】
次に、図8(b)に示すように、レジストパターン305をマスクに用いて、a−Si層304をエッチング除去した後、レジストパターン305を除去する。
【0068】
次に、図8(c)に示すように、シリコン基板301の全面上に、伝導帯電位に近い仕事関数を持つ金属膜306を堆積した後、N−chトランジスタ形成領域Bを覆うようにレジストパターン307を形成する。なお、金属膜306の仕事関数の範囲については、上述の第1の実施形態における金属膜106で説明したのと同様である。
【0069】
次に、図8(d)に示すように、レジストパターン307をマスクに用いて、金属膜306をエッチング除去する。
【0070】
次に、図9(a)に示すように、a−Si層304を下地のHigh−k絶縁膜303に対して選択的にエッチング除去した後、レジストパターン307を除去する。ここでのエッチング条件についても、第1の実施形態におけるa−Si層104のエッチング条件と同様である。続いて、シリコン基板301の全面に、価電子帯準位に近い仕事関数を持つ金属膜308を堆積する。
【0071】
次に、図9(b)に示すように、金属膜308の上に、a−Si層309を堆積した後、ゲートマスクとなるレジストパターン310を形成する。
【0072】
次に、図9(c)に示すように、レジストパターン310をマスクに用いて、a−Si層309、金属膜308、及び金属膜306をそれぞれエッチング除去した後、レジストパターン310を除去する。ここで、a−Si層309のエッチングについては、第1の実施形態と同様に、ハロゲン含有ガスを用いたプラズマエッチングにより、印加バイアスを下げた条件下で、最終ステップを行うことによりHigh−k絶縁膜の膜質を改善する。
【0073】
以上のように、本発明の第3の実施形態に係る半導体装置の製造方法によると、N−chトランジスタ形成領域A及びP−chトランジスタ形成領域Bのゲート電極高さは本質的に異なるが、ゲート加工を除くマスク工程が2回で済むというメリットがある。
【0074】
なお、本実施形態においても、プロセスフローの順序(P−chトランジスタ形成領域A及びN−chトランジスタ形成領域Bのいずれから先に製造するかの順序)やa−Si層の代替材料については、上述の第1の実施形態と同様である。また、High−k絶縁膜(303)及び金属膜(306、308)の構成材料についても、第1の実施形態で説明したHigh−k絶縁膜(103)及び金属膜(106、109)と同様である。
【0075】
(第4の実施形態)
以下、本発明の第4の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【0076】
図10(a)〜(d)及び図11(a)〜(c)は、本発明の第4の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。なお、各図においては、紙面に向かって左半分の領域がP−chトランジスタ形成領域Aであり、紙面に向かって右半分の領域がN−chトランジスタ形成領域Bであるとしている。
【0077】
まず、図10(a)に示すように、シリコン基板401に素子形成領域を区画するシャロウトレンチ分離(STI)領域402を形成した後、シリコン基板401及びSTI領域402の上に、例えばHfOxよりなるHigh−k絶縁膜403を形成する。続いて、High−k絶縁膜403の上に、a−Si層404を形成する。続いて、a−Si層404の上に、所定の領域、例えばP−chトランジスタ形成領域Aを覆うように、レジストパターン405を形成する。
【0078】
次に、図10(b)に示すように、レジストパターン405をマスクに用いて、a−Si層404を下地のHighーk絶縁膜403に対して選択的にエッチング除去した後、さらに、High−k絶縁膜403をエッチング除去する。その後、レジストパターン405を除去する。
【0079】
次に、図10(c)に示すように、シリコン基板401の全面上に、High−k絶縁膜406を堆積し、続いて、伝導帯電位に近い仕事関数を持つ金属膜407を堆積する。その後、金属膜407の上に、N−chトランジスタ形成領域Bを覆うようにレジストパターン408を形成する。ここで、金属膜407の仕事関数の範囲は、第1の実施形態での金属膜106と同様である。
【0080】
次に、図10(d)に示すように、レジストパターン408をマスクに用いて、金属膜407をエッチング除去した後、続いて、High−k絶縁膜406をエッチング除去する。
【0081】
次に、図11(a)に示すように、a−Si層404を下地のHigh−k絶縁膜406に対して選択的にエッチングする。このときのエッチングは、第1の実施形態におけるa−Si層106のエッチングと同様の条件で行う。バイアス印加電圧を50v以下に設定することにより、High−k絶縁膜406のエッチングを行わずにHigh−k絶縁膜406の膜質改善を行う。その後、レジストパターン408を除去する。
【0082】
次に、図11(b)に示すように、シリコン基板401の全面に、価電子帯準位に近い仕事関数を持つ金属膜409を堆積した後、ゲートマスクとなるレジストパターン410を形成する。
【0083】
次に、図11(c)に示すように、レジストパターン410をマスクに用いて、金属膜409、金属膜407をエッチング除去した後、レジストパターン410を除去する。このようにして、P−chトランジスタ形成領域A及びN−chトランジスタ形成領域Bのぞれぞれに適した仕事関数を持つデュアルメタルゲート構造が完成する。なお、第3の実施形態のように金属膜409の上に、a−Si層を堆積した後、ゲートマスクとなるレジストパターン410を形成してもよい。
【0084】
以上のように、本発明の第4の実施形態に係る半導体装置の製造方法によると、P−chトランジスタ形成領域A及びN−chトランジスタ形成領域BともにHigh−k絶縁膜(403、406)を独立して形成するため、それぞれに最適な膜構成を得ることができる。また、一方のトランジスタ形成領域(上記実施例ではP−chトランジスタ形成領域)における膜質改善がエッチング処理と同時に行えることができること、さらに、マスク工程が2回で済むことなどのメリットが得られる。
【0085】
なお、本実施形態においても、プロセスフローの順序(P−chトランジスタ形成領域A及びN−chトランジスタ形成領域Bのいずれから先に製造するかの順序)やa−Si層の代替材料については、上述の第1の実施形態と同様である。また、High−k絶縁膜(403、406)、及び金属膜(407、409)の構成材料についても、第1の実施形態で説明した金属膜(106、109)と同様である。
【0086】
(第5の実施形態)
以下、本発明の第5の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【0087】
図12(a)〜(d)、図13(a)〜(d)、及び、図14(a)〜(d)は、本発明の第5の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。なお、各図においては、紙面に向かって左半分の領域がP−chトランジスタ形成領域Aであり、紙面に向かって右半分の領域がN−chトランジスタ形成領域Bであるとしている。
【0088】
以下、本実施形態では、本発明のゲートラストプロセス(ダマシンゲートプロセス)への適用例を示すものである。
【0089】
まず、図12(a)に示すように、シリコン基板501に通常用いられるLSI製造工程を経ることにより、素子形成領域を区画するシャロウトレンチ分離(STI)領域502、シリコン酸化膜503、ポリシリコン膜504、サイドウォール505、及びPMD(premetal dielectric)膜506を形成する。
【0090】
次に、図12(b)に示すように、ウエットエッチングにより、ポリシリコン膜504を選択的に除去した後、さらに、シリコン酸化膜503を除去する。このウエットエッチングに用いる薬液としては、ポリシリコン膜504の除去にはNH4OHといったアルカリ薬液を用い、シリコン酸化膜503の除去にはHF系薬液を用いる。
【0091】
次に、図12(c)に示すように、シリコン基板501の全面に、High−k絶縁膜507を堆積する。
【0092】
次に、図12(d)に示すように、シリコン基板501の全面に、a−Si層508を堆積した後、PMD膜507の表面が露出すると共にa−Si層508がゲート部のみに残存するようにエッチバックを行う。
【0093】
次に、図13(a)に示すように、P−chトランジスタ形成領域Aを覆うようにレジストパターン509を形成する。
【0094】
次に、図13(b)に示すように、レジストパターン509をマスクに用いたドライエッチングにより、N−chトランジスタ形成領域Bにおけるゲート部の溝に残存しているa−Si層508を下地のHigh−k絶縁膜507に対して選択的に除去する。ここでのドライエッチング条件は、上記第1の実施形態におけるa−Si層104に対するエッチング条件と同様である。
【0095】
次に、図13(c)に示すように、レジストパターン509を除去する。
【0096】
次に、図13(d)に示すように、伝導帯電位に近い仕事関数を持つ金属膜510を堆積する。ここで、金属膜510の仕事関数の範囲については、上記第1の実施形態における金属膜106と同様である。
【0097】
次に、図14(a)に示すように、金属膜510の上に、N−chトランジスタ形成領域Bを覆うように、レジストパターン511を形成する。
【0098】
次に、図14(b)に示すように、レジストパターン511をマスクに用いたエッチングにより、金属膜510を除去し、続いて、P−chトランジスタ形成領域Aにおけるゲート部の溝内に残存しているa−Si層508を下地のHigh−k絶縁膜507に対して選択的に除去する。
【0099】
次に、図14(c)に示すように、レジストパターン511を除去した後、シリコン基板501の全面に、価電子帯準位に近い仕事関数を持つ金属膜512を堆積する。ここで、金属膜512の仕事関数の範囲は、上記第1の実施形態における金属膜109と同様である。
【0100】
次に、図14(d)に示すように、CMP法を用いて、PMD膜506上の残存する金属膜510及び512、並びにHigh−k絶縁膜507を除去することにより、P−chトランジスタ形成領域A及びN−chトランジスタ形成領域Bともに、ゲート部の溝内のみにHigh−k絶縁膜507、金属膜510、及び金属膜512を残存させる。これらの一連の工程を経ることにより、ゲートラストプロセスによるデュアルメタルゲート構造が形成される。
【0101】
以上のように、本発明の第5の実施形態に係る半導体装置の製造方法によると、本発明がゲートラストプロセスに適用された場合であっても、a−Si層によりなるバッファ層除去の際のハロゲン系ガスのプラズマ処理によりHigh−k絶縁膜の高膜質化を図りながら、N−chトランジスタ及びP−chトランジスタのぞれぞれに、独立した仕事関数を持つゲート電極を形成することができる。
【0102】
また、本実施形態の変形例として、上記図12(a)の工程にてシリコン酸化膜503の代わりにHigh−k絶縁膜、ポリシリコン膜504の代わりにa−Si層を用いる工程とし、その後、N−chトランジスタ形成領域Bにおけるa−Si層のみを除去し、シリコン基板501上の全面に金属膜508を堆積する。その後、P−chトランジスタ形成領域Aにおける金属膜508及びa−Si層を除去した後に、P−chトランジスタ形成領域Aに金属膜510を形成するようにしてもよい。このようにすると、a−Si層によりなるバッファ層除去の際のハロゲン系ガスのプラズマ処理によりHigh−k絶縁膜の高膜質化を図りながら、N−chトランジスタ及びP−chトランジスタのぞれぞれに、独立した仕事関数を持つゲート電極を形成することができる。
【0103】
なお、本実施形態においても、プロセスフローの順序(P−chトランジスタ形成領域A及びN−chトランジスタ形成領域Bのいずれから先に製造するかの順序)やa−Si層の代替材料については、上述の第1の実施形態と同様である。また、High−k絶縁膜(507)、及び金属膜(510、512)の構成蔵材料についても、第1の実施形態で説明した金属膜(106、109)と同様である。
【0104】
以上、第1〜第5の実施形態及び本明細書に添付する図1〜図14を用いて本発明を説明したが、本発明の技術的範囲は上記実施形態や図面に記載の範囲に限定されるものではない。本願発明の技術的範囲において、上記各実施形態に多様な変更又は改良を加えることができる。本明細書、図面及び特許請求の範囲の記載から、そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが明らかである。
【産業上の利用可能性】
【0105】
以上説明したように、本発明は、N−chトランジスタ及びP−chトランジスタのそれぞれに独立した仕事関数を持つ金属電極を持つデュアルメタルゲート構造を有する半導体装置の製造方法等にとって有用である。
【図面の簡単な説明】
【0106】
【図1】(a)〜(d)は、本発明の第1の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図2】(a)〜(d)は、本発明の第1の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図3】(a)及び(b)は、本発明の第1の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図4】(a)〜(d)は、本発明の第2の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図5】(a)〜(d)は、本発明の第2の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図6】(a)〜(d)は、本発明の第2の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図7】本発明の第2の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図8】(a)〜(d)は、本発明の第3の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図9】(a)〜(c)は、本発明の第3の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図10】(a)〜(d)は、本発明の第4の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図11】(a)〜(c)は、本発明の第4の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図12】(a)〜(d)は、本発明の第5の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図13】(a)〜(d)は、本発明の第5の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図14】(a)〜(d)は、本発明の第5の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図15】(a)〜(d)は、従来の半導体装置の製造方法を工程順に示す要部断面図である。
【図16】(a)〜(d)は、従来の半導体装置の製造方法を工程順に示す要部断面図である。
【図17】(a)及び(b)は、従来の半導体装置の製造方法を工程順に示す要部断面図である。
【符号の説明】
【0107】
101 シリコン基板
102 シャロウトレンチ分離(STI)領域
103 High−k絶縁膜
104 a−Si層
105 レジストパターン
106 金属膜
107 a−Si層
108 レジストパターン
109 金属膜
110 レジストパターン
111 a−Si層
112 レジストパターン
201 シリコン基板
202 シャロウトレンチ分離(STI)領域
203 シリコン酸化膜
204 a−Si層
205 レジストパターン
206 High−k絶縁膜
207 金属膜
208 a−Si層
209 レジストパターン
210 High−k絶縁膜
211 金属膜
212 レジストパターン
213 a−Si層
214 レジストパターン
301 シリコン基板
302 シャロウトレンチ分離(STI)領域
303 High−k絶縁膜
304 a−Si層
305 レジストパターン
306 金属膜
307 レジストパターン
308 金属膜
309 a−Si層
310 レジストパターン
401 シリコン基板
402 シャロウトレンチ分離(STI)領域
403 High−k絶縁膜
404 a−Si層
405 レジストパターン
406 High−k絶縁膜
407 金属膜
408 レジストパターン
409 金属膜
410 レジストパターン
501 シリコン基板
502 シャロウトレンチ分離(STI)領域
503 シリコン酸化膜
504 ポリシリコン膜
505 サイドウォール
506 PMD膜
507 High−k絶縁膜
508 a−Si層
509 レジストパターン
510 金属膜
511 レジストパターン
512 金属膜
【特許請求の範囲】
【請求項1】
基板上に互いに異なる導電型のトランジスタが形成される第1の領域及び第2の領域を有する半導体装置の製造方法であって、
前記第1の領域及び前記第2の領域における前記基板上に第1の絶縁膜を形成する工程(a)と、
前記第1の絶縁膜上に、ハロゲン系ガスを用いたプラズマエッチングの際に前記第1の絶縁膜に対して相対的に高いエッチング速度を有する第1の薄膜を形成する工程(b)と、
前記第2の領域を覆うマスクを用いた前記プラズマエッチングにより、前記第1の領域における前記第1の薄膜を除去すると共に、前記第1の領域における前記第1の絶縁膜を改質する工程(c)とを含む、半導体装置の製造方法。
【請求項2】
請求項1に記載の半導体装置の製造方法において、
前記工程(c)の後に、前記第1の領域及び前記第2の領域に、第1の仕事関数を有する第1の金属膜を形成する工程(d)と、
前記第1の領域を覆うマスクを用いたエッチングにより、前記第2の領域における前記第1の金属膜を除去する工程(e)と、
前記工程(e)の後に、前記第1の領域を覆うマスクを用いたプラズマエッチングにより、前記第2の領域における前記第1の薄膜を除去すると共に、前記第2の領域における前記第1の絶縁膜を改質する工程(f)と、
前記第2の領域における前記第1の絶縁膜の上に、第2の仕事関数を有する第2の金属膜を形成する工程(g)とをさらに含む、半導体装置の製造方法。
【請求項3】
請求項2に記載の半導体装置の製造方法において、
前記工程(d)と前記工程(e)との間に、
前記第1の金属膜の上に、前記第1の金属膜に対して相対的に高いエッチング速度を有する第2の薄膜を形成する工程(h)と、
前記第1の領域を覆うマスクを用いたエッチングにより、前記第2の領域における前記第2の薄膜を除去する工程(i)とをさらに含む、半導体装置の製造方法。
【請求項4】
基板上に互いに異なる導電型のトランジスタが形成される第1の領域及び第2の領域を有する半導体装置の製造方法であって、
前記第1の領域及び前記第2の領域における前記基板上に第1の絶縁膜を形成する工程(a)と、
前記第1の絶縁膜上に第1の薄膜を形成する工程(b)と、
前記第2の領域を覆うマスクを用いたエッチングにより、前記第1の領域における前記第1の薄膜及び前記第1の絶縁膜を除去する工程(c)と、
前記第1の領域における前記基板及び前記第2の領域における前記第1の薄膜上に、第2の絶縁膜を形成する工程(d)と、
前記第2の絶縁膜上に第1の仕事関数を有する第1の金属膜を形成する工程(e)と、
前記第1の金属膜上に、前記第1の金属膜に対して相対的に高いエッチング速度を有する第2の薄膜を形成する工程(f)と、
前記第1の領域を覆うマスクを用いたエッチングにより、前記第2の領域における前記第2の薄膜を除去する工程(g)と、
前記工程(g)の後に、前記第1の領域を覆うマスクを用いたエッチングにより、前記第2の領域における前記第1の金属膜を除去する工程(h)と、
前記工程(h)の後に、前記第1の領域を覆うマスクを用いたエッチングにより、前記第2の領域における前記第2の絶縁膜を除去する工程(i)と、
前記工程(i)の後に、前記第1の領域を覆うマスクを用いたエッチングにより、前記第2の領域における前記第1の薄膜を除去する工程(j)と、
前記工程(j)の後に、前記第1の領域を覆うマスクを用いたエッチングにより、前記第2の領域における前記第1の絶縁膜を除去する工程(k)と、
前記工程(k)の後に、前記第1の領域における前記第1の薄膜及び前記第2の領域における前記基板上に、第3の絶縁膜を形成する工程(l)と、
前記第3の絶縁膜上に、第2の仕事関数を有する第2の金属膜を形成する工程(m)と、
前記第2の領域を覆うマスクを用いたエッチングにより、前記第1の領域における前記第2の金属膜を除去する工程(n)と、
前記工程(n)の後に、前記第2の領域を覆うマスクを用いたエッチングにより、前記第1の領域における前記第3の絶縁膜を除去する工程(o)とを含む、半導体装置の製造方法。
【請求項5】
基板上に互いに異なる導電型のトランジスタが形成される第1の領域及び第2の領域を有する半導体装置の製造方法であって、
前記第1の領域及び前記第2の領域における前記基板上に第1の絶縁膜を形成する工程(a)と、
前記第1の絶縁膜上に、ハロゲン系ガスを用いたプラズマエッチングの際に前記第1の絶縁膜に対して相対的に高いエッチング速度を有する第1の薄膜を形成する工程(b)と、
前記第2の領域を覆うマスクを用いたエッチングにより、前記第1の領域における前記第1の薄膜及び前記第1の絶縁膜を除去する工程(c)と、
前記第1の領域における前記基板及び前記第2の領域における前記第1の薄膜上に、第2の絶縁膜を形成する工程(d)と、
前記第2の絶縁膜上に第1の仕事関数を有する第1の金属膜を形成する工程(e)と、
前記第1の領域を覆うマスクを用いたエッチングにより、前記第2の領域における前記第1の金属膜と前記第2の絶縁膜を除去する工程(f)と、
前記工程(f)の後に、前記第1の領域を覆うマスクを用いた前記プラズマエッチングにより、前記第2の領域における前記第1の薄膜を除去すると共に、前記第2の領域における前記第1の絶縁膜を改質する工程(g)と、
前記第2の領域における前記第1の絶縁膜の上に、第2の仕事関数を有する第2の金属膜を形成する工程(h)とをさらに含む、半導体装置の製造方法。
【請求項6】
基板上に互いに異なる導電型のトランジスタが形成される第1の領域及び第2の領域を有する半導体装置の製造方法であって、
前記第1の領域における、底部に第1の絶縁膜を有する第1のゲート形成溝の内部、及び、前記第2の領域における、底部に前記第1の絶縁膜を有する第2のゲート形成溝の内部に、ハロゲン系ガスを用いたプラズマエッチングの際に前記第1の絶縁膜に対して相対的に高いエッチング速度を有する第1の薄膜を形成する工程(a)と、
前記第2の領域を覆うマスクを用いた前記プラズマエッチングにより、前記第1の領域における前記第1の薄膜を除去して前記第1のゲート形成溝に前記第1の絶縁膜を露出させると共に改質する工程(b)と、
前記工程(b)の後に、前記第1のゲート形成溝の内部を含む前記第1の領域及び前記第2の領域上に、第1の仕事関数を有する第1の金属膜を形成する工程(c)と、
前記工程(c)の後に、前記第1の領域を覆うマスクを用いたエッチングにより、前記第2の領域における前記第1の金属膜を除去する工程(d)と、
前記工程(d)の後に、前記第1の領域を覆うマスクを用いた前記プラズマエッチングにより、前記第2の領域における前記第1の薄膜を除去して前記第2のゲート形成溝に前記第1の絶縁膜を露出させると共に改質する工程(e)と、
前記工程(e)の後に、前記第2のゲート形成溝の内部を含む前記第2の領域上に、第2の仕事関数を有する第2の金属膜を形成する工程(f)とを含む、半導体装置の製造方法。
【請求項7】
基板上に互いに異なる導電型のトランジスタが形成される第1の領域及び第2の領域を有する半導体装置の製造方法であって、
前記第1の領域及び前記第2の領域に、前記基板を露出させる第1のゲート形成溝及び第2のゲート形成溝をそれぞれ形成する工程(b)と、
前記工程(b)の後に、前記第1のゲート形成溝及び前記第2のゲート形成溝の内部を含む前記第1の領域及び前記第2の領域上に、第2のゲート絶縁膜を形成すると共に、前記第2のゲート絶縁膜の上に、ハロゲン系ガスを用いたプラズマエッチングの際に前記第2の絶縁膜に対して相対的に高いエッチング速度を有する第2の薄膜を形成した後に、前記第1のゲート形成溝及び前記第2のゲート形成溝の内部にのみ前記第2の薄膜を残存させる工程(c)と、
前記工程(c)の後に、前記第2の領域を覆うマスクを用いた前記プラズマエッチングにより、前記第1のゲート形成溝の内部に残存する前記第2の薄膜を除去すると共に、前記第1のゲート形成溝の内部の前記第2の絶縁膜を改質する工程(d)と、
前記工程(d)の後に、前記第1のゲート形成溝の内部を含む前記第1の領域及び前記第2の領域上に、第1の仕事関数を有する第1の金属膜を形成する工程(e)と、
前記工程(e)の後に、前記第1の領域を覆うマスクを用いたエッチングにより、前記第2の領域における前記第1の金属膜を除去する工程(f)と、
前記工程(f)の後に、前記第1の領域を覆うマスクを用いた前記プラズマエッチングにより、前記第2のゲート形成溝の内部に残存する前記第2の薄膜を除去すると共に、前記第2のゲート形成溝の内部の前記第2の絶縁膜を改質する工程(g)と、
前記工程(g)の後に、前記第2のゲート形成溝の内部を含む前記第2の領域上に、第2の仕事関数を有する第2の金属膜を形成する工程(h)とを含む、半導体装置の製造方法。
【請求項8】
請求項1、5、6、又は7に記載の半導体装置の製造方法において、
前記プラズマエッチングは、前記基板側にRFバイアスを印加しない条件で行われるエッチング工程を含む、半導体装置の製造方法。
【請求項9】
請求項1、5、6、又は7に記載の半導体装置の製造方法において、
前記第1の絶縁膜は、高誘電体絶縁膜である、半導体装置の製造方法。
【請求項10】
請求項1、5、6、又は7に記載の半導体装置の製造方法において、
前記第1の絶縁膜は、Hfを含む、半導体装置の製造方法。
【請求項11】
請求項4、7に記載の半導体装置の製造方法において、
前記第2の絶縁膜は、高誘電体絶縁膜である、半導体装置の製造方法。
【請求項12】
請求項4、7に記載の半導体装置の製造方法において、
前記第2の絶縁膜は、Hfを含む、半導体装置の製造方法。
【請求項13】
請求項1、4、5、6、又は7に記載の半導体装置の製造方法において、
前記第1の仕事関数及び前記第2の仕事関数は、シリコンの価電子帯準位又は伝導帯電位から300mV以内の仕事関数である、半導体装置の製造方法。
【請求項14】
請求項1、4、5、6、又は7に記載の半導体装置の製造方法において、
前記第1の領域に形成されるトランジスタのゲート電極の高さと前記第2の領域に形成されるゲート電極の高さは、10nm以内の差である、半導体装置の製造方法。
【請求項15】
請求項1、4、5、6、又は7に記載の半導体装置の製造方法において、
前記第1の薄膜は、アモルファスシリコン、ポリシリコン、又は600℃以下で成膜されたSiNよりなる、半導体装置の製造方法。
【請求項16】
請求項1、4、5、6、又は7に記載の半導体装置の製造方法において、
前記第1の薄膜は、N型不純物を含む、半導体装置の製造方法。
【請求項1】
基板上に互いに異なる導電型のトランジスタが形成される第1の領域及び第2の領域を有する半導体装置の製造方法であって、
前記第1の領域及び前記第2の領域における前記基板上に第1の絶縁膜を形成する工程(a)と、
前記第1の絶縁膜上に、ハロゲン系ガスを用いたプラズマエッチングの際に前記第1の絶縁膜に対して相対的に高いエッチング速度を有する第1の薄膜を形成する工程(b)と、
前記第2の領域を覆うマスクを用いた前記プラズマエッチングにより、前記第1の領域における前記第1の薄膜を除去すると共に、前記第1の領域における前記第1の絶縁膜を改質する工程(c)とを含む、半導体装置の製造方法。
【請求項2】
請求項1に記載の半導体装置の製造方法において、
前記工程(c)の後に、前記第1の領域及び前記第2の領域に、第1の仕事関数を有する第1の金属膜を形成する工程(d)と、
前記第1の領域を覆うマスクを用いたエッチングにより、前記第2の領域における前記第1の金属膜を除去する工程(e)と、
前記工程(e)の後に、前記第1の領域を覆うマスクを用いたプラズマエッチングにより、前記第2の領域における前記第1の薄膜を除去すると共に、前記第2の領域における前記第1の絶縁膜を改質する工程(f)と、
前記第2の領域における前記第1の絶縁膜の上に、第2の仕事関数を有する第2の金属膜を形成する工程(g)とをさらに含む、半導体装置の製造方法。
【請求項3】
請求項2に記載の半導体装置の製造方法において、
前記工程(d)と前記工程(e)との間に、
前記第1の金属膜の上に、前記第1の金属膜に対して相対的に高いエッチング速度を有する第2の薄膜を形成する工程(h)と、
前記第1の領域を覆うマスクを用いたエッチングにより、前記第2の領域における前記第2の薄膜を除去する工程(i)とをさらに含む、半導体装置の製造方法。
【請求項4】
基板上に互いに異なる導電型のトランジスタが形成される第1の領域及び第2の領域を有する半導体装置の製造方法であって、
前記第1の領域及び前記第2の領域における前記基板上に第1の絶縁膜を形成する工程(a)と、
前記第1の絶縁膜上に第1の薄膜を形成する工程(b)と、
前記第2の領域を覆うマスクを用いたエッチングにより、前記第1の領域における前記第1の薄膜及び前記第1の絶縁膜を除去する工程(c)と、
前記第1の領域における前記基板及び前記第2の領域における前記第1の薄膜上に、第2の絶縁膜を形成する工程(d)と、
前記第2の絶縁膜上に第1の仕事関数を有する第1の金属膜を形成する工程(e)と、
前記第1の金属膜上に、前記第1の金属膜に対して相対的に高いエッチング速度を有する第2の薄膜を形成する工程(f)と、
前記第1の領域を覆うマスクを用いたエッチングにより、前記第2の領域における前記第2の薄膜を除去する工程(g)と、
前記工程(g)の後に、前記第1の領域を覆うマスクを用いたエッチングにより、前記第2の領域における前記第1の金属膜を除去する工程(h)と、
前記工程(h)の後に、前記第1の領域を覆うマスクを用いたエッチングにより、前記第2の領域における前記第2の絶縁膜を除去する工程(i)と、
前記工程(i)の後に、前記第1の領域を覆うマスクを用いたエッチングにより、前記第2の領域における前記第1の薄膜を除去する工程(j)と、
前記工程(j)の後に、前記第1の領域を覆うマスクを用いたエッチングにより、前記第2の領域における前記第1の絶縁膜を除去する工程(k)と、
前記工程(k)の後に、前記第1の領域における前記第1の薄膜及び前記第2の領域における前記基板上に、第3の絶縁膜を形成する工程(l)と、
前記第3の絶縁膜上に、第2の仕事関数を有する第2の金属膜を形成する工程(m)と、
前記第2の領域を覆うマスクを用いたエッチングにより、前記第1の領域における前記第2の金属膜を除去する工程(n)と、
前記工程(n)の後に、前記第2の領域を覆うマスクを用いたエッチングにより、前記第1の領域における前記第3の絶縁膜を除去する工程(o)とを含む、半導体装置の製造方法。
【請求項5】
基板上に互いに異なる導電型のトランジスタが形成される第1の領域及び第2の領域を有する半導体装置の製造方法であって、
前記第1の領域及び前記第2の領域における前記基板上に第1の絶縁膜を形成する工程(a)と、
前記第1の絶縁膜上に、ハロゲン系ガスを用いたプラズマエッチングの際に前記第1の絶縁膜に対して相対的に高いエッチング速度を有する第1の薄膜を形成する工程(b)と、
前記第2の領域を覆うマスクを用いたエッチングにより、前記第1の領域における前記第1の薄膜及び前記第1の絶縁膜を除去する工程(c)と、
前記第1の領域における前記基板及び前記第2の領域における前記第1の薄膜上に、第2の絶縁膜を形成する工程(d)と、
前記第2の絶縁膜上に第1の仕事関数を有する第1の金属膜を形成する工程(e)と、
前記第1の領域を覆うマスクを用いたエッチングにより、前記第2の領域における前記第1の金属膜と前記第2の絶縁膜を除去する工程(f)と、
前記工程(f)の後に、前記第1の領域を覆うマスクを用いた前記プラズマエッチングにより、前記第2の領域における前記第1の薄膜を除去すると共に、前記第2の領域における前記第1の絶縁膜を改質する工程(g)と、
前記第2の領域における前記第1の絶縁膜の上に、第2の仕事関数を有する第2の金属膜を形成する工程(h)とをさらに含む、半導体装置の製造方法。
【請求項6】
基板上に互いに異なる導電型のトランジスタが形成される第1の領域及び第2の領域を有する半導体装置の製造方法であって、
前記第1の領域における、底部に第1の絶縁膜を有する第1のゲート形成溝の内部、及び、前記第2の領域における、底部に前記第1の絶縁膜を有する第2のゲート形成溝の内部に、ハロゲン系ガスを用いたプラズマエッチングの際に前記第1の絶縁膜に対して相対的に高いエッチング速度を有する第1の薄膜を形成する工程(a)と、
前記第2の領域を覆うマスクを用いた前記プラズマエッチングにより、前記第1の領域における前記第1の薄膜を除去して前記第1のゲート形成溝に前記第1の絶縁膜を露出させると共に改質する工程(b)と、
前記工程(b)の後に、前記第1のゲート形成溝の内部を含む前記第1の領域及び前記第2の領域上に、第1の仕事関数を有する第1の金属膜を形成する工程(c)と、
前記工程(c)の後に、前記第1の領域を覆うマスクを用いたエッチングにより、前記第2の領域における前記第1の金属膜を除去する工程(d)と、
前記工程(d)の後に、前記第1の領域を覆うマスクを用いた前記プラズマエッチングにより、前記第2の領域における前記第1の薄膜を除去して前記第2のゲート形成溝に前記第1の絶縁膜を露出させると共に改質する工程(e)と、
前記工程(e)の後に、前記第2のゲート形成溝の内部を含む前記第2の領域上に、第2の仕事関数を有する第2の金属膜を形成する工程(f)とを含む、半導体装置の製造方法。
【請求項7】
基板上に互いに異なる導電型のトランジスタが形成される第1の領域及び第2の領域を有する半導体装置の製造方法であって、
前記第1の領域及び前記第2の領域に、前記基板を露出させる第1のゲート形成溝及び第2のゲート形成溝をそれぞれ形成する工程(b)と、
前記工程(b)の後に、前記第1のゲート形成溝及び前記第2のゲート形成溝の内部を含む前記第1の領域及び前記第2の領域上に、第2のゲート絶縁膜を形成すると共に、前記第2のゲート絶縁膜の上に、ハロゲン系ガスを用いたプラズマエッチングの際に前記第2の絶縁膜に対して相対的に高いエッチング速度を有する第2の薄膜を形成した後に、前記第1のゲート形成溝及び前記第2のゲート形成溝の内部にのみ前記第2の薄膜を残存させる工程(c)と、
前記工程(c)の後に、前記第2の領域を覆うマスクを用いた前記プラズマエッチングにより、前記第1のゲート形成溝の内部に残存する前記第2の薄膜を除去すると共に、前記第1のゲート形成溝の内部の前記第2の絶縁膜を改質する工程(d)と、
前記工程(d)の後に、前記第1のゲート形成溝の内部を含む前記第1の領域及び前記第2の領域上に、第1の仕事関数を有する第1の金属膜を形成する工程(e)と、
前記工程(e)の後に、前記第1の領域を覆うマスクを用いたエッチングにより、前記第2の領域における前記第1の金属膜を除去する工程(f)と、
前記工程(f)の後に、前記第1の領域を覆うマスクを用いた前記プラズマエッチングにより、前記第2のゲート形成溝の内部に残存する前記第2の薄膜を除去すると共に、前記第2のゲート形成溝の内部の前記第2の絶縁膜を改質する工程(g)と、
前記工程(g)の後に、前記第2のゲート形成溝の内部を含む前記第2の領域上に、第2の仕事関数を有する第2の金属膜を形成する工程(h)とを含む、半導体装置の製造方法。
【請求項8】
請求項1、5、6、又は7に記載の半導体装置の製造方法において、
前記プラズマエッチングは、前記基板側にRFバイアスを印加しない条件で行われるエッチング工程を含む、半導体装置の製造方法。
【請求項9】
請求項1、5、6、又は7に記載の半導体装置の製造方法において、
前記第1の絶縁膜は、高誘電体絶縁膜である、半導体装置の製造方法。
【請求項10】
請求項1、5、6、又は7に記載の半導体装置の製造方法において、
前記第1の絶縁膜は、Hfを含む、半導体装置の製造方法。
【請求項11】
請求項4、7に記載の半導体装置の製造方法において、
前記第2の絶縁膜は、高誘電体絶縁膜である、半導体装置の製造方法。
【請求項12】
請求項4、7に記載の半導体装置の製造方法において、
前記第2の絶縁膜は、Hfを含む、半導体装置の製造方法。
【請求項13】
請求項1、4、5、6、又は7に記載の半導体装置の製造方法において、
前記第1の仕事関数及び前記第2の仕事関数は、シリコンの価電子帯準位又は伝導帯電位から300mV以内の仕事関数である、半導体装置の製造方法。
【請求項14】
請求項1、4、5、6、又は7に記載の半導体装置の製造方法において、
前記第1の領域に形成されるトランジスタのゲート電極の高さと前記第2の領域に形成されるゲート電極の高さは、10nm以内の差である、半導体装置の製造方法。
【請求項15】
請求項1、4、5、6、又は7に記載の半導体装置の製造方法において、
前記第1の薄膜は、アモルファスシリコン、ポリシリコン、又は600℃以下で成膜されたSiNよりなる、半導体装置の製造方法。
【請求項16】
請求項1、4、5、6、又は7に記載の半導体装置の製造方法において、
前記第1の薄膜は、N型不純物を含む、半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2009−21550(P2009−21550A)
【公開日】平成21年1月29日(2009.1.29)
【国際特許分類】
【出願番号】特願2008−99580(P2008−99580)
【出願日】平成20年4月7日(2008.4.7)
【出願人】(000005821)パナソニック株式会社 (73,050)
【Fターム(参考)】
【公開日】平成21年1月29日(2009.1.29)
【国際特許分類】
【出願日】平成20年4月7日(2008.4.7)
【出願人】(000005821)パナソニック株式会社 (73,050)
【Fターム(参考)】
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