【課題】高出力を得やすい半導体装置及びその製造方法を提供することを目的とする。
【解決手段】半導体装置は、基板１００と、基板１００上に形成された化合物半導体層１１０と、化合物半導体層１１０を用いて作製されたトランジスタ１２０と、基板１００の裏面から化合物半導体層１１０の厚さ方向の途中まで除去された除去領域１３０と、除去領域１３０に埋め込まれ、前記基板より高い熱伝導度を有する高熱伝導性絶縁体１３１とを備えるものである。 （もっと読む）

【課題】耐湿性を向上することのできる化合物半導体装置およびその製造方法を提供する。
【解決手段】化合物半導体装置は、オーミック電極ＯＭＥａ〜ＯＭＥｄと、絶縁膜ＩＬと、金を含む配線ＩＣ１ａ〜ＩＣ１ｄと、金を含む配線ＩＣ２ａ〜ＩＣ２ｄとを備えている。絶縁膜ＩＬはオーミック電極ＯＭＥａ〜ＯＭＥｄの一部上に形成されている。配線ＩＣ１ａ〜ＩＣ１ｄは、オーミック電極ＯＭＥａ〜ＯＭＥｄ上で絶縁膜ＩＬが形成されていない部分であって、絶縁膜ＩＬの側面に接触する位置に形成されている。配線ＩＣ２ａ〜ＩＣ２ｄは、絶縁膜ＩＬ上および配線ＩＣ１ａ〜ＩＣ１ｄ上に形成されている。 （もっと読む）

【課題】微細プロセスよりも前に個片化用の溝を形成した場合でも、微細プロセスにおけるフォトリソグラフィで使用するフォトレジストを均一に形成することを可能にする。
【解決手段】配列された複数の素子形成領域ＡＲ１を含むｐ型半導体層１０３における隣り合う素子形成領域ＡＲ１間に平行な２つの溝ＴＲを形成し、個片化時には２つの溝ＴＲの間に形成された凸部１２０を切断する。この構成により、スクライブ領域ＳＲ全体に溝ＴＲを形成する必要が無くなるため、溝ＴＲの幅を例えばダイシングブレードの厚さやレーザスポットの径よりも小さくすることが可能となる。この結果、微細プロセスよりも前に個片化用の溝を形成した場合でも、微細プロセスにおけるフォトリソグラフィで使用するフォトレジストを均一に形成することが可能となる。 （もっと読む）

ＭＯＳゲートの一方の側部に近接しているショットキーバリアを有し、当該ゲートの他方の側部にドリフト領域の一端を有する集積低漏洩ショットキーダイオードである。ショットキー金属及びゲート酸化膜の下は、Ｐ層とそれを覆うＮ層のリサーフ構造であり、当該リサーフ構造がドリフト領域を形成し、当該ドリフト領域は本発明の１つの実施例においてダイオードのカソードで終端する。当該Ｎ層及びＰ層は、当該ゲートの下に上向きに凸の凹形状を有する。ゲート電極及びショットキー金属は、ダイオードのアノードに接続されている。Ｐ層が当該リサーフ構造とＮＩＳＯ領域との間にあり、ＮＩＳＯ領域が当該アノードとの電気的接続を有している。ショットキー金属の下のＰ＋層は、Ｐウェルを通してＰ−層と接続されている。
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【課題】、接合型電界効果トランジスタ（ＪＦＥＴ）の高温動作時のオン抵抗を低減して、高温時の動作特性を改善すること。
【解決手段】出力切替回路３４は、温度検出装置３３によって検出された温度が所定の閾値温度以上であるとき、第２の駆動回路３２に出力切替指示を与える。これにより、第２の駆動回路は、ＭＯＳＦＥＴ３５を駆動して、ＪＦＥＴ１０に立ち上がり電圧（順方向降下電圧）Ｖ_Ｆ以上のゲート電圧Ｖ_ＧＳが印加され、ＪＦＥＴはバイポーラ動作される。これにより、高温時のＪＦＥＴ１０のオン抵抗の増加を抑制できる。 （もっと読む）

【課題】シリサイド化の工程をＭＯＳトランジスタ及びＨＢＴと別けることなく、抵抗値のばらつきが小さいヒューズ素子を形成する半導体装置の製造方法を実現できるようにする。
【解決手段】半導体装置の製造方法は、ＭＯＳトランジスタ形成領域１１Ｂにゲート電極２２及びソースドレイン領域２５を形成する工程と、ＭＯＳトランジスタ形成領域１１Ｂを除いて、半導体基板１１の上にシリコン及びシリコン以外のIV族元素を含む混晶膜と、シリコン膜とが順次積層された積層膜３１Ａ、３１Ｂを形成する工程と、シリコン膜３０Ｂの露出部分、ゲート電極２２の上部及びソースドレイン領域２５の上部をシリサイド化する工程とを備えている。 （もっと読む）

【課題】コンタクトホールを容易且つ確実に効率よく形成することができる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】水素バリア膜７に、配線層９と、ＭＯＳトランジスタＴのゲート電極３、ソース電極及びドレイン電極とを接続する第一のコンタクトホールＨ１を通すための除去領域７Ａを形成し、この除去領域７Ａの内側に、第一のコンタクトホールＨ１を形成する。 （もっと読む）

【課題】金属シリサイド膜の膜厚が薄くなってきたり、拡散層幅が小さくなってくると、拡散層上の金属シリサイドが凝集反応を起こしやすくなる、という問題があった。
【解決手段】半導体装置１００は、半導体基板２と、半導体基板内に設けられた拡散層４と、半導体基板上に設けられたゲート絶縁膜１２と、ゲート絶縁膜上に設けられたゲート電極１４と、拡散層上に選択的に設けられたＮｉシリサイド層８と、を含み、Ｎｉシリサイド層８上にはＣｏを主成分とするメタルキャップ膜１８が選択的に設けられている。 （もっと読む）

【課題】同一チップ内にショットキーバリアダイオードを備える半導体装置およびその製造技術において、信頼性を向上させる。
【解決手段】ｐ型の半導体基板１の主面Ｓ１上に形成された、ｎ型のｎウェル領域ｗ１ｎと、その中の一部に形成された、ｎウェル領域ｗ１ｎよりも不純物濃度の高いｎ型カソード領域ｎＣａ１と、それを環状に囲むようにして形成されたｐ型ガードリング領域ｐｇと、ｎ型カソード領域ｎＣａ１とｐ型ガードリング領域ｐｇとを一体的に覆い、かつ、それぞれに電気的に接続するようにして形成されたアノード導体膜ＥＡと、ｐ型ガードリング領域ｐｇの外側に分離部２を隔てて形成されたｎ型カソード導通領域ｎＣｂと、これを覆い、かつ、電気的に接続するようにして形成されたカソード導体膜ＥＣとを有し、アノード導体膜ＥＡとｎ型カソード領域ｎＣａ１とはショットキー接続されていることを特徴とする。 （もっと読む）

【課題】ショットキーメタルが１種類でありながらも、使用用途に応じた順方向特性、逆方向特性を発現するショットキーバリアダイオードを提供する。
【解決手段】第１導電型の半導体層２を表面に備えた半導体基板１と、半導体層２の表面から層内に延びる第２導電型の半導体領域からなるガードリング６と、ガードリング６で囲まれた半導体層表面に形成された金属層４とでショットキー接合領域を形成した半導体装置であって、ショットキー接合領域は金属層４と半導体層２との間に共晶層が形成された共晶領域７と、共晶領域７で囲まれ、金属層４と半導体層２との間に絶縁膜パターン５が介在し、共晶領域よりも共晶厚さが薄い共晶領域とを含む。 （もっと読む）

【課題】大きな振幅の入力信号に対して歪みの小さい出力信号が得られ、大きな絶対値の制御信号をゲート電極に印加した場合のゲートリーク電流の小さい、高電子移動度トランジスタを提供する。
【解決手段】基板と、基板の上層のバッファ層１１０と、バッファ層の上層のキャリア走行層１３０と、キャリア走行層との間にヘテロ接合を形成する第１キャリア供給層１４０と、第１キャリア供給層の上層に形成され第１キャリア供給層よりキャリア密度が低い第２キャリア供給層１４２と、を備える高電子移動度トランジスタを提供する。 （もっと読む）

【課題】反りを低減し、ボンディング性能が高い外部接続（パッド）構造をもつ半導体装置を提供する。また、低コストで製造作業性が良好な外部接続構造をもつ半導体装置を提供する。
【解決手段】所望の素子領域の形成された半導体基板と、前記半導体基板表面に設けられた素子電極と前記素子電極の表面に形成されためっき層とを具備した外部接続用端子部と、前記外部接続用端子部の外部接続領域の周縁を覆うように形成された保護膜とを具備した半導体装置であって、前記外部接続領域において、前記めっき層が、分離領域を介して複数の領域に分離されたことを特徴とする。 （もっと読む）

【課題】寄生容量を均一にする。
【解決手段】本発明の有機トランジスタ１００は、所定の長さＬを有するゲート電極５０と、ソース電極３０及びドレイン電極６０と、ソース電極３０とドレイン電極６０との間有機半導体部４０と、有機半導体部４０内のチャネル領域４５と、を備えている。ドレイン電極６０は、平面視した状態でその全体がゲート電極５０に重ねられてなり、ドレイン電極６０には、帯状の接続配線部６１が一方の側Ｌａに延びて接続されるとともに、幅が接続配線部６１の２倍未満の帯状のダミー接続配線部６２がゲート電極５０の長さ方向における他方の側Ｌｂに延びて接続されている。接続配線部６１は、ゲート電極５０の一方の側Ｌａにおける端縁又は端縁よりも一方の側Ｌａに延びてなり、かつダミー接続配線部６２は、ゲート電極５０の他方の側Ｌｂにおける端縁又は端縁よりも他方の側Ｌｂに延びてなる。 （もっと読む）

【課題】ビアホールの形成に関連する歩留まりの低下を抑制することができる半導体装置及びその製造方法を提供する。
【解決手段】絶縁性基板１上にＧａＮ層２及びｎ型ＡｌＧａＮ層３を形成し、その後、ゲート電極４ｇ、ソース電極４ｓ及びドレイン電極４ｄを形成する。次に、ソース電極４ｓ、ＧａＮ層２及びｎ型ＡｌＧａＮ層３に、少なくとも絶縁性基板１の表面まで到達する開口部６を形成する。次いで、開口部６内にＮｉ層８を形成する。その後、Ｎｉ層８をエッチングストッパとするドライエッチングを行うことにより、絶縁性基板１に、その裏面側からＮｉ層８まで到達するビアホール１ｓを形成する。そして、ビアホール１ｓ内から絶縁性基板１の裏面にわたってビア配線１６を形成する。 （もっと読む）

常時オフのＶＪＦＥＴ集積電力スイッチを有するワイドバンドギャップ半導体デバイスが説明される。電力スイッチはモノリシック又はハイブリッドに実行され、シングル又はマルチチップワイドバンドギャップ電力半導体モジュール内に組み立てられた制御回路網と一体化される。デバイスは、高電力、耐高温および／または耐放射線性の電子工学の要素に用いられる。デバイスの作成方法もまた説明される。 （もっと読む）

実施例によれば、半導体集積デバイスが、ソースとこのソースの各々の側部に配置されたゲートを有する第１の垂直接合電界効果トランジスター(Vertical Junction Field Effect Transistor: VJFET)と、ソースとこのソースの各々の側部に配置されたゲートを有する第２の垂直接合電界効果トランジスターを含む。第１の垂直接合電界効果トランジスター(ＶＪＦＥＴ)の少なくとも１つのゲートは、第２のＶＪＦＥＴの少なくとも１つのゲートから、チャンネルにより分離される。半導体集積デバイスは、更に、第１と第２のＶＪＦＥＴの間に配置された接合バリアーショトキー(Junction Barrier Schottky：ＪＢＳ)ダイオードを含む。このＪＢＳダイオードは、このチャンネルに対する整流コンタクトを構成し、かつ、第１と第２のＶＪＦＥＴの少なくとも１つのゲートに対する非整流コンタクトを構成する金属コンタクトを備え、この金属コンタクトが、このＪＢＳダイオードのアノードである。第１の電気接続手段が、第１のＶＪＦＥＴのゲート、第２のＶＪＦＥＴのゲート、及び、ＪＢＳダイオードのアノードを、共通ゲート電極に連結し、及び、第２の電気接続手段が、第１のＶＪＦＥＴのソースと第２のＶＪＦＥＴのソースを、共通ソース電極に連結する。
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【課題】薄膜トランジスタ素子を、フォトリソ工程の回数を少なくして製造することができるようにする。
【解決手段】薄膜トランジスタ素子は、基板の主表面１ａに配置されたゲート電極層と、ゲート絶縁層と、第１の半導体層４と、これを覆うように配置される第２の半導体層と、上記ゲート絶縁層、第１の半導体層４および上記第２の半導体層を介して上記ゲート電極層の上側にそれぞれ配置されるソース電極層６ａおよびドレイン電極層６ｂとを備える。ソース電極層６ａおよびドレイン電極層６ｂは平面的に見てチャネル領域１２を挟んで互いに対向している。ソース電極層６ａとドレイン電極層６ｂとを結ぶ直線の方向７１に垂直な方向をチャネル幅方向７２としたとき、チャネル幅方向７２に関するソース電極層６ａとドレイン電極層６ｂとの対向する区間の幅は、チャネル領域１２のチャネル幅方向の寸法Ｗｃｈよりも長い。 （もっと読む）

【課題】ソース／ドレイン電極と活性層が、少なくとも同じ種類のエッチャントによってエッチング可能な性質を有する材料である場合において、リフトオフ法を使用せず双方をそれぞれエッチングによってパターニングする方法を提供する。
【解決手段】ボトムゲート型トップコンタクト型の電界効果トランジスタの製造工程においては活性層パターン形成後に、またボトムゲート型ボトムコンタクト型の電界効果トランジスタの製造工程においてはソース／ドレイン電極パターン形成後に、耐酸性を有する遮光膜を一層設ける。 （もっと読む）

【課題】高い拡散防止効果を備えながら応力の少ない電極を有する半導体素子及び、その半導体素子の製造方法を提供することを目的とする。
【解決手段】半導体素子５１に形成する電極４４を、熱処理を施してオーミック特性を付与する第１電極層３０と、熱処理を施さない第２電極層３６とに分けて形成することで、熱処理時に生じる応力を低減することができる。また、バリア層を第１バリア層２６と第２バリア層２８とに分けることで薄層化して、応力を低減するとともに、半田接合時には第１バリア層２６と第２バリア層２８との間に設けた中間層２７を拡散消失させて、あたかも厚い１層のバリア層２３として機能させることで、高い拡散防止効果を得ることができる。 （もっと読む）

本発明は、ワイドバンドギャップデバイスを電圧過渡の抑制の間の損傷から保護する方法及びデバイスである。アバランシェ耐量を向上させることは、ワイドバンドギャップデバイスのブロック接合部に１つ以上のダイオード又はＰＮＰトランジスタを配置することにより達成される。
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