半導体装置、ウエハ構造体および半導体装置の製造方法
【課題】微細プロセスよりも前に個片化用の溝を形成した場合でも、微細プロセスにおけるフォトリソグラフィで使用するフォトレジストを均一に形成することを可能にする。
【解決手段】配列された複数の素子形成領域ＡＲ１を含むｐ型半導体層１０３における隣り合う素子形成領域ＡＲ１間に平行な２つの溝ＴＲを形成し、個片化時には２つの溝ＴＲの間に形成された凸部１２０を切断する。この構成により、スクライブ領域ＳＲ全体に溝ＴＲを形成する必要が無くなるため、溝ＴＲの幅を例えばダイシングブレードの厚さやレーザスポットの径よりも小さくすることが可能となる。この結果、微細プロセスよりも前に個片化用の溝を形成した場合でも、微細プロセスにおけるフォトリソグラフィで使用するフォトレジストを均一に形成することが可能となる。
【解決手段】配列された複数の素子形成領域ＡＲ１を含むｐ型半導体層１０３における隣り合う素子形成領域ＡＲ１間に平行な２つの溝ＴＲを形成し、個片化時には２つの溝ＴＲの間に形成された凸部１２０を切断する。この構成により、スクライブ領域ＳＲ全体に溝ＴＲを形成する必要が無くなるため、溝ＴＲの幅を例えばダイシングブレードの厚さやレーザスポットの径よりも小さくすることが可能となる。この結果、微細プロセスよりも前に個片化用の溝を形成した場合でも、微細プロセスにおけるフォトリソグラフィで使用するフォトレジストを均一に形成することが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、ウエハ構造体および半導体装置の製造方法に関し、特に化合物半導体を用いた半導体装置、ウエハ構造体および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置の製造方法は、小型化や軽量化などを目的としてＷＣＳＰ（Ｗａｆｅｒ−Ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）技術を用いることが一般的である。ＷＣＳＰ技術では、ウエハの状態で再配線層やパッシベーション膜などの形成を行い、その後ウエハをダイシングすることで半導体装置を個片化する。ウエハのダイシングでは、例えば切断部分であるスクライブ領域に沿ってダイシングブレードよりも幅の広い溝を形成し、この溝の底部を配列方向にダイサーカットしていた（例えば以下に示す特許文献１参照）。また、溝を形成する際のマスクとしては、成膜の容易さやコストの観点から、シリコン酸化膜が一般的に用いられていた。
【０００３】
【特許文献１】特開平９−３３０８９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
また近年では、多種の半導体素子を形成することが可能であることや、高速動作および低電圧駆動などの観点から、ＩＩＩ−Ｖ族半導体やＩＩ−ＶＩ族半導体など、種々の化合物半導体を用いた半導体素子の開発が進められている。
【０００５】
上記のような化合物半導体を用いて例えばＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）やショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ＳＢＤ）などの半導体素子を形成する場合、通常、製造コストやプロセス容易性の観点から、ゲート電極やその他の電極材料としてアルミニウム（Ａｌ）などによる金属膜が用いられるが、このような金属膜はマスクとして使用するシリコン酸化膜をエッチングする際に使用するフッ酸などのエッチャントに可溶であるため、各種電極形成後にスクライブ領域に切断用の溝を形成しようとすると、製造プロセスが複雑化したり、材料選択における自由度が制限されたりなどの不具合が生じてしまう。
【０００６】
このような理由から、従来の製造方法では、各種電極を形成する前にスクライブ領域の溝を形成するように構成されているが、各種電極形成などのような比較的微細な加工を要する工程（以下、微細プロセスという）を溝の形成工程よりも後に配置してしまうと、この微細プロセス時に例えばダイシングブレードの厚さやレーザカッターのスポット径よりも大きな幅の溝が存在することになる。このため、微細プロセスにおけるフォトリソグラフィで使用するフォトレジストを均一に形成できないという問題が発生する。
【０００７】
そこで本発明は、上記の問題に鑑みてなされたものであり、微細プロセスよりも前に個片化用の溝を形成した場合でも、微細プロセスにおけるフォトリソグラフィで使用するフォトレジストを均一に形成することが可能な半導体装置、ウエハ構造体および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
かかる目的を達成するために、本発明による半導体装置は、所定基板上に形成された一層以上の化合物半導体層における素子形成領域に１つ以上の半導体素子が形成された半導体装置であって、個片化による切断面と前記化合物半導体層における前記素子形成領域の側面との間に前記化合物半導体層を分断する溝が形成されていることを特徴としている。
【０００９】
上記した本発明による半導体装置は、前記溝が、少なくとも前記化合物半導体層から前記所定基板にまで形成されていることを特徴としている。
【００１０】
上記した本発明による半導体装置は、前記化合物半導体が、ＧａＮ、ＡｌＧａＮ、ＢＡｌＧａＮ、ＩｎＧａＮ、ＧａＡｓ、ＩｎＰおよびＳｅＧｅのうち少なくとも１つを含むことを特徴としている。
【００１１】
上記した本発明による半導体装置は、前記半導体素子が、ＭＯＳＦＥＴ、ＨＥＭＴおよびＳＢＤのうち少なくとも１つを含むことを特徴としている。
【００１２】
また、本発明によるウエハ構造体は、配列された複数の素子形成領域と該素子形成領域間に配置されたスクライブ領域とを含む一層以上の化合物半導体層を備えたウエハ構造体であって、前記スクライブ領域に前記化合物半導体層における隣接する前記素子形成領域間を分断する２つの溝が形成されていることを特徴としている。
【００１３】
また、本発明による半導体装置の製造方法は、所定基板上に複数の素子形成領域を含む化合物半導体層を一層以上形成する半導体層形成工程と、前記素子形成領域間を分断する２つの溝を前記化合物半導体層に形成する溝形成工程と、前記分断された素子形成領域に半導体素子を形成する素子形成工程と、を含むことを特徴としている。
【００１４】
上記した本発明による半導体装置の製造方法は、前記素子形成工程が、前記半導体素子における電極の形成を含むことを特徴としている。
【００１５】
上記した本発明による半導体装置の製造方法は、前記溝形成工程が、前記所定基板にまで前記溝を形成することを特徴としている。
【００１６】
上記した本発明による半導体装置の製造方法は、前記２つの溝の間に位置する凸部を切断することで半導体装置を個片化する個片化工程を含み、前記凸部の上面の幅が、前記個片化工程において使用するダイシングブレードの厚さまたはレーザカッターのスポット径よりも大きいことを特徴としている。
【００１７】
上記した本発明による半導体装置の製造方法は、前記溝形成工程が、エッチングにより前記溝を形成することを特徴としている。
【００１８】
上記した本発明による半導体装置の製造方法は、前記化合物半導体層が、ＧａＮ、ＡｌＧａＮ、ＢＡｌＧａＮ、ＩｎＧａＮ、ＧａＡｓ、ＩｎＰおよびＳｅＧｅのうち少なくとも１つを含むことを特徴としている。
【発明の効果】
【００１９】
本発明によれば、スクライブ領域全体にダイシングブレードの厚さやレーザスポットの径よりも幅広な溝を必要とする構成でなく、個片化面と素子形成領域との間に比較的幅の狭い溝を形成することが可能な構成であるため、微細プロセスよりも前に個片化用の溝を形成した場合でも、微細プロセスにおけるフォトリソグラフィで使用するフォトレジストを均一に形成することが可能な半導体装置、ウエハ構造体および半導体装置の製造方法を実現することが可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。なお、以下の実施の形態により本発明が限定されるものではない。また、以下の説明において、各図は本発明の内容を理解でき得る程度に形状、大きさ、および位置関係を概略的に示してあるに過ぎず、従って、本発明は各図で例示された形状、大きさ、および位置関係のみに限定されるものではない。さらに、各図では、構成の明瞭化のため、断面におけるハッチングの一部が省略されている。さらにまた、後述において例示する数値は、本発明の好適な例に過ぎず、従って、本発明は例示された数値に限定されるものではない。
【００２１】
＜実施の形態１＞
以下、本発明の実施の形態１による半導体装置１００を、図面を用いて詳細に説明する。なお、本実施の形態では、半導体素子として１つ以上のＭＯＳＦＥＴ１００Ａが形成された半導体装置１００を例に挙げる。
【００２２】
（構成）
図１（ａ）は本実施の形態による半導体装置１００を個片化する前のウエハ１の概略構成を示す上視図であり、図１（ｂ）はウエハ１に２次元配列された複数の半導体装置１００のうちの１つの半導体装置１００周辺を拡大した概略上視図である。また、図２は、図１（ｂ）におけるＡ−Ａ’断面の層構造を示す模式図である。
【００２３】
図１（ａ）および図１（ｂ）に示すように、ウエハ１には、例えばＷＣＳＰ技術を用いて複数の半導体装置１００が２次元的に配列した状態で形成されている。各半導体装置１００は、これに含まれるＭＯＳＦＥＴなどの半導体素子が形成される素子形成領域ＡＲ１を備える。
【００２４】
ウエハ１において、縦または横に隣接する素子形成領域ＡＲ１間には、各半導体装置１００を個片化する際の切断部分となるスクライブ領域ＳＲが設定されており、このスクライブ領域ＳＲの延在方向に沿って２本の平行な溝ＴＲが形成されている。２本の溝ＴＲの間には、スクライブ領域ＳＲの延在方向に沿って延びるメサ状の凸部１２０が存在する。本実施の形態では、２本の溝ＴＲの間の凸部１２０を例えばダイシングブレードやレーザカッターなどを用いて切断することで、各半導体装置１００に個片化する。
【００２５】
各素子形成領域ＡＲ１には、図２に示すように、例えば、シリコン基板１０１における凸部１０１ａ上に形成されたバッファ層１０２上に、動作時にチャネル層として機能するｐ型半導体層１０３と、ヘテロ接合界面を形成することでキャリアとして利用することができる２次元電子ガスを発生させるキャリア走行層１０４およびキャリア供給層１０５と、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を構成するｐ型半導体層１０３上のゲート絶縁膜１０６およびゲート電極１０７と、ゲート電極１０７を挟む２つの領域に形成されたソース電極１０８ｓおよびドレイン電極１０８ｄと、よりなるＭＯＳＦＥＴ１００Ａを含む半導体素子が１つ以上形成されている。なお、本説明では、簡略化のため、１つのＭＯＳＦＥＴ１００Ａが形成された場合を例に挙げる。
【００２６】
また、上述したように、本実施の形態による個片化前のウエハ１は、隣接する素子形成領域ＡＲ１間にスクライブ領域ＳＲに沿って形成された２本の溝ＴＲと、この溝ＴＲ間の凸部１２０とを備える。個片化時には、溝ＴＲ間の凸部１２０がこれの延在方向に沿って切断される。そこで本実施の形態では、凸部１２０上面の幅ＷＣＯＮＶを、例えばダイシングブレードの厚さやレーザカッターのスポット径などによって定まる切断時の除去幅よりも広い幅に設定する。例えばダイシングブレードの厚さが１００μｍ程度である場合、凸部１２０上面の幅ＷＣＯＮＶを２００μｍ程度以上とする。これにより、切断時に素子形成領域ＡＲ１へ与えられる物理的ダメージや熱ダメージを低減することができる。ただし、本発明はこれに限定されず、例えば凸部１２０上面の幅ＷＣＯＮＶをダイシングブレードの厚さやレーザカッターのスポット径と同程度もしくは小さくしても良い。これにより、ウエハ１においてスクライブ領域ＳＲとして使用される面積を低減できるため、素子形成領域ＡＲ１として使用可能な有効面積を大きくすることが可能となる。なお、２本の溝ＴＲ間に形成されたメサ状の凸部１２０は、図２に示すように、例えばシリコン基板１０１の上層部分である凸部１０１ｂと、上記した半導体素子を製造する際に形成された各種膜の一部（１０１ａ、１０２ａ、１０３ａ、１０４ａ、１０５ａ）とを含んでなる。
【００２７】
また、上記したように、本実施の形態では、凸部１２０の上面の幅ＷＣＯＮＶが、上記の除去幅、すなわち個片化時に使用するダイシングブレードの厚さやレーザカッターのスポット径よりも広く設定されているため、各溝ＴＲの幅ＷＴＲをダイシングブレードの厚さやレーザカッターのスポット径よりも広くする必要が無い。この結果、溝ＴＲの幅ＷＴＲを例えば１０μｍ程度以下の十分に狭い幅とすることが可能となる。このように狭い幅とすることで、例えば微細プロセスよりも前に溝ＴＲの形成工程を配置した場合でも、微細プロセスにおいてフォトリソグラフィ工程で使用するフォトレジストを均一に形成することが可能となる。また、この構成により、溝ＴＲの形成工程を微細プロセスよりも後に配置する必要も無くなるため、製造プロセスの複雑化を回避することも可能である。
【００２８】
さらに、本実施の形態では、溝ＴＲを例えばシリコン基板１０１における上層部分にまで形成する。この構成により、本実施の形態では、溝ＴＲを半導体装置１００間における素子分離のトレンチとしても機能させることが可能となる。また、その深さは、例えばパッシベーション膜１１１上面から９μｍ程度とすることができる。ただし、本実施の形態では、シリコン基板１０１上層部分にまで到達する溝ＴＲを例に挙げるが、本発明はこれに限定されず、個片化により形成された切断面（図６（ｂ）における側面Ｓ２参照）と素子形成領域ＡＲ１との間にｐ型半導体層１０３上部からの溝ＴＲが切断面に沿って形成されていればよい。
【００２９】
さらにまた、本実施の形態において、上記のような溝ＴＲは、例えば塩素系ガスを用いた異方性ドライエッチングにより形成することができる。このため、溝ＴＲの側面、すなわち素子形成領域ＡＲ１の側面Ｓ１は、例えばダイシングブレードやレーザカッターなどを用いて形成された面（以下、ダイサーカット面という）よりも凹凸や物理的ダメージ並びに熱ダメージなどが少ない面となっている。この構成によって素子形成領域ＡＲ１の側面Ｓ１を介した基板（本実施の形態ではシリコン基板１０１）へのリーク電流が低減されるため、本実施の形態では、良好な特性の半導体装置１００を実現することが可能となる。
【００３０】
また、上記のような半導体素子、溝ＴＲおよび凸部１２０が形成されシリコン基板１０１上には、半導体素子との電気的な接続を形成するためのコンタクトホールを備えた層間絶縁膜１０９が形成されている。なお、溝ＴＲ内部および凸部１２０は、図２に示すように、例えばゲート絶縁膜１０６を形成する際に同時に形成された絶縁膜１０６ａで覆われていてもよい。さらに、層間絶縁膜１０９上およびこれに形成されたコンタクトホール内には上層配線およびコンタクト内配線を含むメタル層１１０が形成されている。さらにまた、層間絶縁膜１０９上には下層を電気的および物理的に保護するためのパッシベーション膜１１１が形成されている。なお、層間絶縁膜１０９およびメタル層１１０は、複数層形成されていてもよい。
【００３１】
上記において、基板には、上記したシリコン（１１１）基板１０１の他に、例えばサファイア基板など、種々の基板を適用することができる。また、シリコン基板１０１上のバッファ層１０２は、上層に成長させるｐ型半導体層１０３とシリコン基板１０１との特性差による相互作用を緩衝し、両者の接合強度を向上するための層である。このようなバッファ層１０２は、シリコン基板１０１上に膜厚が例えば５０ｎｍ程度のＡｌＮ（窒化アルミニウム）層を形成し、これの上に膜厚が例えば５〜１００ｎｍ程度のＧａＮ層と膜厚が例えば１〜１０ｎｍ程度のＡｌＮ層とよりなる積層膜を例えば２０〜８０層程度重ねることで形成することができる。ただし、本発明ではこの構成に限定されず、バッファ層１０２の上に形成する半導体層（本実施の形態ではｐ型半導体層１０３）の材料等によって種々変形されるものである。
【００３２】
バッファ層１０２上のｐ型半導体層１０３は、例えばｐ型の不純物を含む半導体層であり、上述したように動作時にチャネルが形成される層である。このようなｐ型半導体層１０３は、例えばＧａＮやＡｌＧａＮやＢＡｌＧａＮやＩｎＧａＮなどのＩＩＩ族窒化物半導体や、その他ＧａＡｓやＩｎＰやＳｅＧｅなどのような化合物半導体など、種々の半導体を用いて形成することができる。本実施の形態では、ＧａＮ層を用いてｐ型半導体層を形成した場合を例に挙げる。また、本実施の形態では、ｐ型の不純物としてマグネシウム（Ｍｇ）を用いた場合を例に挙げ、その濃度（Ｍｇ濃度）を例えば１×１０１７／ｃｍ３程度とする。
【００３３】
ｐ型半導体層１０３上のキャリア走行層１０４およびキャリア供給層１０５は、いわゆるＨＥＭＴ構造を形成する層であり、上述したように、ヘテロ接合界面を形成することで界面近傍であるキャリア走行層１０４上層に動作時にキャリアとして利用することが可能な２次元電子ガスを発生させる。本実施の形態では、キャリア走行層１０４として例えばアンドープのＧａＮ（以下、ｕｎ−ＧａＮという）層を用い、キャリア供給層１０５として例えばアンドープのＡｌＧａＮ（以下、ｕｎ−ＡｌＧａＮという）層を用いる。ただし、本発明はこれらに限定されず、ヘテロ接合界面を形成して２次元電子ガスを発生させることが可能な種々の化合物半導体積層膜を適用することが可能である。
【００３４】
ｐ型半導体層１０３上のＨＥＭＴ構造の一部（キャリア走行層１０４およびキャリア供給層１０５の一部）は除去されており、この除去部分におけるｐ型半導体層１０３上にゲート絶縁膜１０６およびゲート電極１０７が形成されている。この構成により、本実施の形態によるＭＯＳＦＥＴ１００Ａが、ｐ型半導体層１０３とゲート絶縁膜１０６とゲート電極１０７とよりなるＭＯＳ構造を備える。本実施の形態では、ゲート絶縁膜１０６として例えばシリコン酸化膜を用い、また、ゲート電極１０７として例えばアルミニウム（Ａｌ）膜をチタニウム（Ｔｉ）膜で上下層からサンドウィッチした積層構造の金属膜を用いる。ただし、本発明はこれに限定されず、半導体装置１００に組み込まれる半導体素子が例えばＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のＦＥＴであってもよい。したがって、ゲート絶縁膜１０６およびゲート電極１０７についても、種々の絶縁膜および導電体膜を用いることが可能である。
【００３５】
キャリア供給層１０５上には、上述したように、ゲート電極１０７を挟む２つの領域に対をなすソース電極１０８ｓおよびドレイン電極１０８ｄが形成されている。本実施の形態において、ソース電極１０８ｓおよびドレイン電極１０８ｄには、例えば下層のＴｉ膜と上層のＡｌ膜とよりなる積層構造の金属膜を用いることができる。ただし、本発明ではこれに限定されず、例えば下層のキャリア供給層１０５とオーミック接合することが可能な種々の導電体を用いて形成することが可能である。
【００３６】
また、半導体素子を覆う層間絶縁膜１０９は、例えばシリコン酸化膜などの絶縁膜を用いて形成することができる。さらに、層間絶縁膜１０９上およびこれのコンタクトホール内のメタル層１１０は、例えばＴｉ膜とＡｌ膜との積層構造を有する金属膜などを用いて形成することができる。さらにまた、これらを覆うパッシベーション膜１１１は、例えばシリコン窒化膜などの絶縁膜を用いて形成することができる。
【００３７】
（製造方法）
次に、本実施の形態による半導体装置１００の製造方法を、図面を用いて詳細に説明する。図３（ａ）から図６（ｂ）は、本実施の形態による半導体装置１００の製造方法を示すプロセス図である。なお、図３（ａ）から図６（ｂ）では、図２と対応する断面を示す。
【００３８】
本製造方法では、まず、図３（ａ）に示すように、シリコン基板１０１上に、バッファ層１０２Ａを形成し、その上にｐ−ＧａＮ層１０３Ａとｕｎ−ＧａＮ層１０４Ａとｕｎ−ＡｌＧａＮ層１０５Ａとを順次形成する。
【００３９】
具体的には、まず、例えばＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置のチャンバ内にシリコン基板１０１を設置した状態で、シリコン基板１０１上に例えばトリメチルアルミニウム（ＴＭＡ）とアンモニア（ＮＨ３）とをそれぞれ例えば１００μｍｏｌ／分程度、１２リットル／分程度の流量で導入する。これにより、膜厚が例えば１００ｎｍ程度のＡｌＮ層がシリコン基板１０１上にエピタキシャル成長する。次に、成長したＡｌＮ層上に例えばトリメチルガリウム（ＴＭＧ）とアンモニアとをそれぞれ例えば５８μｍｏｌ／分程度、１２リットル／分程度の流量で導入することで、膜厚が例えば２００ｎｍ程度のＧａＮ層をエピタキシャル成長し、続いて、ＧａＮ層上に例えばＴＭＡとアンモニアとを上記と同様の流量で導入することで、膜厚が例えば２０ｎｍ程度のＡｌＮ層をエピタキシャル成長する。その後、膜厚が２００ｎｍ程度のＧａＮ層と膜厚が２０ｎｍ程度のＡｌＮ層とよりなる積層膜を例えば８層程度重ねることで、最下層のＡｌＮ層からの合計の膜厚が例えば１８６０ｎｍ程度の積層構造を有するバッファ層１０２Ａをシリコン基板１０１上に形成する。
【００４０】
続いて、バッファ層１０２Ａ上に例えばＴＭＧとアンモニアとの他にビスシクロペンタジエニルマグネシウム（Ｂｉｓ（Ｃｙｃｌｏｐｅｎｔａｄｉｅｎｙｌ）Ｍａｇｎｅｓｉｕｍ：ＣＰ２Ｍｇ）を導入する。これにより、ｐ型の不純物としてＭｇがドーピングされたＧａＮ層（ｐ−ＧａＮ層）１０３Ａがバッファ層１０２Ａ上にエピタキシャル成長する。なお、ｐ−ＧａＮ層１０３Ａの膜厚は、例えば５００ｎｍ程度とすることができる。また、この際のＴＭＧとアンモニアとの流量は、それぞれ例えば１９μｍｏｌ／分程度、１２リットル／分程度とすることができる。さらに、ＣＰ２Ｍｇの流量は、例えば成長したｐ−ＧａＮ層１０３ＡにおけるＭｇ濃度が１×１０１７／ｃｍ３程度となるような流量とすることができる。ただし、Ｍｇ濃度は、例えば２次イオン質量分析法（ＳＩＭＳ）により測定した結果である。
【００４１】
続いて、ｐ−ＧａＮ層１０３Ａ上に例えばＴＭＧとアンモニアとをそれぞれ例えば１９μｍｏｌ／分程度、１２リットル／分程度の流量で導入することで、膜厚が例えば１００ｎｍ程度のｕｎ−ＧａＮ層１０４Ａをエピタキシャル成長する。続いて、ｕｎ−ＧａＮ層１０４Ａ上に例えばＴＭＡとＴＭＧとアンモニアとをそれぞれ例えば１２５μｍｏｌ／分程度、１９μｍｏｌ／分程度、１２リットル／分程度の流量で導入することで、膜厚が例えば２０ｎｍ程度のｕｎ−ＡｌＧａＮ層１０５Ａをエピタキシャル成長する。なお、ｕｎ−ＡｌＧａＮ層１０５Ａの組成は、例えばＡｌ０．２５Ｇａ０．７５Ｎとすることができる。また、上記工程における各層（バッファ層１０２Ａ、ｐ−ＧａＮ層１０３Ａ、ｕｎ−ＧａＮ層１０４Ａおよびｕｎ−ＡｌＧａＮ層１０５Ａ）の成長温度は、例えば１０５０℃程度とすることができる。
【００４２】
以上のようにしてバッファ層１０２Ａとｐ−ＧａＮ層１０３Ａとｕｎ−ＧａＮ層１０４Ａとｕｎ−ＡｌＧａＮ層１０５Ａとよりなる積層膜をシリコン基板１０１上に形成すると、次に、例えばフォトリソグラフィ技術およびエッチング技術を用いることで、図３（ｂ）に示すように、素子形成領域ＡＲ１におけるｕｎ−ＡｌＧａＮ層１０５Ａおよびｕｎ−ＧａＮ層１０４Ａの一部を除去し、下層のｐ−ＧａＮ層１０３Ａの一部を露出させる。具体的には、例えばＣＶＤ法を用いることでｕｎ−ＡｌＧａＮ層１０５Ａ上に膜厚が例えば３００ｎｍ程度のシリコン酸化膜Ｍ１を形成し、次いで例えばフォトリソグラフィ技術を用いることで、シリコン酸化膜Ｍ１上にｕｎ−ＡｌＧａＮ層１０５Ａおよびｕｎ−ＧａＮ層１０４Ａの除去パターンが転写されたフォトレジストを形成する。続いて、該フォトレジストをマスクとして用いつつ、例えば緩衝フッ酸（ＢＨＦ）を用いたウェットエッチングまたはフッ素系ガスを用いたドライエッチングによりシリコン酸化膜Ｍ１を加工することで、シリコン酸化膜Ｍ１に上記除去パターンを転写する。これにより、シリコン酸化膜Ｍ１に除去パターンとしての開口ａｐ１が形成される。続いて、上記のフォトレジストを除去した後、開口ａｐ１を有するシリコン酸化膜Ｍ１をマスクとして用いつつ、例えば塩素系ガスを用いたドライエッチングによりｕｎ−ＡｌＧａＮ層１０５Ａおよびｕｎ−ＧａＮ層１０４Ａを順次エッチングすることで、開口ａｐ１下のｕｎ−ＡｌＧａＮ層１０５Ａおよびｕｎ−ＧａＮ層１０４Ａを除去し、この部分のｐ−ＧａＮ層１０３Ａ上面を露出させる。この際、オーバエッチング気味に処理することで、開口ａｐ１下のｕｎ−ＧａＮ層１０４Ａを完全に除去することが好ましい。また、本工程において、半導体素子として使用しない領域に位置するｕｎ−ＧａＮ層１０４Ａおよびｕｎ−ＡｌＧａＮ層１０５Ａを除去してもよい。
【００４３】
次に、マスクとして用いたシリコン酸化膜Ｍ１を除去した後、例えばフォトリソグラフィ技術およびエッチング技術を用いることで、図３（ｃ）に示すように、各素子形成領域ＡＲ１間に２本の平行な溝ＴＲを形成する。具体的には、例えば図３（ｂ）を用いて説明した工程と同様の工程を用いることで、ｕｎ−ＡｌＧａＮ層１０５Ａおよび露出したｐ−ＧａＮ層１０３Ａ上に、溝ＴＲ形成用の開口ａｐ２を有するシリコン酸化膜Ｍ２を形成する。なお、シリコン酸化膜Ｍ２の膜厚は例えば１０００ｎｍ程度とすることができる。続いて、シリコン酸化膜Ｍ２をマスクとして用いつつ、例えば塩素系ガスを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）やＩＣＰ−ＲＩＥ（Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ−ＲＩＥ）などの異方性ドライエッチングによりｕｎ−ＡｌＧａＮ層１０５Ａとｕｎ−ＧａＮ層１０４Ａとｐ−ＧａＮ層１０３Ａとバッファ層１０２Ａとシリコン基板１０１の上層部分とを順次エッチングすることで、スクライブ領域ＳＲに平行な２本の溝ＴＲ（図１（ａ）および（ｂ）参照）を形成する。
【００４４】
また、上記工程の結果、素子形成領域ＡＲ１におけるバッファ層１０２Ａ、ｐ−ＧａＮ層１０３Ａ、ｕｎ−ＧａＮ層１０４Ａおよびｕｎ−ＡｌＧａＮ層１０５Ａがそれぞれバッファ層１０２、ｐ型半導体層１０３、キャリア走行層１０４およびキャリア供給層１０５に整形されると共に、各素子形成領域ＡＲ１間が素子分離される。さらに、上記工程の結果、各スクライブ領域ＳＲにおける２本の溝ＴＲの間に、シリコン基板１０１の上層部分である凸部１０１ｂと、バッファ層１０２Ａの一部であるバッファ層１０２ａと、ｐ−ＧａＮ層１０３Ａの一部であるｐ−ＧａＮ層１０３ａと、ｕｎ−ＧａＮ層１０４Ａの一部であるｕｎ−ＧａＮ層１０４ａと、ｕｎ−ＡｌＧａＮ層１０５Ａの一部であるｕｎ−ＡｌＧａＮ層１０５ａと、よりなるメサ状の凸部１２０が形成される。
【００４５】
以上のように、スクライブ領域ＳＲに２本の溝ＴＲおよび凸部１２０を形成すると、次に、マスクとして用いたシリコン酸化膜Ｍ２を除去した後、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いることで、上記各層が形成されたシリコン基板１０１上面全体を覆う、膜厚が例えば６０ｎｍ程度のシリコン酸化膜を形成する。続いて、該シリコン酸化膜をフォトリソグラフィ技術およびエッチング技術を用いて加工することで、図４（ａ）に示すように、キャリア供給層１０５上の少なくとも一部のシリコン酸化膜を除去して、ソース電極１０８ｓおよびドレイン電極１０８ｄとのコンタクト用の開口ａｐ３をそれぞれ形成する。なお、本実施の形態では、説明の都合上、本工程で形成した素子形成領域ＡＲ１内のシリコン酸化膜をゲート絶縁膜１０６とし、同じく本工程で形成した他のシリコン酸化膜を絶縁膜１０６ａとする。
【００４６】
次に、例えばリフトオフ法を用いることで、図４（ｂ）に示すように、ゲート絶縁膜１０６の開口ａｐ３により露出されたキャリア供給層１０５上に、これとオーミック接触するソース電極１０８ｓおよびドレイン電極１０８ｄを形成する。具体的には、例えばフォトリソグラフィ技術を用いることで、ソース電極１０８ｓおよびドレイン電極１０８ｄの形成領域に開口ａｐ３を有するフォトレジストＲ１を形成する。続いて、例えばスパッタ法または真空蒸着法を用いることで、フォトレジストＲ１上および開口ａｐ３により露出されたキャリア供給層１０５上に、ＴｉとＡｌとを順次堆積する。これにより、フォトレジストＲ１上にＴｉ膜とＡｌ膜との積層膜よりなる金属膜１００８が形成される共に、開口ａｐ３により露出されたキャリア供給層１０５上にソース電極１０８ｓおよびドレイン電極１０８ｄが形成される。なお、Ｔｉ膜およびＡｌ膜の膜厚は、それぞれ例えば２５ｎｍ程度、３００ｎｍ程度とすることができる。続いて、例えばアセトンなどの剥離液を用いてフォトレジストＲ１を除去することで、フォトレジストＲ１上の金属膜１００８をリフトオフにより除去する。その後、例えば６００℃のアニール処理を１０分間程度行なうことで、ソース側のキャリア供給層１０５とソース電極１０８ｓと、並びに、ドレイン側のキャリア供給層１０５とドレイン電極１０８ｄとを、それぞれオーミック接触させる。
【００４７】
次に、例えばリフトオフ法を用いることで、図５（ａ）に示すように、ゲート絶縁膜１０６上にゲート電極１０７を形成する。具体的には、例えばフォトリソグラフィ技術を用いることで、ゲート絶縁膜１０６上におけるゲート電極１０７の形成領域に開口ａｐ４を有するフォトレジストＲ２を形成する。続いて、例えばスパッタ法または真空蒸着法を用いることで、フォトレジストＲ２上および開口ａｐ４により露出されたゲート絶縁膜１０６上に、ＴｉとＡｌとＴｉとを順次堆積する。これにより、フォトレジストＲ２上にＴｉ膜とＡｌ膜とＴｉ膜との積層膜よりなる金属膜１００７が形成されると共に、開口ａｐ４により露出されたゲート絶縁膜１０６上にゲート電極１０７が形成される。なお、下層のＴｉ膜とＡｌ膜と上層のＴｉ膜との膜厚は、それぞれ例えば２５ｎｍ程度、３００ｎｍ程度、２５ｎｍ程度とすることができる。続いて、例えばアセトンなどの剥離液を用いてフォトレジストＲ２を除去することで、フォトレジストＲ２上の金属膜１００７をリフトオフにより除去する。
【００４８】
以上のようにして素子形成領域ＡＲ１にｐ型半導体層１０３とキャリア走行層１０４およびキャリア供給層１０５とゲート絶縁膜１０６およびゲート電極１０７とソース電極１０８ｓおよびドレイン電極１０８ｄとよりなるＭＯＳＦＥＴ１００Ａを含む半導体素子を形成すると、次に、例えばＣＶＤ法を用いて酸化シリコンを堆積させることで、上記各層が形成されたシリコン基板１０１上面全体を覆う、膜厚が例えば３０００ｎｍ程度の層間絶縁膜１０９を形成する。続いて、例えばフォトリソグラフィ技術およびエッチング技術を用いることで、ソース電極１０８ｓおよびドレイン電極１０８ｄ並びにゲート電極１０７の一部をそれぞれ露出させるコンタクトホールを層間絶縁膜１０９に形成し、次いで例えばスパッタ法または真空蒸着法を用いることで、図５（ｂ）に示すように、層間絶縁膜１０９上の上層配線とコンタクトホール内のコンタクト内線とを含むメタル層１１０を形成する。なお、層間絶縁膜１０９およびメタル層１１０は、それぞれ一層に限らず、複数層形成してもよい。
【００４９】
次に、例えばＣＶＤ法を用いて窒化シリコンを堆積させることで、図６（ａ）に示すように、層間絶縁膜１０９およびメタル層１１０上に、膜厚が例えば８００ｎｍ程度のパッシベーション膜１１１を形成する。なお、この工程の結果、図２に示す層構造を備えたウエハ１が製造される。
【００５０】
次に、上記各層が形成されたシリコン基板１０１裏面に例えば粘着面を備えたダイシングシートＤＳを貼り付け、これを図示しないダイシングテーブル上に固定した後、図６（ｂ）に示すように、シリコン基板１０１のスクライブ領域ＳＲにおける凸部１２０を例えばダイシングブレードＤＢを用いて切断する。この際、シリコン基板１０１上面側からダイシングラインＤＬに沿って切断する。これにより、図１（ａ）、図１（ｂ）および図２に示すウエハ１が個々の半導体装置１００（図６（ｂ）参照）に個片化される。なお、本実施の形態では、上記したようにダイシングブレードＤＢを用いて半導体装置１００を個片化するが、本発明はこれに限定されず、例えばレーザカッターを用いたステルスカットにて半導体装置１００を個片化してもよい。また、図６（ｂ）では、凸部１２０上面の幅ＷＣＯＮＶをダイシングブレードＤＢの厚さよりも大きくした場合を例に挙げるが、上述したように、本発明はこれに限定されるものではない。
【００５１】
以上のような工程を用いて半導体装置１００を製造することで、図６（ｂ）に示すように、個片化後の半導体装置１００の外縁付近には、凸部１２０の一部である凸部１２０ａを備え、凸部１２０ａと素子形成領域ＡＲ１との間には溝ＴＲが形成されている。また、半導体装置１００の個片化面である側面Ｓ２はダイサーカット面であるが、素子形成領域ＡＲ１の側面Ｓ１はエッチングにより形成された比較的凹凸や物理的ダメージ並びに熱ダメージなどが少ない、特性の良好な面となっている。このため、素子形成領域ＡＲ１の側面Ｓ１を介したリーク電流を低減することが可能となり、良好な特性の半導体装置１００の製造が達成される。
【００５２】
以上のように製造した個片化後の半導体装置１００と、個片化前のウエハ１に形成された半導体装置１００との電流電圧特性を図７に示す。図７に示すように、個片化後の半導体装置１００の電流電圧特性Ｃａは、個片化前の半導体装置１００の電流電圧特性Ｃｂと同程度の良好な特性を示している。
【００５３】
なお、上記した実施の形態では、溝ＴＲをシリコン基板１０１上面、すなわち素子形成面から形成した場合を例に挙げたが、本発明はこれに限定されず、例えばシリコン基板１０１裏面から溝ＴＲを形成するように構成してもよい。この場合、溝ＴＲは、例えばシリコン基板１０１裏面から少なくともキャリア供給層１０５にまで到達するように形成される。
【００５４】
＜実施の形態２＞
次に、本発明の実施の形態２による半導体装置２００を、図面を用いて詳細に説明する。なお、本実施の形態では、半導体素子として１つ以上のＨＥＭＴ２００Ａが形成された半導体装置２００を例に挙げる。なお、以下の説明において、本発明の実施の形態１と同様の構成については同一の符号を付し、その詳細な説明を省略する。
【００５５】
（構成）
本実施の形態において、半導体装置２００を個片化する前のウエハ２の上方からの概略構成は、図１（ａ）および図１（ｂ）に示す概略構成と同様であるため、ここではこれを引用することで詳細な説明を省略する。また、図８は、本実施の形態によるウエハ２の層構造を示す模式図である。なお、図８では、図１（ｂ）におけるＡ−Ａ’断面と対応する断面の層構造を示す。
【００５６】
図８と図２とを比較すると明らかなように、本実施の形態において各素子形成領域ＡＲ１に形成されるＨＥＭＴ２００Ａは、本発明の実施の形態１によるＭＯＳＦＥＴ１００Ａと同様の構成において、キャリア走行層２０４およびキャリア供給層２０５がゲート電極２０７の形成領域において除去されていない構成を有している。また、ＭＯＳＦＥＴ１００におけるゲート絶縁膜１０７が省かれ、且つ、ゲート電極１０７がキャリア供給層２０５とショットキー接触するゲート電極２０７に置き換えられた構成を有している。なお、ゲート絶縁膜１０６が省かれたことに伴い、素子形成領域ＡＲ１外の領域に形成された絶縁膜１０６ａも省かれている。また、他の構成は、本発明の実施の形態１と同様であるため、同一の符号を付し、その詳細な説明を省く。
【００５７】
ゲート電極２０７は、上述したようにキャリア供給層２０５上に形成され、これとショットキー接触する。本実施の形態において、ゲート電極２０７には、例えば下層のニッケル（Ｎｉ）膜と上層の金（Ａｕ）膜とよりなる積層構造の金属膜を用いることができる。ただし、本発明ではこれに限定されず、例えば下層のキャリア供給層２０５とショットキー接触することが可能な種々の導電体を用いて形成することが可能である。
【００５８】
また、キャリア走行層２０４およびキャリア供給層２０５は、本発明の実施の形態１におけるキャリア走行層１０４およびキャリア供給層１０５と同様の材料を用いて形成することが可能であるため、ここでは詳細な説明を省略する。
【００５９】
（製造方法）
次に、本実施の形態による半導体装置２００の製造方法を、図面を用いて詳細に説明する。図９（ａ）から図９（ｃ）は、本実施の形態による半導体装置２００の製造方法を示すプロセス図である。なお、以下の説明において、本発明の実施の形態１と同様の工程については、それを引用することで説明を簡略化する。
【００６０】
本製造方法では、まず、本発明の実施の形態１において図３（ａ）を用いて説明した工程と同様の工程を用いることで、シリコン基板１０１上に、バッファ層１０２Ａとｐ−ＧａＮ層１０３Ａとｕｎ−ＧａＮ層１０４Ａとｕｎ−ＡｌＧａＮ層１０５Ａとを順次形成する。
【００６１】
次に、本発明の実施の形態１において図３（ｃ）を用いて説明した工程と同様の工程を用いることで、図９（ａ）に示すように、各素子形成領域ＡＲ１間に２本の平行な溝ＴＲを形成する。なお、この工程の結果、素子形成領域ＡＲ１におけるバッファ層１０２Ａ、ｐ−ＧａＮ層１０３Ａ、ｕｎ−ＧａＮ層１０４Ａおよびｕｎ−ＡｌＧａＮ層１０５Ａがそれぞれバッファ層１０２、ｐ型半導体層１０３、キャリア走行層２０４およびキャリア供給層２０５に整形されると共に、各素子形成領域ＡＲ１間が素子分離され、さらに、各スクライブ領域ＳＲにおける２本の溝ＴＲの間に、本発明の実施の形態１の図３（ｃ）と同様に、シリコン基板１０１の上層部分である凸部１０１ｂと、バッファ層１０２Ａの一部であるバッファ層１０２ａと、ｐ−ＧａＮ層１０３Ａの一部であるｐ−ＧａＮ層１０３ａと、ｕｎ−ＧａＮ層１０４Ａの一部であるｕｎ−ＧａＮ層１０４ａと、ｕｎ−ＡｌＧａＮ層１０５Ａの一部であるｕｎ−ＡｌＧａＮ層１０５ａと、よりなるメサ状の凸部１２０が形成される。
【００６２】
次に、マスクとして用いたシリコン酸化膜Ｍ２２を除去した後、本発明の実施の形態１において図４（ａ）を用いて説明したリフトオフ工程と同様の工程を用いることで、図９（ｂ）に示すように、キャリア供給層２０５上に、これとオーミック接触するソース電極１０８ｓおよびドレイン電極１０８ｄを形成する。なお、マスクとして用いたフォトレジストＲ２１を例えばアセトンなどの剥離液を用いて除去することで、フォトレジストＲ２１上の金属膜１００８がリフトオフにより除去され、開口ａｐ２１内に形成されたソース電極１０８ｓおよびドレイン電極１０８ｄが残る。
【００６３】
次に、例えばリフトオフ法を用いることで、図９（ｃ）に示すように、キャリア供給層２０５上におけるソース電極１０８ｓおよびドレイン電極１０８ｄで挟まれた領域にゲート電極２０７を形成する。具体的には、例えばフォトリソグラフィ技術を用いることで、ソース電極１０８ｓおよびドレイン電極１０８ｄで挟まれた領域上に開口ａｐ２２を有するフォトレジストＲ２２を形成する。続いて、例えばスパッタ法または真空蒸着法を用いることで、フォトレジストＲ２２上および開口ａｐ２２により露出されたキャリア供給層２０５上に、ＮｉとＡｕとを順次堆積する。これにより、フォトレジストＲ２２上にＮｉ膜とＡｕ膜との積層膜よりなる金属膜２００７が形成されると共に、開口ａｐ２２により露出されたキャリア供給層２０５上にこれとショットキー接合するゲート電極２０７が形成される。なお、Ｎｉ膜およびＡｕ膜の膜厚は、それぞれ例えば１００ｎｍ程度、２００ｎｍ程度とすることができる。なお、マスクとして用いたフォトレジストＲ２２を例えばアセトンなどの剥離液を用いて除去することで、フォトレジストＲ２２上の金属膜２００７がリフトオフにより除去され、開口ａｐ２２内に形成されたゲート電極２０７が残る。
【００６４】
その後、本発明の実施の形態１において図５（ｂ）から図６（ａ）を用いて説明した工程と同様の工程を用いることで、層間絶縁膜１０９、メタル層１１０およびパッシベーション膜１１１を順次形成し、その後、同実施の形態１において図６（ｂ）を用いて説明した工程と同様の工程を用いることで、上記各層が形成されたウエハ２（図８参照）を個々の半導体装置２００に個片化する。なお、本実施の形態においても、本発明による実施の形態１と同様に、凸部１２０上面の幅ＷＣＯＮＶがダイシングブレードＤＢの厚さまたはレーザカッターのスポット径と同程度または小さくても良い。
【００６５】
以上のように製造した半導体装置２００であっても、本発明の実施の形態１と同様に、微細プロセスよりも前に個片化用の溝ＴＲを形成した場合でも、微細プロセスにおけるフォトリソグラフィで使用するフォトレジストを均一に形成することが可能となる。また、溝ＴＲの側面、すなわち素子形成領域ＡＲ１の側面Ｓ１がエッチングにより形成された、ダイサーカット面よりも凹凸や物理的ダメージ並びに熱ダメージなどが少ない面となっているため、素子形成領域ＡＲ１の側面Ｓ１を介した基板（本実施の形態ではシリコン基板１０１）へのリーク電流を低減することが可能となり、良好な特性の半導体装置２００を実現することが可能となる。
【００６６】
＜実施の形態３＞
次に、本発明の実施の形態３による半導体装置３００を、図面を用いて詳細に説明する。なお、本実施の形態では、半導体素子として１つ以上のＳＢＤ３００Ａが形成された半導体装置３００を例に挙げる。なお、以下の説明において、本発明の実施の形態１または２と同様の構成については同一の符号を付し、その詳細な説明を省略する。
【００６７】
（構成）
本実施の形態において、半導体装置３００を個片化する前のウエハ３の上方からの概略構成は、図１（ａ）および図１（ｂ）に示す概略構成と同様であるため、ここではこれを引用することで詳細な説明を省略する。また、図１０は、本実施の形態によるウエハ３の層構造を示す模式図である。なお、図１０では、図１（ｂ）におけるＡ−Ａ’断面と対応する断面の層構造を示す。
【００６８】
図１０と図２および図８とを比較すると明らかなように、本実施の形態において、各素子形成領域ＡＲ１に形成されるＳＢＤ３００Ａは、本発明の実施の形態２によるＨＥＭＴ２００Ａと同様の構成において、キャリア走行層２０５上のゲート電極２０７が省かれ、キャリア供給層２０５上のソース電極１０８ｓおよびドレイン電極１０８ｄがそれぞれカソード電極３０８ｃおよびアノード電極３０８ａに置き換えられた構成を有している。他の構成は、本発明の実施の形態１または２と同様であるため、同一の符号を付し、その詳細な説明を省く。
【００６９】
カソード電極３０８ｃは、キャリア供給層２０５とオーミック接触する金属膜よりなる電極である。本実施の形態では、例えば下層のＴｉ膜と上層のＡｌ膜とよりなる積層構造の金属膜を用いる。ただし、本発明はこれに限定されず、下層のキャリア供給層２０５とオーミック接触することが可能な種々の導電体を用いて形成することが可能である。
【００７０】
アノード電極３０８ａは、キャリア供給層２０５とショットキー接触する金属膜よりなる電極である。本実施の形態では、例えば下層のＮｉ膜と上層のＡｌ膜とよりなる積層構造の金属膜を用いる。ただし、本発明ではこれに限定されず、下層のキャリア供給層２０５とショットキー接触することが可能な種々の導電体を用いて形成することが可能である。
【００７１】
（製造方法）
次に、本実施の形態による半導体装置３００の製造方法を、図面を用いて詳細に説明する。図１１（ａ）および図１１（ｂ）は、本実施の形態による半導体装置３００の製造方法を示すプロセス図である。なお、以下の説明において、本発明の実施の形態１または２と同様の工程については、それを引用することで説明を簡略化する。
【００７２】
本製造方法では、まず、本発明の実施の形態１において図３（ａ）を用いて説明した工程と同様の工程を用いることで、シリコン基板１０１上に、バッファ層１０２Ａとｐ−ＧａＮ層１０３Ａとｕｎ−ＧａＮ層１０４Ａとｕｎ−ＡｌＧａＮ層１０５Ａとを順次形成する。
【００７３】
次に、本発明の実施の形態１において図３（ｃ）を用いて説明した工程と同様の工程を用いることで、本発明の実施の形態２において図９（ａ）に示すような２本の平行な溝ＴＲを各素子形成領域ＡＲ１間に形成する。なお、この工程の結果、素子形成領域ＡＲ１におけるバッファ層１０２Ａ、ｐ−ＧａＮ層１０３Ａ、ｕｎ−ＧａＮ層１０４Ａおよびｕｎ−ＡｌＧａＮ層１０５Ａがそれぞれバッファ層１０２、ｐ型半導体層１０３、キャリア走行層２０４およびキャリア供給層２０５に整形されると共に、各素子形成領域ＡＲ１間が素子分離され、さらに、各スクライブ領域ＳＲにおける２本の溝ＴＲの間に、シリコン基板１０１の上層部分である凸部１０１ｂと、バッファ層１０２Ａの一部であるバッファ層１０２ａと、ｐ−ＧａＮ層１０３Ａの一部であるｐ−ＧａＮ層１０３ａと、ｕｎ−ＧａＮ層１０４Ａの一部であるｕｎ−ＧａＮ層１０４ａと、ｕｎ−ＡｌＧａＮ層１０５Ａの一部であるｕｎ−ＡｌＧａＮ層１０５ａと、よりなるメサ状の凸部１２０が形成される。
【００７４】
次に、本発明の実施の形態１において図４（ａ）を用いて説明したリフトオフ工程と同様の工程をもちいることで、図１１（ａ）に示すように、キャリア供給層２０５上に、これとオーミック接触するカソード電極３０８ｃを形成する。なお、マスクとして用いたフォトレジストＲ３１を例えばアセトンなどの剥離液を用いて除去することで、フォトレジストＲ３１上の金属膜３００８がリフトオフにより除去され、開口ａｐ３１内に形成されたカソード電極３０８ｃが残る。
【００７５】
次に、本発明の実施の形態２において図９（ｃ）を用いて説明したリフトオフ工程と同様の工程を用いることで、図１１（ｂ）に示すように、キャリア供給層２０５上に、これとショットキー接触するアノード電極３０８ａを形成する。なお、マスクとして用いたフォトレジストＲ３２を例えばアセトンなどの剥離液を用いて除去することで、フォトレジストＲ３２上の金属膜３０１８がリフトオフにより除去され、開口ａｐ３２内に形成されたアノード電極３０８ａが残る。
【００７６】
その後、本発明の実施の形態１において図５（ｂ）から図６（ａ）を用いて説明した工程と同様の工程を用いることで、層間絶縁膜１０９、メタル層１１０およびパッシベーション膜１１１を順次形成し、その後、同実施の形態１において図６（ｂ）を用いて説明した工程と同様の工程を用いることで、上記各層が形成されたウエハ３（図１０参照）を個々の半導体装置３００に個片化する。なお、本実施の形態においても、本発明による実施の形態１と同様に、凸部１２０上面の幅ＷＣＯＮＶがダイシングブレードＤＢの厚さまたはレーザカッターのスポット径と同程度または小さくても良い。
【００７７】
以上のように製造した半導体装置３００であっても、本発明の実施の形態１または２と同様に、微細プロセスよりも前に個片化用の溝ＴＲを形成した場合でも、微細プロセスにおけるフォトリソグラフィで使用するフォトレジストを均一に形成することが可能となる。また、溝ＴＲの側面、すなわち素子形成領域ＡＲ１の側面Ｓ１がエッチングにより形成された、ダイサーカット面よりも凹凸や物理的ダメージ並びに熱ダメージなどが少ない面となっているため、素子形成領域ＡＲ１の側面Ｓ１を介した基板（本実施の形態ではシリコン基板１０１）へのリーク電流を低減することが可能となり、良好な特性の半導体装置３００を実現することが可能となる。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施の形態１による半導体装置を個片化する前のウエハの概略構成を示す上視図およびその概略拡大図である。
【図２】図１（ｂ）におけるＡ−Ａ’断面の層構造を示す模式図である。
【図３】本発明の実施の形態１による半導体装置の製造方法を示すプロセス図である（１）。
【図４】本発明の実施の形態１による半導体装置の製造方法を示すプロセス図である（２）。
【図５】本発明の実施の形態１による半導体装置の製造方法を示すプロセス図である（３）。
【図６】本発明の実施の形態１による半導体装置の製造方法を示すプロセス図である（４）。
【図７】本発明の実施の形態１による個片化後の半導体装置と個片化前の半導体装置との電流電圧特性を示す図である。
【図８】本発明の実施の形態２による半導体装置が形成されたウエハの層構造を示す模式図である。
【図９】本発明の実施の形態２による半導体装置の製造方法を示すプロセス図である。
【図１０】本発明の実施の形態３による半導体装置が形成されたウエハの層構造を示す模式図である。
【図１１】本発明の実施の形態３による半導体装置の製造方法を示すプロセス図である。
【符号の説明】
【００７９】
１、２、３ ウエハ
１００、２００、３００ 半導体装置
１００Ａ ＭＯＳＦＥＴ
１０１ シリコン基板
１０１ａ、１０１ｂ、１２０、１２０ａ 凸部
１０２、１０２Ａ、１０２ａ バッファ層
１０３ ｐ型半導体層
１０３Ａ、１０３ａ ｐ−ＧａＮ層
１０４、２０４ キャリア走行層
１０４Ａ、１０４ａ ｕｎ−ＧａＮ層
１０５、２０５ キャリア供給層
１０５Ａ、１０５ａ ｕｎ−ＡｌＧａＮ層
１０６ ゲート絶縁膜
１０６ａ 絶縁膜
１０７、２０７ ゲート電極
１０８ｄ ドレイン電極
１０８ｓ ソース電極
１０９ 層間絶縁膜
１１０ メタル層
１１１ パッシベーション膜
２００Ａ ＨＥＭＴ
３００Ａ ＳＢＤ
３０８ａ アノード電極
３０８ｃ カソード電極
ＡＲ１ 素子形成領域
Ｓ１、Ｓ２ 側面
ＳＲ スクライブ領域
ＴＲ 溝
【技術分野】
【０００１】
本発明は、半導体装置、ウエハ構造体および半導体装置の製造方法に関し、特に化合物半導体を用いた半導体装置、ウエハ構造体および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置の製造方法は、小型化や軽量化などを目的としてＷＣＳＰ（Ｗａｆｅｒ−Ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）技術を用いることが一般的である。ＷＣＳＰ技術では、ウエハの状態で再配線層やパッシベーション膜などの形成を行い、その後ウエハをダイシングすることで半導体装置を個片化する。ウエハのダイシングでは、例えば切断部分であるスクライブ領域に沿ってダイシングブレードよりも幅の広い溝を形成し、この溝の底部を配列方向にダイサーカットしていた（例えば以下に示す特許文献１参照）。また、溝を形成する際のマスクとしては、成膜の容易さやコストの観点から、シリコン酸化膜が一般的に用いられていた。
【０００３】
【特許文献１】特開平９−３３０８９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
また近年では、多種の半導体素子を形成することが可能であることや、高速動作および低電圧駆動などの観点から、ＩＩＩ−Ｖ族半導体やＩＩ−ＶＩ族半導体など、種々の化合物半導体を用いた半導体素子の開発が進められている。
【０００５】
上記のような化合物半導体を用いて例えばＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）やショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ＳＢＤ）などの半導体素子を形成する場合、通常、製造コストやプロセス容易性の観点から、ゲート電極やその他の電極材料としてアルミニウム（Ａｌ）などによる金属膜が用いられるが、このような金属膜はマスクとして使用するシリコン酸化膜をエッチングする際に使用するフッ酸などのエッチャントに可溶であるため、各種電極形成後にスクライブ領域に切断用の溝を形成しようとすると、製造プロセスが複雑化したり、材料選択における自由度が制限されたりなどの不具合が生じてしまう。
【０００６】
このような理由から、従来の製造方法では、各種電極を形成する前にスクライブ領域の溝を形成するように構成されているが、各種電極形成などのような比較的微細な加工を要する工程（以下、微細プロセスという）を溝の形成工程よりも後に配置してしまうと、この微細プロセス時に例えばダイシングブレードの厚さやレーザカッターのスポット径よりも大きな幅の溝が存在することになる。このため、微細プロセスにおけるフォトリソグラフィで使用するフォトレジストを均一に形成できないという問題が発生する。
【０００７】
そこで本発明は、上記の問題に鑑みてなされたものであり、微細プロセスよりも前に個片化用の溝を形成した場合でも、微細プロセスにおけるフォトリソグラフィで使用するフォトレジストを均一に形成することが可能な半導体装置、ウエハ構造体および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
かかる目的を達成するために、本発明による半導体装置は、所定基板上に形成された一層以上の化合物半導体層における素子形成領域に１つ以上の半導体素子が形成された半導体装置であって、個片化による切断面と前記化合物半導体層における前記素子形成領域の側面との間に前記化合物半導体層を分断する溝が形成されていることを特徴としている。
【０００９】
上記した本発明による半導体装置は、前記溝が、少なくとも前記化合物半導体層から前記所定基板にまで形成されていることを特徴としている。
【００１０】
上記した本発明による半導体装置は、前記化合物半導体が、ＧａＮ、ＡｌＧａＮ、ＢＡｌＧａＮ、ＩｎＧａＮ、ＧａＡｓ、ＩｎＰおよびＳｅＧｅのうち少なくとも１つを含むことを特徴としている。
【００１１】
上記した本発明による半導体装置は、前記半導体素子が、ＭＯＳＦＥＴ、ＨＥＭＴおよびＳＢＤのうち少なくとも１つを含むことを特徴としている。
【００１２】
また、本発明によるウエハ構造体は、配列された複数の素子形成領域と該素子形成領域間に配置されたスクライブ領域とを含む一層以上の化合物半導体層を備えたウエハ構造体であって、前記スクライブ領域に前記化合物半導体層における隣接する前記素子形成領域間を分断する２つの溝が形成されていることを特徴としている。
【００１３】
また、本発明による半導体装置の製造方法は、所定基板上に複数の素子形成領域を含む化合物半導体層を一層以上形成する半導体層形成工程と、前記素子形成領域間を分断する２つの溝を前記化合物半導体層に形成する溝形成工程と、前記分断された素子形成領域に半導体素子を形成する素子形成工程と、を含むことを特徴としている。
【００１４】
上記した本発明による半導体装置の製造方法は、前記素子形成工程が、前記半導体素子における電極の形成を含むことを特徴としている。
【００１５】
上記した本発明による半導体装置の製造方法は、前記溝形成工程が、前記所定基板にまで前記溝を形成することを特徴としている。
【００１６】
上記した本発明による半導体装置の製造方法は、前記２つの溝の間に位置する凸部を切断することで半導体装置を個片化する個片化工程を含み、前記凸部の上面の幅が、前記個片化工程において使用するダイシングブレードの厚さまたはレーザカッターのスポット径よりも大きいことを特徴としている。
【００１７】
上記した本発明による半導体装置の製造方法は、前記溝形成工程が、エッチングにより前記溝を形成することを特徴としている。
【００１８】
上記した本発明による半導体装置の製造方法は、前記化合物半導体層が、ＧａＮ、ＡｌＧａＮ、ＢＡｌＧａＮ、ＩｎＧａＮ、ＧａＡｓ、ＩｎＰおよびＳｅＧｅのうち少なくとも１つを含むことを特徴としている。
【発明の効果】
【００１９】
本発明によれば、スクライブ領域全体にダイシングブレードの厚さやレーザスポットの径よりも幅広な溝を必要とする構成でなく、個片化面と素子形成領域との間に比較的幅の狭い溝を形成することが可能な構成であるため、微細プロセスよりも前に個片化用の溝を形成した場合でも、微細プロセスにおけるフォトリソグラフィで使用するフォトレジストを均一に形成することが可能な半導体装置、ウエハ構造体および半導体装置の製造方法を実現することが可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。なお、以下の実施の形態により本発明が限定されるものではない。また、以下の説明において、各図は本発明の内容を理解でき得る程度に形状、大きさ、および位置関係を概略的に示してあるに過ぎず、従って、本発明は各図で例示された形状、大きさ、および位置関係のみに限定されるものではない。さらに、各図では、構成の明瞭化のため、断面におけるハッチングの一部が省略されている。さらにまた、後述において例示する数値は、本発明の好適な例に過ぎず、従って、本発明は例示された数値に限定されるものではない。
【００２１】
＜実施の形態１＞
以下、本発明の実施の形態１による半導体装置１００を、図面を用いて詳細に説明する。なお、本実施の形態では、半導体素子として１つ以上のＭＯＳＦＥＴ１００Ａが形成された半導体装置１００を例に挙げる。
【００２２】
（構成）
図１（ａ）は本実施の形態による半導体装置１００を個片化する前のウエハ１の概略構成を示す上視図であり、図１（ｂ）はウエハ１に２次元配列された複数の半導体装置１００のうちの１つの半導体装置１００周辺を拡大した概略上視図である。また、図２は、図１（ｂ）におけるＡ−Ａ’断面の層構造を示す模式図である。
【００２３】
図１（ａ）および図１（ｂ）に示すように、ウエハ１には、例えばＷＣＳＰ技術を用いて複数の半導体装置１００が２次元的に配列した状態で形成されている。各半導体装置１００は、これに含まれるＭＯＳＦＥＴなどの半導体素子が形成される素子形成領域ＡＲ１を備える。
【００２４】
ウエハ１において、縦または横に隣接する素子形成領域ＡＲ１間には、各半導体装置１００を個片化する際の切断部分となるスクライブ領域ＳＲが設定されており、このスクライブ領域ＳＲの延在方向に沿って２本の平行な溝ＴＲが形成されている。２本の溝ＴＲの間には、スクライブ領域ＳＲの延在方向に沿って延びるメサ状の凸部１２０が存在する。本実施の形態では、２本の溝ＴＲの間の凸部１２０を例えばダイシングブレードやレーザカッターなどを用いて切断することで、各半導体装置１００に個片化する。
【００２５】
各素子形成領域ＡＲ１には、図２に示すように、例えば、シリコン基板１０１における凸部１０１ａ上に形成されたバッファ層１０２上に、動作時にチャネル層として機能するｐ型半導体層１０３と、ヘテロ接合界面を形成することでキャリアとして利用することができる２次元電子ガスを発生させるキャリア走行層１０４およびキャリア供給層１０５と、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を構成するｐ型半導体層１０３上のゲート絶縁膜１０６およびゲート電極１０７と、ゲート電極１０７を挟む２つの領域に形成されたソース電極１０８ｓおよびドレイン電極１０８ｄと、よりなるＭＯＳＦＥＴ１００Ａを含む半導体素子が１つ以上形成されている。なお、本説明では、簡略化のため、１つのＭＯＳＦＥＴ１００Ａが形成された場合を例に挙げる。
【００２６】
また、上述したように、本実施の形態による個片化前のウエハ１は、隣接する素子形成領域ＡＲ１間にスクライブ領域ＳＲに沿って形成された２本の溝ＴＲと、この溝ＴＲ間の凸部１２０とを備える。個片化時には、溝ＴＲ間の凸部１２０がこれの延在方向に沿って切断される。そこで本実施の形態では、凸部１２０上面の幅ＷＣＯＮＶを、例えばダイシングブレードの厚さやレーザカッターのスポット径などによって定まる切断時の除去幅よりも広い幅に設定する。例えばダイシングブレードの厚さが１００μｍ程度である場合、凸部１２０上面の幅ＷＣＯＮＶを２００μｍ程度以上とする。これにより、切断時に素子形成領域ＡＲ１へ与えられる物理的ダメージや熱ダメージを低減することができる。ただし、本発明はこれに限定されず、例えば凸部１２０上面の幅ＷＣＯＮＶをダイシングブレードの厚さやレーザカッターのスポット径と同程度もしくは小さくしても良い。これにより、ウエハ１においてスクライブ領域ＳＲとして使用される面積を低減できるため、素子形成領域ＡＲ１として使用可能な有効面積を大きくすることが可能となる。なお、２本の溝ＴＲ間に形成されたメサ状の凸部１２０は、図２に示すように、例えばシリコン基板１０１の上層部分である凸部１０１ｂと、上記した半導体素子を製造する際に形成された各種膜の一部（１０１ａ、１０２ａ、１０３ａ、１０４ａ、１０５ａ）とを含んでなる。
【００２７】
また、上記したように、本実施の形態では、凸部１２０の上面の幅ＷＣＯＮＶが、上記の除去幅、すなわち個片化時に使用するダイシングブレードの厚さやレーザカッターのスポット径よりも広く設定されているため、各溝ＴＲの幅ＷＴＲをダイシングブレードの厚さやレーザカッターのスポット径よりも広くする必要が無い。この結果、溝ＴＲの幅ＷＴＲを例えば１０μｍ程度以下の十分に狭い幅とすることが可能となる。このように狭い幅とすることで、例えば微細プロセスよりも前に溝ＴＲの形成工程を配置した場合でも、微細プロセスにおいてフォトリソグラフィ工程で使用するフォトレジストを均一に形成することが可能となる。また、この構成により、溝ＴＲの形成工程を微細プロセスよりも後に配置する必要も無くなるため、製造プロセスの複雑化を回避することも可能である。
【００２８】
さらに、本実施の形態では、溝ＴＲを例えばシリコン基板１０１における上層部分にまで形成する。この構成により、本実施の形態では、溝ＴＲを半導体装置１００間における素子分離のトレンチとしても機能させることが可能となる。また、その深さは、例えばパッシベーション膜１１１上面から９μｍ程度とすることができる。ただし、本実施の形態では、シリコン基板１０１上層部分にまで到達する溝ＴＲを例に挙げるが、本発明はこれに限定されず、個片化により形成された切断面（図６（ｂ）における側面Ｓ２参照）と素子形成領域ＡＲ１との間にｐ型半導体層１０３上部からの溝ＴＲが切断面に沿って形成されていればよい。
【００２９】
さらにまた、本実施の形態において、上記のような溝ＴＲは、例えば塩素系ガスを用いた異方性ドライエッチングにより形成することができる。このため、溝ＴＲの側面、すなわち素子形成領域ＡＲ１の側面Ｓ１は、例えばダイシングブレードやレーザカッターなどを用いて形成された面（以下、ダイサーカット面という）よりも凹凸や物理的ダメージ並びに熱ダメージなどが少ない面となっている。この構成によって素子形成領域ＡＲ１の側面Ｓ１を介した基板（本実施の形態ではシリコン基板１０１）へのリーク電流が低減されるため、本実施の形態では、良好な特性の半導体装置１００を実現することが可能となる。
【００３０】
また、上記のような半導体素子、溝ＴＲおよび凸部１２０が形成されシリコン基板１０１上には、半導体素子との電気的な接続を形成するためのコンタクトホールを備えた層間絶縁膜１０９が形成されている。なお、溝ＴＲ内部および凸部１２０は、図２に示すように、例えばゲート絶縁膜１０６を形成する際に同時に形成された絶縁膜１０６ａで覆われていてもよい。さらに、層間絶縁膜１０９上およびこれに形成されたコンタクトホール内には上層配線およびコンタクト内配線を含むメタル層１１０が形成されている。さらにまた、層間絶縁膜１０９上には下層を電気的および物理的に保護するためのパッシベーション膜１１１が形成されている。なお、層間絶縁膜１０９およびメタル層１１０は、複数層形成されていてもよい。
【００３１】
上記において、基板には、上記したシリコン（１１１）基板１０１の他に、例えばサファイア基板など、種々の基板を適用することができる。また、シリコン基板１０１上のバッファ層１０２は、上層に成長させるｐ型半導体層１０３とシリコン基板１０１との特性差による相互作用を緩衝し、両者の接合強度を向上するための層である。このようなバッファ層１０２は、シリコン基板１０１上に膜厚が例えば５０ｎｍ程度のＡｌＮ（窒化アルミニウム）層を形成し、これの上に膜厚が例えば５〜１００ｎｍ程度のＧａＮ層と膜厚が例えば１〜１０ｎｍ程度のＡｌＮ層とよりなる積層膜を例えば２０〜８０層程度重ねることで形成することができる。ただし、本発明ではこの構成に限定されず、バッファ層１０２の上に形成する半導体層（本実施の形態ではｐ型半導体層１０３）の材料等によって種々変形されるものである。
【００３２】
バッファ層１０２上のｐ型半導体層１０３は、例えばｐ型の不純物を含む半導体層であり、上述したように動作時にチャネルが形成される層である。このようなｐ型半導体層１０３は、例えばＧａＮやＡｌＧａＮやＢＡｌＧａＮやＩｎＧａＮなどのＩＩＩ族窒化物半導体や、その他ＧａＡｓやＩｎＰやＳｅＧｅなどのような化合物半導体など、種々の半導体を用いて形成することができる。本実施の形態では、ＧａＮ層を用いてｐ型半導体層を形成した場合を例に挙げる。また、本実施の形態では、ｐ型の不純物としてマグネシウム（Ｍｇ）を用いた場合を例に挙げ、その濃度（Ｍｇ濃度）を例えば１×１０１７／ｃｍ３程度とする。
【００３３】
ｐ型半導体層１０３上のキャリア走行層１０４およびキャリア供給層１０５は、いわゆるＨＥＭＴ構造を形成する層であり、上述したように、ヘテロ接合界面を形成することで界面近傍であるキャリア走行層１０４上層に動作時にキャリアとして利用することが可能な２次元電子ガスを発生させる。本実施の形態では、キャリア走行層１０４として例えばアンドープのＧａＮ（以下、ｕｎ−ＧａＮという）層を用い、キャリア供給層１０５として例えばアンドープのＡｌＧａＮ（以下、ｕｎ−ＡｌＧａＮという）層を用いる。ただし、本発明はこれらに限定されず、ヘテロ接合界面を形成して２次元電子ガスを発生させることが可能な種々の化合物半導体積層膜を適用することが可能である。
【００３４】
ｐ型半導体層１０３上のＨＥＭＴ構造の一部（キャリア走行層１０４およびキャリア供給層１０５の一部）は除去されており、この除去部分におけるｐ型半導体層１０３上にゲート絶縁膜１０６およびゲート電極１０７が形成されている。この構成により、本実施の形態によるＭＯＳＦＥＴ１００Ａが、ｐ型半導体層１０３とゲート絶縁膜１０６とゲート電極１０７とよりなるＭＯＳ構造を備える。本実施の形態では、ゲート絶縁膜１０６として例えばシリコン酸化膜を用い、また、ゲート電極１０７として例えばアルミニウム（Ａｌ）膜をチタニウム（Ｔｉ）膜で上下層からサンドウィッチした積層構造の金属膜を用いる。ただし、本発明はこれに限定されず、半導体装置１００に組み込まれる半導体素子が例えばＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のＦＥＴであってもよい。したがって、ゲート絶縁膜１０６およびゲート電極１０７についても、種々の絶縁膜および導電体膜を用いることが可能である。
【００３５】
キャリア供給層１０５上には、上述したように、ゲート電極１０７を挟む２つの領域に対をなすソース電極１０８ｓおよびドレイン電極１０８ｄが形成されている。本実施の形態において、ソース電極１０８ｓおよびドレイン電極１０８ｄには、例えば下層のＴｉ膜と上層のＡｌ膜とよりなる積層構造の金属膜を用いることができる。ただし、本発明ではこれに限定されず、例えば下層のキャリア供給層１０５とオーミック接合することが可能な種々の導電体を用いて形成することが可能である。
【００３６】
また、半導体素子を覆う層間絶縁膜１０９は、例えばシリコン酸化膜などの絶縁膜を用いて形成することができる。さらに、層間絶縁膜１０９上およびこれのコンタクトホール内のメタル層１１０は、例えばＴｉ膜とＡｌ膜との積層構造を有する金属膜などを用いて形成することができる。さらにまた、これらを覆うパッシベーション膜１１１は、例えばシリコン窒化膜などの絶縁膜を用いて形成することができる。
【００３７】
（製造方法）
次に、本実施の形態による半導体装置１００の製造方法を、図面を用いて詳細に説明する。図３（ａ）から図６（ｂ）は、本実施の形態による半導体装置１００の製造方法を示すプロセス図である。なお、図３（ａ）から図６（ｂ）では、図２と対応する断面を示す。
【００３８】
本製造方法では、まず、図３（ａ）に示すように、シリコン基板１０１上に、バッファ層１０２Ａを形成し、その上にｐ−ＧａＮ層１０３Ａとｕｎ−ＧａＮ層１０４Ａとｕｎ−ＡｌＧａＮ層１０５Ａとを順次形成する。
【００３９】
具体的には、まず、例えばＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置のチャンバ内にシリコン基板１０１を設置した状態で、シリコン基板１０１上に例えばトリメチルアルミニウム（ＴＭＡ）とアンモニア（ＮＨ３）とをそれぞれ例えば１００μｍｏｌ／分程度、１２リットル／分程度の流量で導入する。これにより、膜厚が例えば１００ｎｍ程度のＡｌＮ層がシリコン基板１０１上にエピタキシャル成長する。次に、成長したＡｌＮ層上に例えばトリメチルガリウム（ＴＭＧ）とアンモニアとをそれぞれ例えば５８μｍｏｌ／分程度、１２リットル／分程度の流量で導入することで、膜厚が例えば２００ｎｍ程度のＧａＮ層をエピタキシャル成長し、続いて、ＧａＮ層上に例えばＴＭＡとアンモニアとを上記と同様の流量で導入することで、膜厚が例えば２０ｎｍ程度のＡｌＮ層をエピタキシャル成長する。その後、膜厚が２００ｎｍ程度のＧａＮ層と膜厚が２０ｎｍ程度のＡｌＮ層とよりなる積層膜を例えば８層程度重ねることで、最下層のＡｌＮ層からの合計の膜厚が例えば１８６０ｎｍ程度の積層構造を有するバッファ層１０２Ａをシリコン基板１０１上に形成する。
【００４０】
続いて、バッファ層１０２Ａ上に例えばＴＭＧとアンモニアとの他にビスシクロペンタジエニルマグネシウム（Ｂｉｓ（Ｃｙｃｌｏｐｅｎｔａｄｉｅｎｙｌ）Ｍａｇｎｅｓｉｕｍ：ＣＰ２Ｍｇ）を導入する。これにより、ｐ型の不純物としてＭｇがドーピングされたＧａＮ層（ｐ−ＧａＮ層）１０３Ａがバッファ層１０２Ａ上にエピタキシャル成長する。なお、ｐ−ＧａＮ層１０３Ａの膜厚は、例えば５００ｎｍ程度とすることができる。また、この際のＴＭＧとアンモニアとの流量は、それぞれ例えば１９μｍｏｌ／分程度、１２リットル／分程度とすることができる。さらに、ＣＰ２Ｍｇの流量は、例えば成長したｐ−ＧａＮ層１０３ＡにおけるＭｇ濃度が１×１０１７／ｃｍ３程度となるような流量とすることができる。ただし、Ｍｇ濃度は、例えば２次イオン質量分析法（ＳＩＭＳ）により測定した結果である。
【００４１】
続いて、ｐ−ＧａＮ層１０３Ａ上に例えばＴＭＧとアンモニアとをそれぞれ例えば１９μｍｏｌ／分程度、１２リットル／分程度の流量で導入することで、膜厚が例えば１００ｎｍ程度のｕｎ−ＧａＮ層１０４Ａをエピタキシャル成長する。続いて、ｕｎ−ＧａＮ層１０４Ａ上に例えばＴＭＡとＴＭＧとアンモニアとをそれぞれ例えば１２５μｍｏｌ／分程度、１９μｍｏｌ／分程度、１２リットル／分程度の流量で導入することで、膜厚が例えば２０ｎｍ程度のｕｎ−ＡｌＧａＮ層１０５Ａをエピタキシャル成長する。なお、ｕｎ−ＡｌＧａＮ層１０５Ａの組成は、例えばＡｌ０．２５Ｇａ０．７５Ｎとすることができる。また、上記工程における各層（バッファ層１０２Ａ、ｐ−ＧａＮ層１０３Ａ、ｕｎ−ＧａＮ層１０４Ａおよびｕｎ−ＡｌＧａＮ層１０５Ａ）の成長温度は、例えば１０５０℃程度とすることができる。
【００４２】
以上のようにしてバッファ層１０２Ａとｐ−ＧａＮ層１０３Ａとｕｎ−ＧａＮ層１０４Ａとｕｎ−ＡｌＧａＮ層１０５Ａとよりなる積層膜をシリコン基板１０１上に形成すると、次に、例えばフォトリソグラフィ技術およびエッチング技術を用いることで、図３（ｂ）に示すように、素子形成領域ＡＲ１におけるｕｎ−ＡｌＧａＮ層１０５Ａおよびｕｎ−ＧａＮ層１０４Ａの一部を除去し、下層のｐ−ＧａＮ層１０３Ａの一部を露出させる。具体的には、例えばＣＶＤ法を用いることでｕｎ−ＡｌＧａＮ層１０５Ａ上に膜厚が例えば３００ｎｍ程度のシリコン酸化膜Ｍ１を形成し、次いで例えばフォトリソグラフィ技術を用いることで、シリコン酸化膜Ｍ１上にｕｎ−ＡｌＧａＮ層１０５Ａおよびｕｎ−ＧａＮ層１０４Ａの除去パターンが転写されたフォトレジストを形成する。続いて、該フォトレジストをマスクとして用いつつ、例えば緩衝フッ酸（ＢＨＦ）を用いたウェットエッチングまたはフッ素系ガスを用いたドライエッチングによりシリコン酸化膜Ｍ１を加工することで、シリコン酸化膜Ｍ１に上記除去パターンを転写する。これにより、シリコン酸化膜Ｍ１に除去パターンとしての開口ａｐ１が形成される。続いて、上記のフォトレジストを除去した後、開口ａｐ１を有するシリコン酸化膜Ｍ１をマスクとして用いつつ、例えば塩素系ガスを用いたドライエッチングによりｕｎ−ＡｌＧａＮ層１０５Ａおよびｕｎ−ＧａＮ層１０４Ａを順次エッチングすることで、開口ａｐ１下のｕｎ−ＡｌＧａＮ層１０５Ａおよびｕｎ−ＧａＮ層１０４Ａを除去し、この部分のｐ−ＧａＮ層１０３Ａ上面を露出させる。この際、オーバエッチング気味に処理することで、開口ａｐ１下のｕｎ−ＧａＮ層１０４Ａを完全に除去することが好ましい。また、本工程において、半導体素子として使用しない領域に位置するｕｎ−ＧａＮ層１０４Ａおよびｕｎ−ＡｌＧａＮ層１０５Ａを除去してもよい。
【００４３】
次に、マスクとして用いたシリコン酸化膜Ｍ１を除去した後、例えばフォトリソグラフィ技術およびエッチング技術を用いることで、図３（ｃ）に示すように、各素子形成領域ＡＲ１間に２本の平行な溝ＴＲを形成する。具体的には、例えば図３（ｂ）を用いて説明した工程と同様の工程を用いることで、ｕｎ−ＡｌＧａＮ層１０５Ａおよび露出したｐ−ＧａＮ層１０３Ａ上に、溝ＴＲ形成用の開口ａｐ２を有するシリコン酸化膜Ｍ２を形成する。なお、シリコン酸化膜Ｍ２の膜厚は例えば１０００ｎｍ程度とすることができる。続いて、シリコン酸化膜Ｍ２をマスクとして用いつつ、例えば塩素系ガスを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）やＩＣＰ−ＲＩＥ（Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ−ＲＩＥ）などの異方性ドライエッチングによりｕｎ−ＡｌＧａＮ層１０５Ａとｕｎ−ＧａＮ層１０４Ａとｐ−ＧａＮ層１０３Ａとバッファ層１０２Ａとシリコン基板１０１の上層部分とを順次エッチングすることで、スクライブ領域ＳＲに平行な２本の溝ＴＲ（図１（ａ）および（ｂ）参照）を形成する。
【００４４】
また、上記工程の結果、素子形成領域ＡＲ１におけるバッファ層１０２Ａ、ｐ−ＧａＮ層１０３Ａ、ｕｎ−ＧａＮ層１０４Ａおよびｕｎ−ＡｌＧａＮ層１０５Ａがそれぞれバッファ層１０２、ｐ型半導体層１０３、キャリア走行層１０４およびキャリア供給層１０５に整形されると共に、各素子形成領域ＡＲ１間が素子分離される。さらに、上記工程の結果、各スクライブ領域ＳＲにおける２本の溝ＴＲの間に、シリコン基板１０１の上層部分である凸部１０１ｂと、バッファ層１０２Ａの一部であるバッファ層１０２ａと、ｐ−ＧａＮ層１０３Ａの一部であるｐ−ＧａＮ層１０３ａと、ｕｎ−ＧａＮ層１０４Ａの一部であるｕｎ−ＧａＮ層１０４ａと、ｕｎ−ＡｌＧａＮ層１０５Ａの一部であるｕｎ−ＡｌＧａＮ層１０５ａと、よりなるメサ状の凸部１２０が形成される。
【００４５】
以上のように、スクライブ領域ＳＲに２本の溝ＴＲおよび凸部１２０を形成すると、次に、マスクとして用いたシリコン酸化膜Ｍ２を除去した後、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いることで、上記各層が形成されたシリコン基板１０１上面全体を覆う、膜厚が例えば６０ｎｍ程度のシリコン酸化膜を形成する。続いて、該シリコン酸化膜をフォトリソグラフィ技術およびエッチング技術を用いて加工することで、図４（ａ）に示すように、キャリア供給層１０５上の少なくとも一部のシリコン酸化膜を除去して、ソース電極１０８ｓおよびドレイン電極１０８ｄとのコンタクト用の開口ａｐ３をそれぞれ形成する。なお、本実施の形態では、説明の都合上、本工程で形成した素子形成領域ＡＲ１内のシリコン酸化膜をゲート絶縁膜１０６とし、同じく本工程で形成した他のシリコン酸化膜を絶縁膜１０６ａとする。
【００４６】
次に、例えばリフトオフ法を用いることで、図４（ｂ）に示すように、ゲート絶縁膜１０６の開口ａｐ３により露出されたキャリア供給層１０５上に、これとオーミック接触するソース電極１０８ｓおよびドレイン電極１０８ｄを形成する。具体的には、例えばフォトリソグラフィ技術を用いることで、ソース電極１０８ｓおよびドレイン電極１０８ｄの形成領域に開口ａｐ３を有するフォトレジストＲ１を形成する。続いて、例えばスパッタ法または真空蒸着法を用いることで、フォトレジストＲ１上および開口ａｐ３により露出されたキャリア供給層１０５上に、ＴｉとＡｌとを順次堆積する。これにより、フォトレジストＲ１上にＴｉ膜とＡｌ膜との積層膜よりなる金属膜１００８が形成される共に、開口ａｐ３により露出されたキャリア供給層１０５上にソース電極１０８ｓおよびドレイン電極１０８ｄが形成される。なお、Ｔｉ膜およびＡｌ膜の膜厚は、それぞれ例えば２５ｎｍ程度、３００ｎｍ程度とすることができる。続いて、例えばアセトンなどの剥離液を用いてフォトレジストＲ１を除去することで、フォトレジストＲ１上の金属膜１００８をリフトオフにより除去する。その後、例えば６００℃のアニール処理を１０分間程度行なうことで、ソース側のキャリア供給層１０５とソース電極１０８ｓと、並びに、ドレイン側のキャリア供給層１０５とドレイン電極１０８ｄとを、それぞれオーミック接触させる。
【００４７】
次に、例えばリフトオフ法を用いることで、図５（ａ）に示すように、ゲート絶縁膜１０６上にゲート電極１０７を形成する。具体的には、例えばフォトリソグラフィ技術を用いることで、ゲート絶縁膜１０６上におけるゲート電極１０７の形成領域に開口ａｐ４を有するフォトレジストＲ２を形成する。続いて、例えばスパッタ法または真空蒸着法を用いることで、フォトレジストＲ２上および開口ａｐ４により露出されたゲート絶縁膜１０６上に、ＴｉとＡｌとＴｉとを順次堆積する。これにより、フォトレジストＲ２上にＴｉ膜とＡｌ膜とＴｉ膜との積層膜よりなる金属膜１００７が形成されると共に、開口ａｐ４により露出されたゲート絶縁膜１０６上にゲート電極１０７が形成される。なお、下層のＴｉ膜とＡｌ膜と上層のＴｉ膜との膜厚は、それぞれ例えば２５ｎｍ程度、３００ｎｍ程度、２５ｎｍ程度とすることができる。続いて、例えばアセトンなどの剥離液を用いてフォトレジストＲ２を除去することで、フォトレジストＲ２上の金属膜１００７をリフトオフにより除去する。
【００４８】
以上のようにして素子形成領域ＡＲ１にｐ型半導体層１０３とキャリア走行層１０４およびキャリア供給層１０５とゲート絶縁膜１０６およびゲート電極１０７とソース電極１０８ｓおよびドレイン電極１０８ｄとよりなるＭＯＳＦＥＴ１００Ａを含む半導体素子を形成すると、次に、例えばＣＶＤ法を用いて酸化シリコンを堆積させることで、上記各層が形成されたシリコン基板１０１上面全体を覆う、膜厚が例えば３０００ｎｍ程度の層間絶縁膜１０９を形成する。続いて、例えばフォトリソグラフィ技術およびエッチング技術を用いることで、ソース電極１０８ｓおよびドレイン電極１０８ｄ並びにゲート電極１０７の一部をそれぞれ露出させるコンタクトホールを層間絶縁膜１０９に形成し、次いで例えばスパッタ法または真空蒸着法を用いることで、図５（ｂ）に示すように、層間絶縁膜１０９上の上層配線とコンタクトホール内のコンタクト内線とを含むメタル層１１０を形成する。なお、層間絶縁膜１０９およびメタル層１１０は、それぞれ一層に限らず、複数層形成してもよい。
【００４９】
次に、例えばＣＶＤ法を用いて窒化シリコンを堆積させることで、図６（ａ）に示すように、層間絶縁膜１０９およびメタル層１１０上に、膜厚が例えば８００ｎｍ程度のパッシベーション膜１１１を形成する。なお、この工程の結果、図２に示す層構造を備えたウエハ１が製造される。
【００５０】
次に、上記各層が形成されたシリコン基板１０１裏面に例えば粘着面を備えたダイシングシートＤＳを貼り付け、これを図示しないダイシングテーブル上に固定した後、図６（ｂ）に示すように、シリコン基板１０１のスクライブ領域ＳＲにおける凸部１２０を例えばダイシングブレードＤＢを用いて切断する。この際、シリコン基板１０１上面側からダイシングラインＤＬに沿って切断する。これにより、図１（ａ）、図１（ｂ）および図２に示すウエハ１が個々の半導体装置１００（図６（ｂ）参照）に個片化される。なお、本実施の形態では、上記したようにダイシングブレードＤＢを用いて半導体装置１００を個片化するが、本発明はこれに限定されず、例えばレーザカッターを用いたステルスカットにて半導体装置１００を個片化してもよい。また、図６（ｂ）では、凸部１２０上面の幅ＷＣＯＮＶをダイシングブレードＤＢの厚さよりも大きくした場合を例に挙げるが、上述したように、本発明はこれに限定されるものではない。
【００５１】
以上のような工程を用いて半導体装置１００を製造することで、図６（ｂ）に示すように、個片化後の半導体装置１００の外縁付近には、凸部１２０の一部である凸部１２０ａを備え、凸部１２０ａと素子形成領域ＡＲ１との間には溝ＴＲが形成されている。また、半導体装置１００の個片化面である側面Ｓ２はダイサーカット面であるが、素子形成領域ＡＲ１の側面Ｓ１はエッチングにより形成された比較的凹凸や物理的ダメージ並びに熱ダメージなどが少ない、特性の良好な面となっている。このため、素子形成領域ＡＲ１の側面Ｓ１を介したリーク電流を低減することが可能となり、良好な特性の半導体装置１００の製造が達成される。
【００５２】
以上のように製造した個片化後の半導体装置１００と、個片化前のウエハ１に形成された半導体装置１００との電流電圧特性を図７に示す。図７に示すように、個片化後の半導体装置１００の電流電圧特性Ｃａは、個片化前の半導体装置１００の電流電圧特性Ｃｂと同程度の良好な特性を示している。
【００５３】
なお、上記した実施の形態では、溝ＴＲをシリコン基板１０１上面、すなわち素子形成面から形成した場合を例に挙げたが、本発明はこれに限定されず、例えばシリコン基板１０１裏面から溝ＴＲを形成するように構成してもよい。この場合、溝ＴＲは、例えばシリコン基板１０１裏面から少なくともキャリア供給層１０５にまで到達するように形成される。
【００５４】
＜実施の形態２＞
次に、本発明の実施の形態２による半導体装置２００を、図面を用いて詳細に説明する。なお、本実施の形態では、半導体素子として１つ以上のＨＥＭＴ２００Ａが形成された半導体装置２００を例に挙げる。なお、以下の説明において、本発明の実施の形態１と同様の構成については同一の符号を付し、その詳細な説明を省略する。
【００５５】
（構成）
本実施の形態において、半導体装置２００を個片化する前のウエハ２の上方からの概略構成は、図１（ａ）および図１（ｂ）に示す概略構成と同様であるため、ここではこれを引用することで詳細な説明を省略する。また、図８は、本実施の形態によるウエハ２の層構造を示す模式図である。なお、図８では、図１（ｂ）におけるＡ−Ａ’断面と対応する断面の層構造を示す。
【００５６】
図８と図２とを比較すると明らかなように、本実施の形態において各素子形成領域ＡＲ１に形成されるＨＥＭＴ２００Ａは、本発明の実施の形態１によるＭＯＳＦＥＴ１００Ａと同様の構成において、キャリア走行層２０４およびキャリア供給層２０５がゲート電極２０７の形成領域において除去されていない構成を有している。また、ＭＯＳＦＥＴ１００におけるゲート絶縁膜１０７が省かれ、且つ、ゲート電極１０７がキャリア供給層２０５とショットキー接触するゲート電極２０７に置き換えられた構成を有している。なお、ゲート絶縁膜１０６が省かれたことに伴い、素子形成領域ＡＲ１外の領域に形成された絶縁膜１０６ａも省かれている。また、他の構成は、本発明の実施の形態１と同様であるため、同一の符号を付し、その詳細な説明を省く。
【００５７】
ゲート電極２０７は、上述したようにキャリア供給層２０５上に形成され、これとショットキー接触する。本実施の形態において、ゲート電極２０７には、例えば下層のニッケル（Ｎｉ）膜と上層の金（Ａｕ）膜とよりなる積層構造の金属膜を用いることができる。ただし、本発明ではこれに限定されず、例えば下層のキャリア供給層２０５とショットキー接触することが可能な種々の導電体を用いて形成することが可能である。
【００５８】
また、キャリア走行層２０４およびキャリア供給層２０５は、本発明の実施の形態１におけるキャリア走行層１０４およびキャリア供給層１０５と同様の材料を用いて形成することが可能であるため、ここでは詳細な説明を省略する。
【００５９】
（製造方法）
次に、本実施の形態による半導体装置２００の製造方法を、図面を用いて詳細に説明する。図９（ａ）から図９（ｃ）は、本実施の形態による半導体装置２００の製造方法を示すプロセス図である。なお、以下の説明において、本発明の実施の形態１と同様の工程については、それを引用することで説明を簡略化する。
【００６０】
本製造方法では、まず、本発明の実施の形態１において図３（ａ）を用いて説明した工程と同様の工程を用いることで、シリコン基板１０１上に、バッファ層１０２Ａとｐ−ＧａＮ層１０３Ａとｕｎ−ＧａＮ層１０４Ａとｕｎ−ＡｌＧａＮ層１０５Ａとを順次形成する。
【００６１】
次に、本発明の実施の形態１において図３（ｃ）を用いて説明した工程と同様の工程を用いることで、図９（ａ）に示すように、各素子形成領域ＡＲ１間に２本の平行な溝ＴＲを形成する。なお、この工程の結果、素子形成領域ＡＲ１におけるバッファ層１０２Ａ、ｐ−ＧａＮ層１０３Ａ、ｕｎ−ＧａＮ層１０４Ａおよびｕｎ−ＡｌＧａＮ層１０５Ａがそれぞれバッファ層１０２、ｐ型半導体層１０３、キャリア走行層２０４およびキャリア供給層２０５に整形されると共に、各素子形成領域ＡＲ１間が素子分離され、さらに、各スクライブ領域ＳＲにおける２本の溝ＴＲの間に、本発明の実施の形態１の図３（ｃ）と同様に、シリコン基板１０１の上層部分である凸部１０１ｂと、バッファ層１０２Ａの一部であるバッファ層１０２ａと、ｐ−ＧａＮ層１０３Ａの一部であるｐ−ＧａＮ層１０３ａと、ｕｎ−ＧａＮ層１０４Ａの一部であるｕｎ−ＧａＮ層１０４ａと、ｕｎ−ＡｌＧａＮ層１０５Ａの一部であるｕｎ−ＡｌＧａＮ層１０５ａと、よりなるメサ状の凸部１２０が形成される。
【００６２】
次に、マスクとして用いたシリコン酸化膜Ｍ２２を除去した後、本発明の実施の形態１において図４（ａ）を用いて説明したリフトオフ工程と同様の工程を用いることで、図９（ｂ）に示すように、キャリア供給層２０５上に、これとオーミック接触するソース電極１０８ｓおよびドレイン電極１０８ｄを形成する。なお、マスクとして用いたフォトレジストＲ２１を例えばアセトンなどの剥離液を用いて除去することで、フォトレジストＲ２１上の金属膜１００８がリフトオフにより除去され、開口ａｐ２１内に形成されたソース電極１０８ｓおよびドレイン電極１０８ｄが残る。
【００６３】
次に、例えばリフトオフ法を用いることで、図９（ｃ）に示すように、キャリア供給層２０５上におけるソース電極１０８ｓおよびドレイン電極１０８ｄで挟まれた領域にゲート電極２０７を形成する。具体的には、例えばフォトリソグラフィ技術を用いることで、ソース電極１０８ｓおよびドレイン電極１０８ｄで挟まれた領域上に開口ａｐ２２を有するフォトレジストＲ２２を形成する。続いて、例えばスパッタ法または真空蒸着法を用いることで、フォトレジストＲ２２上および開口ａｐ２２により露出されたキャリア供給層２０５上に、ＮｉとＡｕとを順次堆積する。これにより、フォトレジストＲ２２上にＮｉ膜とＡｕ膜との積層膜よりなる金属膜２００７が形成されると共に、開口ａｐ２２により露出されたキャリア供給層２０５上にこれとショットキー接合するゲート電極２０７が形成される。なお、Ｎｉ膜およびＡｕ膜の膜厚は、それぞれ例えば１００ｎｍ程度、２００ｎｍ程度とすることができる。なお、マスクとして用いたフォトレジストＲ２２を例えばアセトンなどの剥離液を用いて除去することで、フォトレジストＲ２２上の金属膜２００７がリフトオフにより除去され、開口ａｐ２２内に形成されたゲート電極２０７が残る。
【００６４】
その後、本発明の実施の形態１において図５（ｂ）から図６（ａ）を用いて説明した工程と同様の工程を用いることで、層間絶縁膜１０９、メタル層１１０およびパッシベーション膜１１１を順次形成し、その後、同実施の形態１において図６（ｂ）を用いて説明した工程と同様の工程を用いることで、上記各層が形成されたウエハ２（図８参照）を個々の半導体装置２００に個片化する。なお、本実施の形態においても、本発明による実施の形態１と同様に、凸部１２０上面の幅ＷＣＯＮＶがダイシングブレードＤＢの厚さまたはレーザカッターのスポット径と同程度または小さくても良い。
【００６５】
以上のように製造した半導体装置２００であっても、本発明の実施の形態１と同様に、微細プロセスよりも前に個片化用の溝ＴＲを形成した場合でも、微細プロセスにおけるフォトリソグラフィで使用するフォトレジストを均一に形成することが可能となる。また、溝ＴＲの側面、すなわち素子形成領域ＡＲ１の側面Ｓ１がエッチングにより形成された、ダイサーカット面よりも凹凸や物理的ダメージ並びに熱ダメージなどが少ない面となっているため、素子形成領域ＡＲ１の側面Ｓ１を介した基板（本実施の形態ではシリコン基板１０１）へのリーク電流を低減することが可能となり、良好な特性の半導体装置２００を実現することが可能となる。
【００６６】
＜実施の形態３＞
次に、本発明の実施の形態３による半導体装置３００を、図面を用いて詳細に説明する。なお、本実施の形態では、半導体素子として１つ以上のＳＢＤ３００Ａが形成された半導体装置３００を例に挙げる。なお、以下の説明において、本発明の実施の形態１または２と同様の構成については同一の符号を付し、その詳細な説明を省略する。
【００６７】
（構成）
本実施の形態において、半導体装置３００を個片化する前のウエハ３の上方からの概略構成は、図１（ａ）および図１（ｂ）に示す概略構成と同様であるため、ここではこれを引用することで詳細な説明を省略する。また、図１０は、本実施の形態によるウエハ３の層構造を示す模式図である。なお、図１０では、図１（ｂ）におけるＡ−Ａ’断面と対応する断面の層構造を示す。
【００６８】
図１０と図２および図８とを比較すると明らかなように、本実施の形態において、各素子形成領域ＡＲ１に形成されるＳＢＤ３００Ａは、本発明の実施の形態２によるＨＥＭＴ２００Ａと同様の構成において、キャリア走行層２０５上のゲート電極２０７が省かれ、キャリア供給層２０５上のソース電極１０８ｓおよびドレイン電極１０８ｄがそれぞれカソード電極３０８ｃおよびアノード電極３０８ａに置き換えられた構成を有している。他の構成は、本発明の実施の形態１または２と同様であるため、同一の符号を付し、その詳細な説明を省く。
【００６９】
カソード電極３０８ｃは、キャリア供給層２０５とオーミック接触する金属膜よりなる電極である。本実施の形態では、例えば下層のＴｉ膜と上層のＡｌ膜とよりなる積層構造の金属膜を用いる。ただし、本発明はこれに限定されず、下層のキャリア供給層２０５とオーミック接触することが可能な種々の導電体を用いて形成することが可能である。
【００７０】
アノード電極３０８ａは、キャリア供給層２０５とショットキー接触する金属膜よりなる電極である。本実施の形態では、例えば下層のＮｉ膜と上層のＡｌ膜とよりなる積層構造の金属膜を用いる。ただし、本発明ではこれに限定されず、下層のキャリア供給層２０５とショットキー接触することが可能な種々の導電体を用いて形成することが可能である。
【００７１】
（製造方法）
次に、本実施の形態による半導体装置３００の製造方法を、図面を用いて詳細に説明する。図１１（ａ）および図１１（ｂ）は、本実施の形態による半導体装置３００の製造方法を示すプロセス図である。なお、以下の説明において、本発明の実施の形態１または２と同様の工程については、それを引用することで説明を簡略化する。
【００７２】
本製造方法では、まず、本発明の実施の形態１において図３（ａ）を用いて説明した工程と同様の工程を用いることで、シリコン基板１０１上に、バッファ層１０２Ａとｐ−ＧａＮ層１０３Ａとｕｎ−ＧａＮ層１０４Ａとｕｎ−ＡｌＧａＮ層１０５Ａとを順次形成する。
【００７３】
次に、本発明の実施の形態１において図３（ｃ）を用いて説明した工程と同様の工程を用いることで、本発明の実施の形態２において図９（ａ）に示すような２本の平行な溝ＴＲを各素子形成領域ＡＲ１間に形成する。なお、この工程の結果、素子形成領域ＡＲ１におけるバッファ層１０２Ａ、ｐ−ＧａＮ層１０３Ａ、ｕｎ−ＧａＮ層１０４Ａおよびｕｎ−ＡｌＧａＮ層１０５Ａがそれぞれバッファ層１０２、ｐ型半導体層１０３、キャリア走行層２０４およびキャリア供給層２０５に整形されると共に、各素子形成領域ＡＲ１間が素子分離され、さらに、各スクライブ領域ＳＲにおける２本の溝ＴＲの間に、シリコン基板１０１の上層部分である凸部１０１ｂと、バッファ層１０２Ａの一部であるバッファ層１０２ａと、ｐ−ＧａＮ層１０３Ａの一部であるｐ−ＧａＮ層１０３ａと、ｕｎ−ＧａＮ層１０４Ａの一部であるｕｎ−ＧａＮ層１０４ａと、ｕｎ−ＡｌＧａＮ層１０５Ａの一部であるｕｎ−ＡｌＧａＮ層１０５ａと、よりなるメサ状の凸部１２０が形成される。
【００７４】
次に、本発明の実施の形態１において図４（ａ）を用いて説明したリフトオフ工程と同様の工程をもちいることで、図１１（ａ）に示すように、キャリア供給層２０５上に、これとオーミック接触するカソード電極３０８ｃを形成する。なお、マスクとして用いたフォトレジストＲ３１を例えばアセトンなどの剥離液を用いて除去することで、フォトレジストＲ３１上の金属膜３００８がリフトオフにより除去され、開口ａｐ３１内に形成されたカソード電極３０８ｃが残る。
【００７５】
次に、本発明の実施の形態２において図９（ｃ）を用いて説明したリフトオフ工程と同様の工程を用いることで、図１１（ｂ）に示すように、キャリア供給層２０５上に、これとショットキー接触するアノード電極３０８ａを形成する。なお、マスクとして用いたフォトレジストＲ３２を例えばアセトンなどの剥離液を用いて除去することで、フォトレジストＲ３２上の金属膜３０１８がリフトオフにより除去され、開口ａｐ３２内に形成されたアノード電極３０８ａが残る。
【００７６】
その後、本発明の実施の形態１において図５（ｂ）から図６（ａ）を用いて説明した工程と同様の工程を用いることで、層間絶縁膜１０９、メタル層１１０およびパッシベーション膜１１１を順次形成し、その後、同実施の形態１において図６（ｂ）を用いて説明した工程と同様の工程を用いることで、上記各層が形成されたウエハ３（図１０参照）を個々の半導体装置３００に個片化する。なお、本実施の形態においても、本発明による実施の形態１と同様に、凸部１２０上面の幅ＷＣＯＮＶがダイシングブレードＤＢの厚さまたはレーザカッターのスポット径と同程度または小さくても良い。
【００７７】
以上のように製造した半導体装置３００であっても、本発明の実施の形態１または２と同様に、微細プロセスよりも前に個片化用の溝ＴＲを形成した場合でも、微細プロセスにおけるフォトリソグラフィで使用するフォトレジストを均一に形成することが可能となる。また、溝ＴＲの側面、すなわち素子形成領域ＡＲ１の側面Ｓ１がエッチングにより形成された、ダイサーカット面よりも凹凸や物理的ダメージ並びに熱ダメージなどが少ない面となっているため、素子形成領域ＡＲ１の側面Ｓ１を介した基板（本実施の形態ではシリコン基板１０１）へのリーク電流を低減することが可能となり、良好な特性の半導体装置３００を実現することが可能となる。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施の形態１による半導体装置を個片化する前のウエハの概略構成を示す上視図およびその概略拡大図である。
【図２】図１（ｂ）におけるＡ−Ａ’断面の層構造を示す模式図である。
【図３】本発明の実施の形態１による半導体装置の製造方法を示すプロセス図である（１）。
【図４】本発明の実施の形態１による半導体装置の製造方法を示すプロセス図である（２）。
【図５】本発明の実施の形態１による半導体装置の製造方法を示すプロセス図である（３）。
【図６】本発明の実施の形態１による半導体装置の製造方法を示すプロセス図である（４）。
【図７】本発明の実施の形態１による個片化後の半導体装置と個片化前の半導体装置との電流電圧特性を示す図である。
【図８】本発明の実施の形態２による半導体装置が形成されたウエハの層構造を示す模式図である。
【図９】本発明の実施の形態２による半導体装置の製造方法を示すプロセス図である。
【図１０】本発明の実施の形態３による半導体装置が形成されたウエハの層構造を示す模式図である。
【図１１】本発明の実施の形態３による半導体装置の製造方法を示すプロセス図である。
【符号の説明】
【００７９】
１、２、３ ウエハ
１００、２００、３００ 半導体装置
１００Ａ ＭＯＳＦＥＴ
１０１ シリコン基板
１０１ａ、１０１ｂ、１２０、１２０ａ 凸部
１０２、１０２Ａ、１０２ａ バッファ層
１０３ ｐ型半導体層
１０３Ａ、１０３ａ ｐ−ＧａＮ層
１０４、２０４ キャリア走行層
１０４Ａ、１０４ａ ｕｎ−ＧａＮ層
１０５、２０５ キャリア供給層
１０５Ａ、１０５ａ ｕｎ−ＡｌＧａＮ層
１０６ ゲート絶縁膜
１０６ａ 絶縁膜
１０７、２０７ ゲート電極
１０８ｄ ドレイン電極
１０８ｓ ソース電極
１０９ 層間絶縁膜
１１０ メタル層
１１１ パッシベーション膜
２００Ａ ＨＥＭＴ
３００Ａ ＳＢＤ
３０８ａ アノード電極
３０８ｃ カソード電極
ＡＲ１ 素子形成領域
Ｓ１、Ｓ２ 側面
ＳＲ スクライブ領域
ＴＲ 溝
【特許請求の範囲】
【請求項１】
所定基板上に形成された一層以上の化合物半導体層における素子形成領域に１つ以上の半導体素子が形成された半導体装置であって、
個片化による切断面と前記化合物半導体層における前記素子形成領域の側面との間に前記化合物半導体層を分断する溝が形成されていることを特徴とする半導体装置。
【請求項２】
前記溝は、少なくとも前記化合物半導体層から前記所定基板にまで形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記化合物半導体は、ＧａＮ、ＡｌＧａＮ、ＢＡｌＧａＮ、ＩｎＧａＮ、ＧａＡｓ、ＩｎＰおよびＳｅＧｅのうち少なくとも１つを含むことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記半導体素子は、ＭＯＳＦＥＴ、ＨＥＭＴおよびＳＢＤのうち少なくとも１つを含むことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
配列された複数の素子形成領域と該素子形成領域間に配置されたスクライブ領域とを含む一層以上の化合物半導体層を備えたウエハ構造体であって、
前記スクライブ領域に前記化合物半導体層における隣接する前記素子形成領域間を分断する２つの溝が形成されていることを特徴とするウエハ構造体。
【請求項６】
所定基板上に複数の素子形成領域を含む化合物半導体層を一層以上形成する半導体層形成工程と、
前記素子形成領域間を分断する２つの溝を前記化合物半導体層に形成する溝形成工程と、
前記分断された素子形成領域に半導体素子を形成する素子形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記素子形成工程は、前記半導体素子における電極の形成を含むことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記溝形成工程は、前記所定基板にまで前記溝を形成することを特徴とする請求項６または７記載の半導体装置の製造方法。
【請求項９】
前記２つの溝の間に位置する凸部を切断することで半導体装置を個片化する個片化工程を含み、
前記凸部の上面の幅は、前記個片化工程において使用するダイシングブレードの厚さまたはレーザカッターのスポット径よりも大きいことを特徴とする請求項６〜８のいずれか一つに記載の半導体装置の製造方法。
【請求項１０】
前記溝形成工程は、エッチングにより前記溝を形成することを特徴とする請求項６〜９のいずれか一つに記載の半導体装置の製造方法。
【請求項１１】
前記化合物半導体層は、ＧａＮ、ＡｌＧａＮ、ＢＡｌＧａＮ、ＩｎＧａＮ、ＧａＡｓ、ＩｎＰおよびＳｅＧｅのうち少なくとも１つを含むことを特徴とする請求項６〜１０のいずれか一つに記載の半導体装置の製造方法。
【請求項１】
所定基板上に形成された一層以上の化合物半導体層における素子形成領域に１つ以上の半導体素子が形成された半導体装置であって、
個片化による切断面と前記化合物半導体層における前記素子形成領域の側面との間に前記化合物半導体層を分断する溝が形成されていることを特徴とする半導体装置。
【請求項２】
前記溝は、少なくとも前記化合物半導体層から前記所定基板にまで形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記化合物半導体は、ＧａＮ、ＡｌＧａＮ、ＢＡｌＧａＮ、ＩｎＧａＮ、ＧａＡｓ、ＩｎＰおよびＳｅＧｅのうち少なくとも１つを含むことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記半導体素子は、ＭＯＳＦＥＴ、ＨＥＭＴおよびＳＢＤのうち少なくとも１つを含むことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
配列された複数の素子形成領域と該素子形成領域間に配置されたスクライブ領域とを含む一層以上の化合物半導体層を備えたウエハ構造体であって、
前記スクライブ領域に前記化合物半導体層における隣接する前記素子形成領域間を分断する２つの溝が形成されていることを特徴とするウエハ構造体。
【請求項６】
所定基板上に複数の素子形成領域を含む化合物半導体層を一層以上形成する半導体層形成工程と、
前記素子形成領域間を分断する２つの溝を前記化合物半導体層に形成する溝形成工程と、
前記分断された素子形成領域に半導体素子を形成する素子形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記素子形成工程は、前記半導体素子における電極の形成を含むことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記溝形成工程は、前記所定基板にまで前記溝を形成することを特徴とする請求項６または７記載の半導体装置の製造方法。
【請求項９】
前記２つの溝の間に位置する凸部を切断することで半導体装置を個片化する個片化工程を含み、
前記凸部の上面の幅は、前記個片化工程において使用するダイシングブレードの厚さまたはレーザカッターのスポット径よりも大きいことを特徴とする請求項６〜８のいずれか一つに記載の半導体装置の製造方法。
【請求項１０】
前記溝形成工程は、エッチングにより前記溝を形成することを特徴とする請求項６〜９のいずれか一つに記載の半導体装置の製造方法。
【請求項１１】
前記化合物半導体層は、ＧａＮ、ＡｌＧａＮ、ＢＡｌＧａＮ、ＩｎＧａＮ、ＧａＡｓ、ＩｎＰおよびＳｅＧｅのうち少なくとも１つを含むことを特徴とする請求項６〜１０のいずれか一つに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００９−２７２４９２（Ｐ２００９−２７２４９２Ａ）
【公開日】平成２１年１１月１９日（２００９．１１．１９）
【国際特許分類】
【出願番号】特願２００８−１２２５１３（Ｐ２００８−１２２５１３）
【出願日】平成２０年５月８日（２００８．５．８）
【出願人】（０００００５２９０）古河電気工業株式会社 (4,457)
【Ｆターム（参考）】
【公開日】平成２１年１１月１９日（２００９．１１．１９）
【国際特許分類】
【出願日】平成２０年５月８日（２００８．５．８）
【出願人】（０００００５２９０）古河電気工業株式会社 (4,457)
【Ｆターム（参考）】
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