化合物半導体装置およびその製造方法
【課題】耐湿性を向上することのできる化合物半導体装置およびその製造方法を提供する。
【解決手段】化合物半導体装置は、オーミック電極ＯＭＥａ〜ＯＭＥｄと、絶縁膜ＩＬと、金を含む配線ＩＣ１ａ〜ＩＣ１ｄと、金を含む配線ＩＣ２ａ〜ＩＣ２ｄとを備えている。絶縁膜ＩＬはオーミック電極ＯＭＥａ〜ＯＭＥｄの一部上に形成されている。配線ＩＣ１ａ〜ＩＣ１ｄは、オーミック電極ＯＭＥａ〜ＯＭＥｄ上で絶縁膜ＩＬが形成されていない部分であって、絶縁膜ＩＬの側面に接触する位置に形成されている。配線ＩＣ２ａ〜ＩＣ２ｄは、絶縁膜ＩＬ上および配線ＩＣ１ａ〜ＩＣ１ｄ上に形成されている。
【解決手段】化合物半導体装置は、オーミック電極ＯＭＥａ〜ＯＭＥｄと、絶縁膜ＩＬと、金を含む配線ＩＣ１ａ〜ＩＣ１ｄと、金を含む配線ＩＣ２ａ〜ＩＣ２ｄとを備えている。絶縁膜ＩＬはオーミック電極ＯＭＥａ〜ＯＭＥｄの一部上に形成されている。配線ＩＣ１ａ〜ＩＣ１ｄは、オーミック電極ＯＭＥａ〜ＯＭＥｄ上で絶縁膜ＩＬが形成されていない部分であって、絶縁膜ＩＬの側面に接触する位置に形成されている。配線ＩＣ２ａ〜ＩＣ２ｄは、絶縁膜ＩＬ上および配線ＩＣ１ａ〜ＩＣ１ｄ上に形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は化合物半導体装置およびその製造方法に関し、より特定的には、耐湿性を向上することのできる化合物半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
化合物半導体は２つの元素を組み合わせた半導体であり、元素の組合せを変えることによって、所望の特性（バンドギャップや電子移動度など）の半導体を得ることができる。化合物半導体は、たとえばＨＥＭＴ（High Electron Mobility Transistor）などに用いられている。
【０００３】
化合物半導体を用いた化合物半導体装置の配線としては、電気伝導性、耐酸化性、および耐薬品性の観点から、Ａｕ（金）が好適である。Ａｕ配線を形成する際には、通常、Ａｕ配線を形成する部分以外をレジストで覆った状態で、Ａｕ膜を蒸着法にて形成し、その後レジスト上の余分なＡｕ膜をリフトオフすることによって形成される。この方法によれば、スパッタ法と比較してレジストへのダメージが少なく、かつＡｕ膜をエッチングする方法に比べて配線のパターニング精度が良好である。
【０００４】
なお、従来のＨＥＭＴの構造は、たとえば特開２００５−１５９１５７号公報（特許文献１）に開示されている。
【特許文献１】特開２００５−１５９１５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
蒸着法にて形成されたＡｕ膜は段差部の側壁に付着しにくい。このため、段差部を有する下地層上にＡｕ配線を形成する場合、段差部の真上においてＡｕ配線に低密度部分が生じやすい。特に化合物半導体装置においては、シリコンを用いた半導体装置と比較して表面の段差が大きいため、化合物半導体装置におけるＡｕ配線には低密度部分が特に生じやすい。加えて、下地層の凹凸はＡｕ配線の上面にも引き継がれるため、Ａｕ配線上を覆うパッシベーション膜などの上層にも低密度部分が生じやすい。Ａｕ配線の上層に低密度部分が生じると、低密度部分を通じてＡｕ配線の下層へ水分が浸入し、耐湿性が劣化する。特にＡｕは他の導電材料と比較して電気化学反応が起こりにくいので、上層の低密度部分から侵入した水分はＡｕ配線と反応しなくとも、Ａｕ配線の低密度部分を通じてさらに下層に侵入するおそれがある。なお、上述の問題は、Ａｕ配線に限定されるものではなく、Ａｕを含む膜を形成する場合に共通する問題である。
【０００６】
したがって、本発明の目的は、耐湿性を向上することのできる化合物半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一実施例における化合物半導体装置は、第１下地層と、第２下地層と、金を含む第１導電層と、金を含む第２導電層とを備えている。第２下地層は第１下地層の一部上に形成されている。第１導電層は、第１下地層上で第２下地層が形成されていない部分であって、第２下地層の側面に接触する位置に形成されている。第２導電層は、第２下地層上および第１導電層上に形成されている。
【発明の効果】
【０００８】
本発明の一実施例における化合物半導体装置によれば、耐湿性を向上することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について、図面に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における化合物半導体装置の構成を示す断面図である。図１を参照して、本発明の化合物半導体装置は、タングステン窒化シリコン膜ＴＳＮが形成された高抵抗素子領域１と、ＨＥＭＴが形成されたＨＥＭＴ領域２とを主に有している。
【００１０】
図１中左側の高抵抗素子領域１を参照して、たとえばＧａＡｓなどよりなる化合物半導体基板ＣＳＳ上には、不活性領域ＩＡＲが形成されている。不活性領域ＩＡＲの一部上にはタングステン窒化シリコン膜ＴＳＮが形成されている。タングステン窒化シリコン膜ＴＳＮは、後述する配線よりも高い電気抵抗を有しており、高抵抗素子として機能する。タングステン窒化シリコン膜ＴＳＮの両端部上には、オーミック電極ＯＭＥａおよびＯＭＥｂが形成されており、タングステン窒化シリコン膜ＴＳＮとオーミック接触している。
【００１１】
図１中右側のＨＥＭＴ領域２を参照して、化合物半導体基板ＣＳＳ上には、チャネルＣＮおよびショットキー層ＳＬがこの順序で積層されて形成されている。チャネルＣＮおよびショットキー層ＳＬは不活性領域ＩＡＲで囲われている。チャネルＣＮはＨＥＭＴの電子走行層として機能し、たとえばノンドープのＧａＡｓよりなっている。ショットキー層ＳＬは、ＨＥＭＴの電子供給層として機能し、たとえばｎ型ＡｌＧａＡｓよりなっている。ショットキー層は積層膜よりなっていてもよい。ショットキー層ＳＬの中央部には窪みＲＥＣ１が形成されており、窪みＲＥＣ１の底部にはゲート電極ＧＥが形成されている。ゲート電極ＧＥはショットキー層ＳＬとの間でショットキー接合を形成している。窪みＲＥＣ１の両側にはオーミック電極ＯＭＥｃおよびＯＭＥｄが形成されている。オーミック電極ＯＭＥｃおよびＯＭＥｄの各々はショットキー層ＳＬとオーミック接触している。オーミック電極ＯＭＥｃおよびＯＭＥｄの各々は、ＨＥＭＴのソースおよび／またはドレインとして機能する。
【００１２】
図１全体を参照して、タングステン窒化シリコン膜ＴＳＮ、オーミック電極ＯＭＥａ〜ＯＭＥｄ、およびゲート電極ＧＥを覆うように、絶縁膜ＩＬが不活性領域ＩＡＲおよびショットキー層ＳＬ上に形成されている。絶縁膜ＩＬには、各オーミック電極ＯＭＥａ〜ＯＭＥｄに達するコンタクトホールＣＨａ〜ＣＨｄがそれぞれ形成されている。言い換えれば、各オーミック電極ＯＭＥａ〜ＯＭＥｄ（第１下地層）の一部上に、絶縁膜ＩＬ（第２下地層）が形成されている。各コンタクトホールＣＨａ〜ＣＨｄの内部には、それぞれ配線ＩＣ１ａ〜ＩＣ１ｄが形成されている。言い換えれば、各オーミック電極ＯＭＥａ〜ＯＭＥｄ（第１下地層）の上で絶縁膜ＩＬが形成されていない部分には、それぞれ配線ＩＣ１ａ〜ＩＣ１ｄ（第１導電層）が形成されている。配線ＩＣ１ａ〜ＩＣ１ｄはそれぞれコンタクトホールＣＨａ〜ＣＨｄの側面に接触している。各コンタクトホールＣＨａ〜ＣＨｄの内部は、配線ＩＣ１ａ〜ＩＣ１ｄによって完全に埋められていてもよいし、一部のみを埋められていてもよい。
【００１３】
絶縁膜ＩＬおよび配線ＩＣ１ａ〜ＩＣ１ｄの上には、それぞれ配線ＩＣ２ａ〜ＩＣ２ｄ（第２導電層）が形成されている。配線ＩＣ１ａ〜ＩＣ１ｄの各々と配線ＩＣ２ａ〜ＩＣ２ｄの各々とは、互いに電気的に接続されている。特に図１中左側の配線ＩＣ２ａは、絶縁膜ＩＬ上において図中左方に延在している（図２）。配線ＩＣ１ａ〜ＩＣ１ｄおよび配線ＩＣ２ａ〜ＩＣ２ｄは、金を含んでおり、好ましくは金よりなっている。配線ＩＣ１ａ〜ＩＣ１ｄと配線ＩＣ２ａ〜ＩＣ２ｄとは、同じ材料よりなっていてもよいし、互いに異なる材料よりなっていてもよい。同じ材料よりなっている場合であっても、配線ＩＣ１ａ〜ＩＣ１ｄと配線ＩＣ２ａ〜ＩＣ２ｄとは別工程で形成されるため、これらの境界線によって互いに区別することができる。
【００１４】
絶縁膜ＩＬおよび配線ＩＣ２ａ〜ＩＣ２ｄの上には、パッシベーション膜ＰＬが形成されている。パッシベーション膜ＰＬはたとえば窒化シリコンよりなっており、パッシベーション膜ＰＬの下に存在する層を水分の浸入や外的な損傷から保護する機能を有している。
【００１５】
図２は図１のＩＩ部の拡大図である。図２を参照して、Ａ１部には、オーミック電極ＯＭＥａと絶縁膜ＩＬとによって段差部（第１段差部）が形成されている。この段差部は、コンタクトホールＣＨａの深さに対応する高さｈ１を有している。一方、Ａ１部の真上のＢ１部の配線ＩＣ２ａの上面には、高さｈ３の段差部が存在している。Ｂ１部の段差部の高さｈ３は、高さ（厚さ）ｈ２を有する配線ＩＣ１ａの存在により、Ａ１部に存在する段差部の高さｈ１よりも小さくなっている。つまり、高さｈ１、ｈ２、およびｈ３の間には、実質的にｈ３＝ｈ１−ｈ２の関係が成り立っている。
【００１６】
なお、図１に示す各部材の代表的な寸法を示すと、タングステン窒化シリコン膜ＴＳＮの厚さは５０〜３００ｎｍであり、オーミック電極ＯＭＥａ〜ＯＭＥｄの厚さは１００〜５００ｎｍであり、絶縁膜ＩＬの厚さは２００〜１０００ｎｍである。また、コンタクトホールＣＨａ〜ＣＨｄの直径は１〜１０μｍであり、配線ＩＣ２ａ〜ＩＣ２ｄの膜厚は０．５〜５μｍであり、パッシベーション膜ＰＬの膜厚は０．１〜１μｍである。
【００１７】
続いて、本実施の形態における化合物半導体装置の製造方法について、図３〜図１０を用いて説明する。
【００１８】
始めに図３を参照して、エピタキシャル法などを用いて、化合物半導体基板ＣＳＳ上に、チャネルＣＮとなる層を形成し、さらに、チャネルＣＮとなる層の上にショットキー層ＳＬとなる層を形成する。
【００１９】
次に図４を参照して、不活性領域ＩＡＲを形成する領域以外を覆うレジストＲ１をショットキー層ＳＬとなる層上に形成する。そして、レジストＲ１をマスクとして、ショットキー層ＳＬとなる層に不純物イオンＩＮＩを注入する。不純物イオンＩＮＩは化合物半導体基板ＣＳＳにまで達する。不純物イオンＩＮＩとしては、水素やヘリウムなどの不活性な物質が選ばれる。その後、レジストＲ１を除去する。その後の熱処理を経て、化合物半導体基板ＣＳＳ表面に不活性領域ＩＡＲが形成される。
【００２０】
次に図５を参照して、タングステン窒化シリコン膜ＴＳＮとなる層を不活性領域ＩＡＲおよびショットキー層ＳＬの上に形成する。そして、タングステン窒化シリコン膜ＴＳＮを形成する領域上にレジストＲ２を形成し、レジストＲ２をマスクとして、タングステン窒化シリコン膜ＴＳＮとなる層をエッチングする。その結果、不活性領域ＩＡＲの一部の上にＴＳＮが形成される。その後、レジストＲ２を除去する。
【００２１】
次に図６を参照して、タングステン窒化シリコン膜ＴＳＮ上の所望の位置にオーミック電極ＯＭＥａおよびＯＭＥｂを形成し、ショットキー層ＳＬ上の所望の位置にオーミック電極ＯＭＥｃおよびＯＭＥｄを形成する。オーミック電極ＯＭＥａ〜ＯＭＥｄは、通常の写真製版技術およびエッチング技術を用いて形成される。
【００２２】
次に図７を参照して、オーミック電極ＯＭＥｃとオーミック電極ＯＭＥｄとの間に窪みＲＥＣ１を形成し、窪みＲＥＣの底部にゲート電極ＧＥをたとえば蒸着法にて形成する。続いて、タングステン窒化シリコン膜ＴＳＮ、オーミック電極ＯＭＥａ〜ＯＭＥｄ、およびゲート電極ＧＥを覆うように、不活性領域ＩＡＲおよびショットキー層ＳＬ上に絶縁膜ＩＬを形成する。
【００２３】
次に図８を参照して、コンタクトホールＣＨａ〜ＣＨｄを形成する領域以外を覆うレジストＲ３を絶縁膜ＩＬ上に形成する。そして、レジストＲ３をマスクとして絶縁膜ＩＬをエッチングし、オーミック電極ＯＭＥａ〜ＯＭＥｄの各々に達するコンタクトホールＣＨａ〜ＣＨｄの各々を形成する。その結果、オーミック電極ＯＭＥａ〜ＯＭＥｄ各々の一部上に絶縁膜ＩＬが形成される。
【００２４】
次に図９を参照して、蒸着法を用いて、配線ＩＣ１ａ〜ＩＣ１ｄとなる膜ＩＣ１をオーミック電極ＯＭＥａ〜ＯＭＥｄおよびレジストＲ３上に堆積する。そして、リフトオフにより、レジストＲ３上の余分な膜ＩＣ１をレジストＲ３とともに除去する。
【００２５】
図１０を参照して、レジストＲ３を除去した結果、配線ＩＣ１ａ〜ＩＣ１ｄの各々が、コンタクトホールＣＨａ〜ＣＨｄの内部に露出したオーミック電極ＯＭＥａ〜ＯＭＥｄの各々の上に形成される。配線ＩＣ１ａ〜ＩＣ１ｄは、それぞれオーミック電極ＯＭＥａ〜ＯＭＥｄにおける絶縁膜ＩＬが形成されていない部分の上であって、各コンタクトホールＣＨａ〜ＣＨｄの側面に接触する位置に形成される。なお、コンタクトホールＣＨａ〜ＣＨｄの内部を完全に埋めるような厚さで膜ＩＣ１を形成してもよい。
【００２６】
ここで、上述のように絶縁膜ＩＬのエッチングに用いるレジストＲ３と同じレジストを用いて、膜ＩＣ１のリフトオフを行うことで、重ね合せマージンが不要となり、製造工程の簡略化を図ることができる。
【００２７】
次に、配線ＩＣ２ａ〜ＩＣ２ｄを形成する領域以外を覆うレジストＲ４を、絶縁膜ＩＬ上に形成する。そして、配線ＩＣ２ａ〜ＩＣ２ｄとなる膜ＩＣ２を、配線ＩＣ１ａ〜ＩＣ１ｄ、絶縁膜ＩＬ、およびレジストＲ４の上に蒸着する。その後、リフトオフにより、レジストＲ４上の余分な膜ＩＣ２をレジストＲ４とともに除去する。
【００２８】
図１を参照して、レジストＲ４を除去した結果、配線ＩＣ２ａ〜ＩＣ２ｄが配線ＩＣ１ａ〜ＩＣ１ｄおよび絶縁膜ＩＬ上に形成される。続いて、たとえばプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて、配線ＩＣ２ａ〜ＩＣ２ｄおよび絶縁膜ＩＬ上にパッシベーション膜ＰＬを形成する。以上の工程により、本実施の形態における化合物半導体装置が完成する。
【００２９】
本実施の形態における化合物半導体装置およびその製造方法によれば、耐湿性を向上することができる。これについて以下に説明する。
【００３０】
図１１は、配線を一層で形成した場合の図２に対応する断面図である。図１１を参照して、蒸着法を用いて一層で配線が形成される場合には、下地層であるオーミック電極ＯＭＥａおよび絶縁膜ＩＬの上面の凹凸は、配線ＩＣ１０１の上面にも引き継がれる。このため、配線ＩＣ１０１には、高さｈ１０３を有する段差部がＡ１部の真上に存在するＢ１０１部に生じる。高さｈ１０３はＡ１部に存在する段差部の高さｈ１と実質的に等しくなっている。
【００３１】
ここで、配線ＩＣ１０１を形成する際には、高さｈ１という大きな段差を有する段差部（Ａ１部）を、Ａｕを含む膜で覆う必要がある。しかし、蒸着法で形成されたＡｕを含む膜は段差部の側壁に付着しにくいので、Ａ１部の段差部の側壁にはＡｕを含む膜は付着しにくい。その結果、配線ＩＣ１０１には、Ａ１部の真上のＢ１０１部において低密度部分が生じやすい。加えて、配線ＩＣ１０１の上面にも高さｈ１０３という大きな段差を有する段差部（Ｂ１０１部）が生じるため、配線ＩＣ１０１上にＣＶＤで形成されるパッシベーション膜ＰＬ１０１の堆積特性によりＧ１０１部において低密度部分が生じやすい。配線ＩＣ１０１のＢ１０１部およびパッシベーション膜ＰＬ１０１のＧ１０１部に低密度部分が生じると、低密度部分を通じて配線ＩＣ１０１の下層へ水分が浸入し、耐湿性が劣化する。
【００３２】
図２を参照して、一方、本実施の形態のように複数の層で配線が形成される場合には、配線ＩＣ２ａを形成する際に、配線ＩＣ１ａがコンタクトホールＣＨａ内に既に形成されているため、Ａ１部の段差部が高さ（ｈ１−ｈ２）に緩和されている。このため、図１１の場合に比べてＡ１部の段差部が被覆されやすくなっている。その結果、配線ＩＣ２ａには、Ａ１部の真上のＢ１部に低密度部分が生じにくくなる。加えて、Ｂ１部の配線ＩＣ２ａの段差部も高さｈ３（＜ｈ１０３）となるため、配線ＩＣ２ａ上に形成されるパッシベーション膜ＰＬにもＧ１部において低密度部分が生じにくくなる。その結果、配線ＩＣ１ａ、配線ＩＣ２ａ、およびパッシベーション膜ＰＬを通じて下層へ水分が浸入しにくくなり、耐湿性が向上する。配線ＩＣ２ｂ〜ＩＣ２ｄの部分においても同様の効果が得られる。
【００３３】
また、絶縁膜ＩＬがオーミック電極ＯＭＥａ〜ＯＭＥｄの各々に達するコンタクトホールＣＨａ〜ＣＨｄを有しており、配線ＩＣ１ａ〜ＩＣ１ｄの各々がコンタクトホールＣＨａ〜ＣＨｄの内部に形成されているので、コンタクトホールＣＨａ〜ＣＨｄによって生じるＡ１部の段差部の真上のＢ１部の配線ＩＣ２ａに低密度部分が生じにくくなり、耐湿性が向上する。
【００３４】
さらに、配線ＩＣ２ａ〜ＩＣ２ｄ上にパッシベーション膜ＰＬが形成されるので、パッシベーション膜ＰＬにより耐湿性を向上することができる。また、オーミック電極ＯＭＥａ〜ＯＭＥｄの各々と絶縁膜ＩＬとの段差による凹凸が配線ＩＣ２ａ〜ＩＣ２ｄでは緩和されているので、パッシベーション膜ＰＬには低密度部分が生じにくくなる。
【００３５】
（実施の形態２）
図１２は、本発明の実施の形態２における化合物半導体装置の構成を示す断面図である。図１２を参照して、本実施の形態における化合物半導体装置は、基板に窪みが形成されている点において、図１に示す実施の形態１における化合物半導体装置と異なっている。具体的には、図１２中左側の高抵抗素子領域１における化合物半導体基板ＣＳＳの表面に、窪みＲＥＣ２が形成されている。タングステン窒化シリコン膜ＴＳＮは窪みＲＥＣ２の底部に形成されており、それによってオーミック電極ＯＭＥａおよびＯＭＥｂの各々は窪みＲＥＣ２内に形成されている。窪みＲＥＣ２の深さは、タングステン窒化シリコン膜ＴＳＮの厚さ程度になっている。絶縁膜ＩＬは、窪みＲＥＣ２を埋めるように不活性領域ＩＡＲ上に形成されている。
【００３６】
図１３は図１２のＸＩＩＩ部の拡大図である。図１３を参照して、オーミック電極ＯＭＥａの図中左端面を覆う絶縁膜ＩＬは窪みＲＥＣ２の分だけその表面が下がっている。その結果、図１１におけるＣ１０１部およびＥ１０１部の絶縁膜ＩＬの段差部の形状が、図１３においてはＥ２部およびＣ２部の形状となっており、段差部の高さが緩和されている。また、配線ＩＣ２ａ〜ＩＣ２ｄおよびパッシベーション膜ＰＬにおけるＤ２部およびＦ２部の上面が、図１１に示す配線ＩＣ１ａ〜ＩＣ１ｄおよびパッシベーション膜ＰＬにおけるＤ１０１部およびＦ１０１部の上面に比べて平坦化されている。
【００３７】
オーミック電極ＯＭＥａの図中左端面を覆う絶縁膜ＩＬが窪みＲＥＣ２の分だけその表面が下がっているために、絶縁膜ＩＬの厚さや、窪みＲＥＣ２の側面とオーミック電極ＯＭＥａの図中左端面との距離が調節される。
【００３８】
なお、本実施の形態における化合物半導体装置の上記以外の構成は、図１に示す実施の形態１における化合物半導体装置の構成と同様であるため、同一の部材には同一の符号を付し、その説明は繰り返さない。
【００３９】
続いて、本実施の形態における化合物半導体装置の製造方法について説明する。
始めに、図３に示す実施の形態１の製造方法と同様の方法を用いて、チャネルＣＮとなる層およびショットキー層ＳＬとなる層を化合物半導体基板ＣＳＳ上に形成する。
【００４０】
次に図１４を参照して、窪みＲＥＣ２を形成する領域以外を覆うレジストＲ５を、ショットキー層ＳＬとなる層上に形成する。そして、レジストＲ５をマスクとして、チャネルＣＮとなる層およびショットキー層ＳＬをエッチングする。その結果、化合物半導体基板ＣＳＳの表面に窪みＲＥＣ２が形成される。その後レジストＲ５を除去する。
【００４１】
なお、露光の際のレチクルの位置合わせのためのマークを化合物半導体基板に形成する場合には、このマークの形成工程と同一の工程において窪みＲＥＣ２を形成してもよい。これにより、製造工程の増加を防ぐことができる。
【００４２】
次に図１５を参照して、不活性領域ＩＡＲを形成する領域以外を覆うレジストＲ６をショットキー層ＳＬとなる層上に形成する。そして、レジストＲ６をマスクとしてショットキー層ＳＬとなる層および化合物半導体基板ＣＳＳの表面に不純物イオンＩＮＩを注入する。不純物イオンＩＮＩとしては、水素やヘリウムなどの不活性な物質が選ばれる。その結果、化合物半導体基板ＣＳＳ表面に不活性領域ＩＡＲが形成される。このとき、不活性領域ＩＡＲの不純物濃度分布は、窪みＲＥＣ２の形状に沿った分布となる。その後、レジストＲ６を除去する。
【００４３】
その後、図５〜図１０に示す実施の形態１に製造方法と同様の方法を経て、本実施の形態における化合物半導体装置が完成する。
【００４４】
本実施の形態における化合物半導体装置およびその製造方法によれば、耐湿性を一層向上することができる。これについて以下に説明する。
【００４５】
図１１を参照して、窪みが形成されていない場合には、オーミック電極ＯＭＥａとタングステン窒化シリコン膜ＴＳＮとによって構成される段差部の形状を絶縁膜ＩＬは引き継いで、絶縁膜ＩＬのＣ１０１部に段差部が生じる。また、タングステン窒化シリコン膜ＴＳＮと不活性領域ＩＡＲとによって構成される段差部の形状を絶縁膜ＩＬは引き継いで、絶縁膜ＩＬのＥ１０１部に段差部が生じる。蒸着法で形成されたＡｕを含む膜は段差部の側壁に付着しにくいので、Ｃ１０１部の段差部の側壁およびＥ１０１部の段差部の側壁にはＡｕを含む膜は付着しにくい。その結果、配線ＩＣ１０１およびパッシベーション膜ＰＬには、Ｃ１０１部の上のＤ１０１部およびＥ１０１部の上のＦ１０１部において低密度部分が生じやすい。
【００４６】
図１３を参照して、一方、本実施の形態においては、オーミック電極ＯＭＥａの図中左端面を覆う絶縁膜ＩＬは窪みＲＥＣ２の分だけその表面が下がっている。このため、図１１におけるＣ１０１部およびＥ１０１部の絶縁膜ＩＬの段差部の形状が、図１３においてはＥ２部およびＣ２部の形状となっており、段差部の高さが緩和されている。その結果、Ｃ２部の上のＤ２部およびＥ２部の上のＦ２部において、配線ＩＣ２ａおよびパッシベーション膜ＰＬには低密度部分が生じにくくなり、耐湿性が一層向上する。配線ＩＣ２ｂの部分においても同様の効果が得られる。
【００４７】
なお、本発明は、実施の形態１および２に記載された構造および製造方法に限定されるものではなく、第１下地層と、第１下地層の一部上に形成された第２下地層とにより構成される段差部であれば適用可能である。
【００４８】
（実施の形態３）
図１６は、本発明の実施の形態３における化合物半導体装置の構成を示す断面図である。図１６を参照して、本実施の形態における化合物半導体装置は、配線およびパッシベーション膜の構成において、実施の形態１における化合物半導体装置と異なっている。具体的には、配線が一層のみの配線ＩＣａ〜ＩＣｄ（導電層）で形成されている。配線ＩＣａ〜ＩＣｄは金を含んでおり、好ましくは金よりなっている。また、パッシベーション膜が二層のパッシベーション膜ＰＬ１およびＰＬ２で形成されている。パッシベーション膜ＰＬ１上にパッシベーション膜ＰＬ２が形成されている。配線ＩＣａ〜ＩＣｄの各々の一部はパッシベーション膜ＰＬ２と接触している。
【００４９】
図１７は図１６のＸＶＩＩ部の拡大図である。図１８は、図１７における配線ＩＣａ〜ＩＣｄの上面と、パッシベーション膜ＰＬ１の上面との関係を示す図である。図１７および図１８を参照して、本実施の形態においては、配線ＩＣａが一層で形成されているので、下地層であるオーミック電極ＯＭＥａおよび絶縁膜ＩＬの上面の凹凸は、配線ＩＣａの上面にも引き継がれる。その結果、配線ＩＣａの上面における凹凸は大きくなっており、配線ＩＣａの上面における最大の高低差は差ΔＨ１となっている。一方、パッシベーション膜ＰＬ１の上面は平坦化されており、パッシベーション膜ＰＬ１の上面における最大の高低差ΔＨ２は、差ΔＨ１よりも小さくなっている。つまり、パッシベーション膜ＰＬ１の上面は配線ＩＣａの上面に比べて平坦化されている。
【００５０】
なお、本実施の形態における化合物半導体装置の上記以外の構成は、図１に示す実施の形態１における化合物半導体装置の構成と同様であるため、同一の部材には同一の符号を付し、その説明は繰り返さない。
【００５１】
続いて、本実施の形態における化合物半導体装置の製造方法について説明する。
始めに図３〜図８に示す実施の形態１の製造方法と同様の方法を用いて、図８に示す構造を作成し、レジストＲ３を除去する。
【００５２】
次に図１９を参照して、蒸着法を用いて、配線ＩＣａ〜ＩＣｄとなる膜ＩＣ３を絶縁膜ＩＬ、オーミック電極ＯＭＥａ〜ＯＭＥｄ、およびレジストＲ７上に堆積する。その後、リフトオフによりレジストＲ７上の余分な膜ＩＣ３をレジストＲ７とともに除去する。
【００５３】
図２０を参照して、レジストＲ７を除去した結果、コンタクトホールＣＨａ〜ＣＨｄの内部を埋めるように、絶縁膜ＩＬおよびオーミック電極ＯＭＥａ〜ＯＭＥｄの上に配線ＩＣａ〜ＩＣｄの各々が形成される。続いて、たとえばプラズマＣＶＤ法などを用いて、パッシベーション膜ＰＬ１を形成する。パッシベーション膜ＰＬ１は、通常のパッシベーション膜の厚さよりも２〜３割厚く堆積されることが好ましい。下地層であるオーミック電極ＯＭＥａおよび絶縁膜ＩＬの上面の凹凸は、配線ＩＣａ〜ＩＣｄの上面、およびパッシベーション膜ＰＬ１の上面にも引き継がれる。
【００５４】
次に図２１を参照して、たとえばＣＭＰ（Chemical Mechanical Polish）法を用いて、パッシベーション膜ＰＬ１の上面を平坦化する。このとき、除去するパッシベーション膜ＰＬの厚さは任意であるが、配線ＩＣａ〜ＩＣｄの一部が露出するまでパッシベーション膜ＰＬを除去することが好ましい。その結果、パッシベーション膜ＰＬ１の上面は配線ＩＣａ〜ＩＣｄの各々の上面よりも平坦化される。
【００５５】
図１６を参照して、その後、たとえばプラズマＣＶＤ法を用いて、露出した配線ＩＣａ〜ＩＣｄおよびパッシベーション膜ＰＬ１上にパッシベーション膜ＰＬ２を形成する。以上の工程により、本実施の形態における化合物半導体装置が完成する。
【００５６】
本実施の形態における化合物半導体装置およびその製造方法によれば、耐湿性を向上することができる。これについて以下に説明する。
【００５７】
図１７を参照して、パッシベーション膜ＰＬ１の上面は平坦化されているので、Ａ１部の段差部に起因する低密度部分が、Ｂ３部のパッシベーション膜ＰＬ２には生じにくくなる。同様に、Ｃ１０１部およびＥ１０１部の各々の段差部に起因する低密度部分が、Ｄ３部およびＦ３部におけるパッシベーション膜ＰＬ２には生じにくくなる。その結果、パッシベーション膜ＰＬ２を通じて下層へ水分が浸入しにくくなり、耐湿性が向上する。配線ＩＣ２ｂ〜ＩＣ２ｄの部分においても同様の効果が得られる。
【００５８】
（実施の形態４）
本実施の形態においては、図１６に示す実施の形態３における化合物半導体装置の製造方法の変形例について説明する。
【００５９】
始めに実施の形態３の製造方法と同様の方法を用いて、図２０に示す構造を作製する。
次に図２２を参照して、パッシベーション膜ＰＬ１上にレジストＲ８を形成する。レジストＲ８はパッシベーション膜ＰＬ１を完全に覆うような厚さで、かつ上面が平坦になるように形成されることが好ましい。
【００６０】
次に図２３を参照して、レジストＲ８およびパッシベーション膜ＰＬ１をエッチングする。このエッチングは、レジストＲ８のエッチングレートとパッシベーション膜ＰＬ１のエッチングレートとが実質的に等しくなるようなエッチング方法、特に異方性ドライエッチング法を用いて行なわれる。エッチングにより除去するレジストＲ８およびパッシベーション膜ＰＬ１の厚さは任意であるが、配線ＩＣａ〜ＩＣｄの一部が露出するまでレジストＲ８およびパッシベーション膜ＰＬ１を除去することが好ましい。その結果、パッシベーション膜ＰＬ１の上面は配線ＩＣａ〜ＩＣｄの各々の上面よりも平坦化される。その後、残ったレジストＲ８を除去する。その結果、図２１に示す構造が得られる。
【００６１】
その後、実施の形態３の製造方法と同様の方法を用いて、図１６に示す化合物半導体装置が完成する。
【００６２】
本実施の形態における化合物半導体装置の製造方法によれば、エッチング法を用いてパッシベーション膜ＰＬ１の平坦化を行うことができる。
【００６３】
なお、本発明は、実施の形態３および４に記載された構造および製造方法に限定されるものではなく、段差部を含む金を含む導電膜上にパッシベーション膜が形成される構成であれば適用可能である。
【００６４】
また、実施の形態３および４と実施の形態１および２とを適宜組み合わせて、実施の形態１および２のように配線を二層で形成した構成に対して、実施の形態３および４のように二層のパッシベーション膜を形成してもよい。
【００６５】
以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。
【産業上の利用可能性】
【００６６】
本発明は特にＨＥＭＴを含む化合物半導体装置に適している。また、ＨＢＴ（ヘテロ接合バイポーラトランジスタ）を含む化合物半導体装置や、ＭＭＩＣ（Microwave Monolithic Integral Circuit）を含む化合物半導体装置にも適用可能である。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施の形態１における化合物半導体装置の構成を示す断面図である。
【図２】図１のＩＩ部の拡大図である。
【図３】本発明の実施の形態１における化合物半導体装置の製造方法の第１工程を示す断面図である。
【図４】本発明の実施の形態１における化合物半導体装置の製造方法の第２工程を示す断面図である。
【図５】本発明の実施の形態１における化合物半導体装置の製造方法の第３工程を示す断面図である。
【図６】本発明の実施の形態１における化合物半導体装置の製造方法の第４工程を示す断面図である。
【図７】本発明の実施の形態１における化合物半導体装置の製造方法の第５工程を示す断面図である。
【図８】本発明の実施の形態１における化合物半導体装置の製造方法の第６工程を示す断面図である。
【図９】本発明の実施の形態１における化合物半導体装置の製造方法の第７工程を示す断面図である。
【図１０】本発明の実施の形態１における化合物半導体装置の製造方法の第８工程を示す断面図である。
【図１１】配線を一層で形成した場合の図２に対応する断面図である。
【図１２】本発明の実施の形態２における化合物半導体装置の構成を示す断面図である。
【図１３】図１２のＸＩＩＩ部の拡大図である。
【図１４】本発明の実施の形態２における化合物半導体装置の製造方法の第１工程を示す断面図である。
【図１５】本発明の実施の形態２における化合物半導体装置の製造方法の第２工程を示す断面図である。
【図１６】本発明の実施の形態３における化合物半導体装置の構成を示す断面図である。
【図１７】図１６のＸＶＩＩ部の拡大図である。
【図１８】図１７における配線ＩＣａ〜ＩＣｄの上面と、パッシベーション膜ＰＬ１の上面との関係を示す図である。
【図１９】本発明の実施の形態３における化合物半導体装置の製造方法の第１工程を示す断面図である。
【図２０】本発明の実施の形態３における化合物半導体装置の製造方法の第２工程を示す断面図である。
【図２１】本発明の実施の形態３における化合物半導体装置の製造方法の第３工程を示す断面図である。
【図２２】本発明の実施の形態４における化合物半導体装置の製造方法の第１工程を示す断面図である。
【図２３】本発明の実施の形態４における化合物半導体装置の製造方法の第２工程を示す断面図である。
【符号の説明】
【００６８】
１ 高抵抗素子領域、２ ＨＥＭＴ領域、ＣＨａ〜ＣＨｄ コンタクトホール、ＣＮ チャネル、ＣＳＳ 化合物半導体基板、ＧＥ ゲート電極、ＩＡＲ 不活性領域、ＩＣ１，ＩＣ２，ＩＣ３ 配線となる膜、ＩＣａ〜ＩＣｄ，ＩＣ１ａ〜ＩＣ１ｄ，ＩＣ２ａ〜ＩＣ２ｄ，ＩＣ１０１ 配線、ＩＬ 絶縁膜、ＩＮＩ 不純物イオン、ＯＭＥａ〜ＯＭＥｄ オーミック電極、ＰＬ，ＰＬ１，ＰＬ２，ＰＬ１０１ パッシベーション膜、Ｒ１〜Ｒ８ レジスト、ＲＥＣ１，ＲＥＣ２ 窪み、ＳＬ ショットキー層、ＴＳＮ タングステン窒化シリコン膜。
【技術分野】
【０００１】
本発明は化合物半導体装置およびその製造方法に関し、より特定的には、耐湿性を向上することのできる化合物半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
化合物半導体は２つの元素を組み合わせた半導体であり、元素の組合せを変えることによって、所望の特性（バンドギャップや電子移動度など）の半導体を得ることができる。化合物半導体は、たとえばＨＥＭＴ（High Electron Mobility Transistor）などに用いられている。
【０００３】
化合物半導体を用いた化合物半導体装置の配線としては、電気伝導性、耐酸化性、および耐薬品性の観点から、Ａｕ（金）が好適である。Ａｕ配線を形成する際には、通常、Ａｕ配線を形成する部分以外をレジストで覆った状態で、Ａｕ膜を蒸着法にて形成し、その後レジスト上の余分なＡｕ膜をリフトオフすることによって形成される。この方法によれば、スパッタ法と比較してレジストへのダメージが少なく、かつＡｕ膜をエッチングする方法に比べて配線のパターニング精度が良好である。
【０００４】
なお、従来のＨＥＭＴの構造は、たとえば特開２００５−１５９１５７号公報（特許文献１）に開示されている。
【特許文献１】特開２００５−１５９１５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
蒸着法にて形成されたＡｕ膜は段差部の側壁に付着しにくい。このため、段差部を有する下地層上にＡｕ配線を形成する場合、段差部の真上においてＡｕ配線に低密度部分が生じやすい。特に化合物半導体装置においては、シリコンを用いた半導体装置と比較して表面の段差が大きいため、化合物半導体装置におけるＡｕ配線には低密度部分が特に生じやすい。加えて、下地層の凹凸はＡｕ配線の上面にも引き継がれるため、Ａｕ配線上を覆うパッシベーション膜などの上層にも低密度部分が生じやすい。Ａｕ配線の上層に低密度部分が生じると、低密度部分を通じてＡｕ配線の下層へ水分が浸入し、耐湿性が劣化する。特にＡｕは他の導電材料と比較して電気化学反応が起こりにくいので、上層の低密度部分から侵入した水分はＡｕ配線と反応しなくとも、Ａｕ配線の低密度部分を通じてさらに下層に侵入するおそれがある。なお、上述の問題は、Ａｕ配線に限定されるものではなく、Ａｕを含む膜を形成する場合に共通する問題である。
【０００６】
したがって、本発明の目的は、耐湿性を向上することのできる化合物半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一実施例における化合物半導体装置は、第１下地層と、第２下地層と、金を含む第１導電層と、金を含む第２導電層とを備えている。第２下地層は第１下地層の一部上に形成されている。第１導電層は、第１下地層上で第２下地層が形成されていない部分であって、第２下地層の側面に接触する位置に形成されている。第２導電層は、第２下地層上および第１導電層上に形成されている。
【発明の効果】
【０００８】
本発明の一実施例における化合物半導体装置によれば、耐湿性を向上することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について、図面に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における化合物半導体装置の構成を示す断面図である。図１を参照して、本発明の化合物半導体装置は、タングステン窒化シリコン膜ＴＳＮが形成された高抵抗素子領域１と、ＨＥＭＴが形成されたＨＥＭＴ領域２とを主に有している。
【００１０】
図１中左側の高抵抗素子領域１を参照して、たとえばＧａＡｓなどよりなる化合物半導体基板ＣＳＳ上には、不活性領域ＩＡＲが形成されている。不活性領域ＩＡＲの一部上にはタングステン窒化シリコン膜ＴＳＮが形成されている。タングステン窒化シリコン膜ＴＳＮは、後述する配線よりも高い電気抵抗を有しており、高抵抗素子として機能する。タングステン窒化シリコン膜ＴＳＮの両端部上には、オーミック電極ＯＭＥａおよびＯＭＥｂが形成されており、タングステン窒化シリコン膜ＴＳＮとオーミック接触している。
【００１１】
図１中右側のＨＥＭＴ領域２を参照して、化合物半導体基板ＣＳＳ上には、チャネルＣＮおよびショットキー層ＳＬがこの順序で積層されて形成されている。チャネルＣＮおよびショットキー層ＳＬは不活性領域ＩＡＲで囲われている。チャネルＣＮはＨＥＭＴの電子走行層として機能し、たとえばノンドープのＧａＡｓよりなっている。ショットキー層ＳＬは、ＨＥＭＴの電子供給層として機能し、たとえばｎ型ＡｌＧａＡｓよりなっている。ショットキー層は積層膜よりなっていてもよい。ショットキー層ＳＬの中央部には窪みＲＥＣ１が形成されており、窪みＲＥＣ１の底部にはゲート電極ＧＥが形成されている。ゲート電極ＧＥはショットキー層ＳＬとの間でショットキー接合を形成している。窪みＲＥＣ１の両側にはオーミック電極ＯＭＥｃおよびＯＭＥｄが形成されている。オーミック電極ＯＭＥｃおよびＯＭＥｄの各々はショットキー層ＳＬとオーミック接触している。オーミック電極ＯＭＥｃおよびＯＭＥｄの各々は、ＨＥＭＴのソースおよび／またはドレインとして機能する。
【００１２】
図１全体を参照して、タングステン窒化シリコン膜ＴＳＮ、オーミック電極ＯＭＥａ〜ＯＭＥｄ、およびゲート電極ＧＥを覆うように、絶縁膜ＩＬが不活性領域ＩＡＲおよびショットキー層ＳＬ上に形成されている。絶縁膜ＩＬには、各オーミック電極ＯＭＥａ〜ＯＭＥｄに達するコンタクトホールＣＨａ〜ＣＨｄがそれぞれ形成されている。言い換えれば、各オーミック電極ＯＭＥａ〜ＯＭＥｄ（第１下地層）の一部上に、絶縁膜ＩＬ（第２下地層）が形成されている。各コンタクトホールＣＨａ〜ＣＨｄの内部には、それぞれ配線ＩＣ１ａ〜ＩＣ１ｄが形成されている。言い換えれば、各オーミック電極ＯＭＥａ〜ＯＭＥｄ（第１下地層）の上で絶縁膜ＩＬが形成されていない部分には、それぞれ配線ＩＣ１ａ〜ＩＣ１ｄ（第１導電層）が形成されている。配線ＩＣ１ａ〜ＩＣ１ｄはそれぞれコンタクトホールＣＨａ〜ＣＨｄの側面に接触している。各コンタクトホールＣＨａ〜ＣＨｄの内部は、配線ＩＣ１ａ〜ＩＣ１ｄによって完全に埋められていてもよいし、一部のみを埋められていてもよい。
【００１３】
絶縁膜ＩＬおよび配線ＩＣ１ａ〜ＩＣ１ｄの上には、それぞれ配線ＩＣ２ａ〜ＩＣ２ｄ（第２導電層）が形成されている。配線ＩＣ１ａ〜ＩＣ１ｄの各々と配線ＩＣ２ａ〜ＩＣ２ｄの各々とは、互いに電気的に接続されている。特に図１中左側の配線ＩＣ２ａは、絶縁膜ＩＬ上において図中左方に延在している（図２）。配線ＩＣ１ａ〜ＩＣ１ｄおよび配線ＩＣ２ａ〜ＩＣ２ｄは、金を含んでおり、好ましくは金よりなっている。配線ＩＣ１ａ〜ＩＣ１ｄと配線ＩＣ２ａ〜ＩＣ２ｄとは、同じ材料よりなっていてもよいし、互いに異なる材料よりなっていてもよい。同じ材料よりなっている場合であっても、配線ＩＣ１ａ〜ＩＣ１ｄと配線ＩＣ２ａ〜ＩＣ２ｄとは別工程で形成されるため、これらの境界線によって互いに区別することができる。
【００１４】
絶縁膜ＩＬおよび配線ＩＣ２ａ〜ＩＣ２ｄの上には、パッシベーション膜ＰＬが形成されている。パッシベーション膜ＰＬはたとえば窒化シリコンよりなっており、パッシベーション膜ＰＬの下に存在する層を水分の浸入や外的な損傷から保護する機能を有している。
【００１５】
図２は図１のＩＩ部の拡大図である。図２を参照して、Ａ１部には、オーミック電極ＯＭＥａと絶縁膜ＩＬとによって段差部（第１段差部）が形成されている。この段差部は、コンタクトホールＣＨａの深さに対応する高さｈ１を有している。一方、Ａ１部の真上のＢ１部の配線ＩＣ２ａの上面には、高さｈ３の段差部が存在している。Ｂ１部の段差部の高さｈ３は、高さ（厚さ）ｈ２を有する配線ＩＣ１ａの存在により、Ａ１部に存在する段差部の高さｈ１よりも小さくなっている。つまり、高さｈ１、ｈ２、およびｈ３の間には、実質的にｈ３＝ｈ１−ｈ２の関係が成り立っている。
【００１６】
なお、図１に示す各部材の代表的な寸法を示すと、タングステン窒化シリコン膜ＴＳＮの厚さは５０〜３００ｎｍであり、オーミック電極ＯＭＥａ〜ＯＭＥｄの厚さは１００〜５００ｎｍであり、絶縁膜ＩＬの厚さは２００〜１０００ｎｍである。また、コンタクトホールＣＨａ〜ＣＨｄの直径は１〜１０μｍであり、配線ＩＣ２ａ〜ＩＣ２ｄの膜厚は０．５〜５μｍであり、パッシベーション膜ＰＬの膜厚は０．１〜１μｍである。
【００１７】
続いて、本実施の形態における化合物半導体装置の製造方法について、図３〜図１０を用いて説明する。
【００１８】
始めに図３を参照して、エピタキシャル法などを用いて、化合物半導体基板ＣＳＳ上に、チャネルＣＮとなる層を形成し、さらに、チャネルＣＮとなる層の上にショットキー層ＳＬとなる層を形成する。
【００１９】
次に図４を参照して、不活性領域ＩＡＲを形成する領域以外を覆うレジストＲ１をショットキー層ＳＬとなる層上に形成する。そして、レジストＲ１をマスクとして、ショットキー層ＳＬとなる層に不純物イオンＩＮＩを注入する。不純物イオンＩＮＩは化合物半導体基板ＣＳＳにまで達する。不純物イオンＩＮＩとしては、水素やヘリウムなどの不活性な物質が選ばれる。その後、レジストＲ１を除去する。その後の熱処理を経て、化合物半導体基板ＣＳＳ表面に不活性領域ＩＡＲが形成される。
【００２０】
次に図５を参照して、タングステン窒化シリコン膜ＴＳＮとなる層を不活性領域ＩＡＲおよびショットキー層ＳＬの上に形成する。そして、タングステン窒化シリコン膜ＴＳＮを形成する領域上にレジストＲ２を形成し、レジストＲ２をマスクとして、タングステン窒化シリコン膜ＴＳＮとなる層をエッチングする。その結果、不活性領域ＩＡＲの一部の上にＴＳＮが形成される。その後、レジストＲ２を除去する。
【００２１】
次に図６を参照して、タングステン窒化シリコン膜ＴＳＮ上の所望の位置にオーミック電極ＯＭＥａおよびＯＭＥｂを形成し、ショットキー層ＳＬ上の所望の位置にオーミック電極ＯＭＥｃおよびＯＭＥｄを形成する。オーミック電極ＯＭＥａ〜ＯＭＥｄは、通常の写真製版技術およびエッチング技術を用いて形成される。
【００２２】
次に図７を参照して、オーミック電極ＯＭＥｃとオーミック電極ＯＭＥｄとの間に窪みＲＥＣ１を形成し、窪みＲＥＣの底部にゲート電極ＧＥをたとえば蒸着法にて形成する。続いて、タングステン窒化シリコン膜ＴＳＮ、オーミック電極ＯＭＥａ〜ＯＭＥｄ、およびゲート電極ＧＥを覆うように、不活性領域ＩＡＲおよびショットキー層ＳＬ上に絶縁膜ＩＬを形成する。
【００２３】
次に図８を参照して、コンタクトホールＣＨａ〜ＣＨｄを形成する領域以外を覆うレジストＲ３を絶縁膜ＩＬ上に形成する。そして、レジストＲ３をマスクとして絶縁膜ＩＬをエッチングし、オーミック電極ＯＭＥａ〜ＯＭＥｄの各々に達するコンタクトホールＣＨａ〜ＣＨｄの各々を形成する。その結果、オーミック電極ＯＭＥａ〜ＯＭＥｄ各々の一部上に絶縁膜ＩＬが形成される。
【００２４】
次に図９を参照して、蒸着法を用いて、配線ＩＣ１ａ〜ＩＣ１ｄとなる膜ＩＣ１をオーミック電極ＯＭＥａ〜ＯＭＥｄおよびレジストＲ３上に堆積する。そして、リフトオフにより、レジストＲ３上の余分な膜ＩＣ１をレジストＲ３とともに除去する。
【００２５】
図１０を参照して、レジストＲ３を除去した結果、配線ＩＣ１ａ〜ＩＣ１ｄの各々が、コンタクトホールＣＨａ〜ＣＨｄの内部に露出したオーミック電極ＯＭＥａ〜ＯＭＥｄの各々の上に形成される。配線ＩＣ１ａ〜ＩＣ１ｄは、それぞれオーミック電極ＯＭＥａ〜ＯＭＥｄにおける絶縁膜ＩＬが形成されていない部分の上であって、各コンタクトホールＣＨａ〜ＣＨｄの側面に接触する位置に形成される。なお、コンタクトホールＣＨａ〜ＣＨｄの内部を完全に埋めるような厚さで膜ＩＣ１を形成してもよい。
【００２６】
ここで、上述のように絶縁膜ＩＬのエッチングに用いるレジストＲ３と同じレジストを用いて、膜ＩＣ１のリフトオフを行うことで、重ね合せマージンが不要となり、製造工程の簡略化を図ることができる。
【００２７】
次に、配線ＩＣ２ａ〜ＩＣ２ｄを形成する領域以外を覆うレジストＲ４を、絶縁膜ＩＬ上に形成する。そして、配線ＩＣ２ａ〜ＩＣ２ｄとなる膜ＩＣ２を、配線ＩＣ１ａ〜ＩＣ１ｄ、絶縁膜ＩＬ、およびレジストＲ４の上に蒸着する。その後、リフトオフにより、レジストＲ４上の余分な膜ＩＣ２をレジストＲ４とともに除去する。
【００２８】
図１を参照して、レジストＲ４を除去した結果、配線ＩＣ２ａ〜ＩＣ２ｄが配線ＩＣ１ａ〜ＩＣ１ｄおよび絶縁膜ＩＬ上に形成される。続いて、たとえばプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて、配線ＩＣ２ａ〜ＩＣ２ｄおよび絶縁膜ＩＬ上にパッシベーション膜ＰＬを形成する。以上の工程により、本実施の形態における化合物半導体装置が完成する。
【００２９】
本実施の形態における化合物半導体装置およびその製造方法によれば、耐湿性を向上することができる。これについて以下に説明する。
【００３０】
図１１は、配線を一層で形成した場合の図２に対応する断面図である。図１１を参照して、蒸着法を用いて一層で配線が形成される場合には、下地層であるオーミック電極ＯＭＥａおよび絶縁膜ＩＬの上面の凹凸は、配線ＩＣ１０１の上面にも引き継がれる。このため、配線ＩＣ１０１には、高さｈ１０３を有する段差部がＡ１部の真上に存在するＢ１０１部に生じる。高さｈ１０３はＡ１部に存在する段差部の高さｈ１と実質的に等しくなっている。
【００３１】
ここで、配線ＩＣ１０１を形成する際には、高さｈ１という大きな段差を有する段差部（Ａ１部）を、Ａｕを含む膜で覆う必要がある。しかし、蒸着法で形成されたＡｕを含む膜は段差部の側壁に付着しにくいので、Ａ１部の段差部の側壁にはＡｕを含む膜は付着しにくい。その結果、配線ＩＣ１０１には、Ａ１部の真上のＢ１０１部において低密度部分が生じやすい。加えて、配線ＩＣ１０１の上面にも高さｈ１０３という大きな段差を有する段差部（Ｂ１０１部）が生じるため、配線ＩＣ１０１上にＣＶＤで形成されるパッシベーション膜ＰＬ１０１の堆積特性によりＧ１０１部において低密度部分が生じやすい。配線ＩＣ１０１のＢ１０１部およびパッシベーション膜ＰＬ１０１のＧ１０１部に低密度部分が生じると、低密度部分を通じて配線ＩＣ１０１の下層へ水分が浸入し、耐湿性が劣化する。
【００３２】
図２を参照して、一方、本実施の形態のように複数の層で配線が形成される場合には、配線ＩＣ２ａを形成する際に、配線ＩＣ１ａがコンタクトホールＣＨａ内に既に形成されているため、Ａ１部の段差部が高さ（ｈ１−ｈ２）に緩和されている。このため、図１１の場合に比べてＡ１部の段差部が被覆されやすくなっている。その結果、配線ＩＣ２ａには、Ａ１部の真上のＢ１部に低密度部分が生じにくくなる。加えて、Ｂ１部の配線ＩＣ２ａの段差部も高さｈ３（＜ｈ１０３）となるため、配線ＩＣ２ａ上に形成されるパッシベーション膜ＰＬにもＧ１部において低密度部分が生じにくくなる。その結果、配線ＩＣ１ａ、配線ＩＣ２ａ、およびパッシベーション膜ＰＬを通じて下層へ水分が浸入しにくくなり、耐湿性が向上する。配線ＩＣ２ｂ〜ＩＣ２ｄの部分においても同様の効果が得られる。
【００３３】
また、絶縁膜ＩＬがオーミック電極ＯＭＥａ〜ＯＭＥｄの各々に達するコンタクトホールＣＨａ〜ＣＨｄを有しており、配線ＩＣ１ａ〜ＩＣ１ｄの各々がコンタクトホールＣＨａ〜ＣＨｄの内部に形成されているので、コンタクトホールＣＨａ〜ＣＨｄによって生じるＡ１部の段差部の真上のＢ１部の配線ＩＣ２ａに低密度部分が生じにくくなり、耐湿性が向上する。
【００３４】
さらに、配線ＩＣ２ａ〜ＩＣ２ｄ上にパッシベーション膜ＰＬが形成されるので、パッシベーション膜ＰＬにより耐湿性を向上することができる。また、オーミック電極ＯＭＥａ〜ＯＭＥｄの各々と絶縁膜ＩＬとの段差による凹凸が配線ＩＣ２ａ〜ＩＣ２ｄでは緩和されているので、パッシベーション膜ＰＬには低密度部分が生じにくくなる。
【００３５】
（実施の形態２）
図１２は、本発明の実施の形態２における化合物半導体装置の構成を示す断面図である。図１２を参照して、本実施の形態における化合物半導体装置は、基板に窪みが形成されている点において、図１に示す実施の形態１における化合物半導体装置と異なっている。具体的には、図１２中左側の高抵抗素子領域１における化合物半導体基板ＣＳＳの表面に、窪みＲＥＣ２が形成されている。タングステン窒化シリコン膜ＴＳＮは窪みＲＥＣ２の底部に形成されており、それによってオーミック電極ＯＭＥａおよびＯＭＥｂの各々は窪みＲＥＣ２内に形成されている。窪みＲＥＣ２の深さは、タングステン窒化シリコン膜ＴＳＮの厚さ程度になっている。絶縁膜ＩＬは、窪みＲＥＣ２を埋めるように不活性領域ＩＡＲ上に形成されている。
【００３６】
図１３は図１２のＸＩＩＩ部の拡大図である。図１３を参照して、オーミック電極ＯＭＥａの図中左端面を覆う絶縁膜ＩＬは窪みＲＥＣ２の分だけその表面が下がっている。その結果、図１１におけるＣ１０１部およびＥ１０１部の絶縁膜ＩＬの段差部の形状が、図１３においてはＥ２部およびＣ２部の形状となっており、段差部の高さが緩和されている。また、配線ＩＣ２ａ〜ＩＣ２ｄおよびパッシベーション膜ＰＬにおけるＤ２部およびＦ２部の上面が、図１１に示す配線ＩＣ１ａ〜ＩＣ１ｄおよびパッシベーション膜ＰＬにおけるＤ１０１部およびＦ１０１部の上面に比べて平坦化されている。
【００３７】
オーミック電極ＯＭＥａの図中左端面を覆う絶縁膜ＩＬが窪みＲＥＣ２の分だけその表面が下がっているために、絶縁膜ＩＬの厚さや、窪みＲＥＣ２の側面とオーミック電極ＯＭＥａの図中左端面との距離が調節される。
【００３８】
なお、本実施の形態における化合物半導体装置の上記以外の構成は、図１に示す実施の形態１における化合物半導体装置の構成と同様であるため、同一の部材には同一の符号を付し、その説明は繰り返さない。
【００３９】
続いて、本実施の形態における化合物半導体装置の製造方法について説明する。
始めに、図３に示す実施の形態１の製造方法と同様の方法を用いて、チャネルＣＮとなる層およびショットキー層ＳＬとなる層を化合物半導体基板ＣＳＳ上に形成する。
【００４０】
次に図１４を参照して、窪みＲＥＣ２を形成する領域以外を覆うレジストＲ５を、ショットキー層ＳＬとなる層上に形成する。そして、レジストＲ５をマスクとして、チャネルＣＮとなる層およびショットキー層ＳＬをエッチングする。その結果、化合物半導体基板ＣＳＳの表面に窪みＲＥＣ２が形成される。その後レジストＲ５を除去する。
【００４１】
なお、露光の際のレチクルの位置合わせのためのマークを化合物半導体基板に形成する場合には、このマークの形成工程と同一の工程において窪みＲＥＣ２を形成してもよい。これにより、製造工程の増加を防ぐことができる。
【００４２】
次に図１５を参照して、不活性領域ＩＡＲを形成する領域以外を覆うレジストＲ６をショットキー層ＳＬとなる層上に形成する。そして、レジストＲ６をマスクとしてショットキー層ＳＬとなる層および化合物半導体基板ＣＳＳの表面に不純物イオンＩＮＩを注入する。不純物イオンＩＮＩとしては、水素やヘリウムなどの不活性な物質が選ばれる。その結果、化合物半導体基板ＣＳＳ表面に不活性領域ＩＡＲが形成される。このとき、不活性領域ＩＡＲの不純物濃度分布は、窪みＲＥＣ２の形状に沿った分布となる。その後、レジストＲ６を除去する。
【００４３】
その後、図５〜図１０に示す実施の形態１に製造方法と同様の方法を経て、本実施の形態における化合物半導体装置が完成する。
【００４４】
本実施の形態における化合物半導体装置およびその製造方法によれば、耐湿性を一層向上することができる。これについて以下に説明する。
【００４５】
図１１を参照して、窪みが形成されていない場合には、オーミック電極ＯＭＥａとタングステン窒化シリコン膜ＴＳＮとによって構成される段差部の形状を絶縁膜ＩＬは引き継いで、絶縁膜ＩＬのＣ１０１部に段差部が生じる。また、タングステン窒化シリコン膜ＴＳＮと不活性領域ＩＡＲとによって構成される段差部の形状を絶縁膜ＩＬは引き継いで、絶縁膜ＩＬのＥ１０１部に段差部が生じる。蒸着法で形成されたＡｕを含む膜は段差部の側壁に付着しにくいので、Ｃ１０１部の段差部の側壁およびＥ１０１部の段差部の側壁にはＡｕを含む膜は付着しにくい。その結果、配線ＩＣ１０１およびパッシベーション膜ＰＬには、Ｃ１０１部の上のＤ１０１部およびＥ１０１部の上のＦ１０１部において低密度部分が生じやすい。
【００４６】
図１３を参照して、一方、本実施の形態においては、オーミック電極ＯＭＥａの図中左端面を覆う絶縁膜ＩＬは窪みＲＥＣ２の分だけその表面が下がっている。このため、図１１におけるＣ１０１部およびＥ１０１部の絶縁膜ＩＬの段差部の形状が、図１３においてはＥ２部およびＣ２部の形状となっており、段差部の高さが緩和されている。その結果、Ｃ２部の上のＤ２部およびＥ２部の上のＦ２部において、配線ＩＣ２ａおよびパッシベーション膜ＰＬには低密度部分が生じにくくなり、耐湿性が一層向上する。配線ＩＣ２ｂの部分においても同様の効果が得られる。
【００４７】
なお、本発明は、実施の形態１および２に記載された構造および製造方法に限定されるものではなく、第１下地層と、第１下地層の一部上に形成された第２下地層とにより構成される段差部であれば適用可能である。
【００４８】
（実施の形態３）
図１６は、本発明の実施の形態３における化合物半導体装置の構成を示す断面図である。図１６を参照して、本実施の形態における化合物半導体装置は、配線およびパッシベーション膜の構成において、実施の形態１における化合物半導体装置と異なっている。具体的には、配線が一層のみの配線ＩＣａ〜ＩＣｄ（導電層）で形成されている。配線ＩＣａ〜ＩＣｄは金を含んでおり、好ましくは金よりなっている。また、パッシベーション膜が二層のパッシベーション膜ＰＬ１およびＰＬ２で形成されている。パッシベーション膜ＰＬ１上にパッシベーション膜ＰＬ２が形成されている。配線ＩＣａ〜ＩＣｄの各々の一部はパッシベーション膜ＰＬ２と接触している。
【００４９】
図１７は図１６のＸＶＩＩ部の拡大図である。図１８は、図１７における配線ＩＣａ〜ＩＣｄの上面と、パッシベーション膜ＰＬ１の上面との関係を示す図である。図１７および図１８を参照して、本実施の形態においては、配線ＩＣａが一層で形成されているので、下地層であるオーミック電極ＯＭＥａおよび絶縁膜ＩＬの上面の凹凸は、配線ＩＣａの上面にも引き継がれる。その結果、配線ＩＣａの上面における凹凸は大きくなっており、配線ＩＣａの上面における最大の高低差は差ΔＨ１となっている。一方、パッシベーション膜ＰＬ１の上面は平坦化されており、パッシベーション膜ＰＬ１の上面における最大の高低差ΔＨ２は、差ΔＨ１よりも小さくなっている。つまり、パッシベーション膜ＰＬ１の上面は配線ＩＣａの上面に比べて平坦化されている。
【００５０】
なお、本実施の形態における化合物半導体装置の上記以外の構成は、図１に示す実施の形態１における化合物半導体装置の構成と同様であるため、同一の部材には同一の符号を付し、その説明は繰り返さない。
【００５１】
続いて、本実施の形態における化合物半導体装置の製造方法について説明する。
始めに図３〜図８に示す実施の形態１の製造方法と同様の方法を用いて、図８に示す構造を作成し、レジストＲ３を除去する。
【００５２】
次に図１９を参照して、蒸着法を用いて、配線ＩＣａ〜ＩＣｄとなる膜ＩＣ３を絶縁膜ＩＬ、オーミック電極ＯＭＥａ〜ＯＭＥｄ、およびレジストＲ７上に堆積する。その後、リフトオフによりレジストＲ７上の余分な膜ＩＣ３をレジストＲ７とともに除去する。
【００５３】
図２０を参照して、レジストＲ７を除去した結果、コンタクトホールＣＨａ〜ＣＨｄの内部を埋めるように、絶縁膜ＩＬおよびオーミック電極ＯＭＥａ〜ＯＭＥｄの上に配線ＩＣａ〜ＩＣｄの各々が形成される。続いて、たとえばプラズマＣＶＤ法などを用いて、パッシベーション膜ＰＬ１を形成する。パッシベーション膜ＰＬ１は、通常のパッシベーション膜の厚さよりも２〜３割厚く堆積されることが好ましい。下地層であるオーミック電極ＯＭＥａおよび絶縁膜ＩＬの上面の凹凸は、配線ＩＣａ〜ＩＣｄの上面、およびパッシベーション膜ＰＬ１の上面にも引き継がれる。
【００５４】
次に図２１を参照して、たとえばＣＭＰ（Chemical Mechanical Polish）法を用いて、パッシベーション膜ＰＬ１の上面を平坦化する。このとき、除去するパッシベーション膜ＰＬの厚さは任意であるが、配線ＩＣａ〜ＩＣｄの一部が露出するまでパッシベーション膜ＰＬを除去することが好ましい。その結果、パッシベーション膜ＰＬ１の上面は配線ＩＣａ〜ＩＣｄの各々の上面よりも平坦化される。
【００５５】
図１６を参照して、その後、たとえばプラズマＣＶＤ法を用いて、露出した配線ＩＣａ〜ＩＣｄおよびパッシベーション膜ＰＬ１上にパッシベーション膜ＰＬ２を形成する。以上の工程により、本実施の形態における化合物半導体装置が完成する。
【００５６】
本実施の形態における化合物半導体装置およびその製造方法によれば、耐湿性を向上することができる。これについて以下に説明する。
【００５７】
図１７を参照して、パッシベーション膜ＰＬ１の上面は平坦化されているので、Ａ１部の段差部に起因する低密度部分が、Ｂ３部のパッシベーション膜ＰＬ２には生じにくくなる。同様に、Ｃ１０１部およびＥ１０１部の各々の段差部に起因する低密度部分が、Ｄ３部およびＦ３部におけるパッシベーション膜ＰＬ２には生じにくくなる。その結果、パッシベーション膜ＰＬ２を通じて下層へ水分が浸入しにくくなり、耐湿性が向上する。配線ＩＣ２ｂ〜ＩＣ２ｄの部分においても同様の効果が得られる。
【００５８】
（実施の形態４）
本実施の形態においては、図１６に示す実施の形態３における化合物半導体装置の製造方法の変形例について説明する。
【００５９】
始めに実施の形態３の製造方法と同様の方法を用いて、図２０に示す構造を作製する。
次に図２２を参照して、パッシベーション膜ＰＬ１上にレジストＲ８を形成する。レジストＲ８はパッシベーション膜ＰＬ１を完全に覆うような厚さで、かつ上面が平坦になるように形成されることが好ましい。
【００６０】
次に図２３を参照して、レジストＲ８およびパッシベーション膜ＰＬ１をエッチングする。このエッチングは、レジストＲ８のエッチングレートとパッシベーション膜ＰＬ１のエッチングレートとが実質的に等しくなるようなエッチング方法、特に異方性ドライエッチング法を用いて行なわれる。エッチングにより除去するレジストＲ８およびパッシベーション膜ＰＬ１の厚さは任意であるが、配線ＩＣａ〜ＩＣｄの一部が露出するまでレジストＲ８およびパッシベーション膜ＰＬ１を除去することが好ましい。その結果、パッシベーション膜ＰＬ１の上面は配線ＩＣａ〜ＩＣｄの各々の上面よりも平坦化される。その後、残ったレジストＲ８を除去する。その結果、図２１に示す構造が得られる。
【００６１】
その後、実施の形態３の製造方法と同様の方法を用いて、図１６に示す化合物半導体装置が完成する。
【００６２】
本実施の形態における化合物半導体装置の製造方法によれば、エッチング法を用いてパッシベーション膜ＰＬ１の平坦化を行うことができる。
【００６３】
なお、本発明は、実施の形態３および４に記載された構造および製造方法に限定されるものではなく、段差部を含む金を含む導電膜上にパッシベーション膜が形成される構成であれば適用可能である。
【００６４】
また、実施の形態３および４と実施の形態１および２とを適宜組み合わせて、実施の形態１および２のように配線を二層で形成した構成に対して、実施の形態３および４のように二層のパッシベーション膜を形成してもよい。
【００６５】
以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。
【産業上の利用可能性】
【００６６】
本発明は特にＨＥＭＴを含む化合物半導体装置に適している。また、ＨＢＴ（ヘテロ接合バイポーラトランジスタ）を含む化合物半導体装置や、ＭＭＩＣ（Microwave Monolithic Integral Circuit）を含む化合物半導体装置にも適用可能である。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施の形態１における化合物半導体装置の構成を示す断面図である。
【図２】図１のＩＩ部の拡大図である。
【図３】本発明の実施の形態１における化合物半導体装置の製造方法の第１工程を示す断面図である。
【図４】本発明の実施の形態１における化合物半導体装置の製造方法の第２工程を示す断面図である。
【図５】本発明の実施の形態１における化合物半導体装置の製造方法の第３工程を示す断面図である。
【図６】本発明の実施の形態１における化合物半導体装置の製造方法の第４工程を示す断面図である。
【図７】本発明の実施の形態１における化合物半導体装置の製造方法の第５工程を示す断面図である。
【図８】本発明の実施の形態１における化合物半導体装置の製造方法の第６工程を示す断面図である。
【図９】本発明の実施の形態１における化合物半導体装置の製造方法の第７工程を示す断面図である。
【図１０】本発明の実施の形態１における化合物半導体装置の製造方法の第８工程を示す断面図である。
【図１１】配線を一層で形成した場合の図２に対応する断面図である。
【図１２】本発明の実施の形態２における化合物半導体装置の構成を示す断面図である。
【図１３】図１２のＸＩＩＩ部の拡大図である。
【図１４】本発明の実施の形態２における化合物半導体装置の製造方法の第１工程を示す断面図である。
【図１５】本発明の実施の形態２における化合物半導体装置の製造方法の第２工程を示す断面図である。
【図１６】本発明の実施の形態３における化合物半導体装置の構成を示す断面図である。
【図１７】図１６のＸＶＩＩ部の拡大図である。
【図１８】図１７における配線ＩＣａ〜ＩＣｄの上面と、パッシベーション膜ＰＬ１の上面との関係を示す図である。
【図１９】本発明の実施の形態３における化合物半導体装置の製造方法の第１工程を示す断面図である。
【図２０】本発明の実施の形態３における化合物半導体装置の製造方法の第２工程を示す断面図である。
【図２１】本発明の実施の形態３における化合物半導体装置の製造方法の第３工程を示す断面図である。
【図２２】本発明の実施の形態４における化合物半導体装置の製造方法の第１工程を示す断面図である。
【図２３】本発明の実施の形態４における化合物半導体装置の製造方法の第２工程を示す断面図である。
【符号の説明】
【００６８】
１ 高抵抗素子領域、２ ＨＥＭＴ領域、ＣＨａ〜ＣＨｄ コンタクトホール、ＣＮ チャネル、ＣＳＳ 化合物半導体基板、ＧＥ ゲート電極、ＩＡＲ 不活性領域、ＩＣ１，ＩＣ２，ＩＣ３ 配線となる膜、ＩＣａ〜ＩＣｄ，ＩＣ１ａ〜ＩＣ１ｄ，ＩＣ２ａ〜ＩＣ２ｄ，ＩＣ１０１ 配線、ＩＬ 絶縁膜、ＩＮＩ 不純物イオン、ＯＭＥａ〜ＯＭＥｄ オーミック電極、ＰＬ，ＰＬ１，ＰＬ２，ＰＬ１０１ パッシベーション膜、Ｒ１〜Ｒ８ レジスト、ＲＥＣ１，ＲＥＣ２ 窪み、ＳＬ ショットキー層、ＴＳＮ タングステン窒化シリコン膜。
【特許請求の範囲】
【請求項１】
第１下地層と、
前記第１下地層の一部上に形成された第２下地層と、
前記第１下地層における前記第２下地層が形成されていない部分の上であって、前記第２下地層の側面に接触する位置に形成された、金を含む第１導電層と、
前記第２下地層上および前記第１導電層上に形成された、金を含む第２導電層とを備えた、化合物半導体装置。
【請求項２】
前記第１下地層と前記第２下地層の開口とによって構成される第１段差部の真上に存在する前記第２導電層の第２段差部の高さは、前記第１段差部の高さよりも小さい、請求項１に記載の化合物半導体装置。
【請求項３】
前記第２下地層は前記第１下地層に達する孔を有しており、前記第１導電層は前記孔内に形成されている、請求項１または２に記載の化合物半導体装置。
【請求項４】
前記第２導電層上に形成されたパッシベーション膜をさらに備える、請求項１〜３のいずれかに記載の化合物半導体装置。
【請求項５】
窪みを有する化合物半導体基板をさらに備え、
前記第１下地層および前記第１導電層は、前記窪みの内部に配置されており、かつ前記窪みの側面を覆う前記第２下地層は前記第１下地層の端面を覆っている、請求項１〜４のいずれかに記載の化合物半導体装置。
【請求項６】
金を含む導電膜と、
前記導電層上に形成された第１パッシベーション膜と、
前記第１パッシベーション膜上に形成された第２パッシベーション膜とを備え、
前記第１パッシベーション膜の上面は前記導電層の上面よりも平坦化されている、化合物半導体装置。
【請求項７】
前記導電膜の一部は前記第２パッシベーション膜と接触している、請求項６に記載の化合物半導体装置。
【請求項８】
第１下地層の一部上に第２下地層を形成する工程と、
前記第１下地層上の前記第２下地層が形成されていない部分であって、前記第２下地層の側面に接触する位置に金を含む第１導電層を形成する工程と、
前記第２下地層上および前記第１導電層上に金を含む第２導電層を形成する工程とを備えた、化合物半導体装置の製造方法。
【請求項９】
前記第２下地層を形成する工程は、前記第２下地層に孔を形成する工程を含み、
前記第１導電層を形成する工程において、前記第１導電層を前記孔内に形成する、請求項８に記載の化合物半導体装置の製造方法。
【請求項１０】
前記孔を形成する工程は、前記第２下地層上にレジストを形成する工程と、前記レジストをマスクとして前記第２下地層をエッチングする工程とを含み、
前記第１導電層を形成する工程は、前記レジスト上および前記孔内に前記第１導電層を形成する工程と、前記レジスト上の前記第１導電層を前記レジストとともに除去する工程とを含む、請求項９に記載の化合物半導体装置の製造方法。
【請求項１１】
前記第２導電層上にパッシベーション膜を形成する工程をさらに備える、請求項８〜１０に記載の化合物半導体装置の製造方法。
【請求項１２】
化合物半導体基板に窪みを形成する工程と、
前記窪み内における前記化合物半導体基板上に前記第１下地層を形成する工程とをさらに備え、
前記第２下地層を形成する工程において、前記窪みを埋めるように前記第２下地層を形成し、かつ前記窪みの側面を覆う前記第２下地層が前記第１下地層の端面を覆うように前記第２下地層を形成する、請求項８〜１１のいずれかに記載の化合物半導体装置の製造方法。
【請求項１３】
金を含む導電層を形成する工程と、
前記導電層上に第１パッシベーション膜を形成する工程と、
前記第１パッシベーション膜を平坦化する工程と、
前記第１パッシベーション膜を平坦化する工程の後で、前記第１パッシベーション膜上に第２パッシベーション膜を形成する工程とを備える、化合物半導体装置の製造方法。
【請求項１４】
前記第１パッシベーション膜を平坦化する工程において、前記導電層の一部が露出するまで前記第１パッシベーション膜を除去し、
前記第２パッシベーション膜を形成する工程において、露出した前記導電層上にも前記第２パッシベーション膜を形成する、請求項１３に記載の化合物半導体装置の製造方法。
【請求項１５】
前記第１パッシベーション膜を平坦化する工程においてＣＭＰ法を用いる、請求項１３または１４に記載の化合物半導体装置の製造方法。
【請求項１６】
前記第１パッシベーション膜を平坦化する工程は、前記第１パッシベーション膜上にレジストを形成する工程と、前記レジストおよび前記第１パッシベーション膜をエッチングする工程とを含む、請求項１３または１４に記載の化合物半導体装置の製造方法。
【請求項１】
第１下地層と、
前記第１下地層の一部上に形成された第２下地層と、
前記第１下地層における前記第２下地層が形成されていない部分の上であって、前記第２下地層の側面に接触する位置に形成された、金を含む第１導電層と、
前記第２下地層上および前記第１導電層上に形成された、金を含む第２導電層とを備えた、化合物半導体装置。
【請求項２】
前記第１下地層と前記第２下地層の開口とによって構成される第１段差部の真上に存在する前記第２導電層の第２段差部の高さは、前記第１段差部の高さよりも小さい、請求項１に記載の化合物半導体装置。
【請求項３】
前記第２下地層は前記第１下地層に達する孔を有しており、前記第１導電層は前記孔内に形成されている、請求項１または２に記載の化合物半導体装置。
【請求項４】
前記第２導電層上に形成されたパッシベーション膜をさらに備える、請求項１〜３のいずれかに記載の化合物半導体装置。
【請求項５】
窪みを有する化合物半導体基板をさらに備え、
前記第１下地層および前記第１導電層は、前記窪みの内部に配置されており、かつ前記窪みの側面を覆う前記第２下地層は前記第１下地層の端面を覆っている、請求項１〜４のいずれかに記載の化合物半導体装置。
【請求項６】
金を含む導電膜と、
前記導電層上に形成された第１パッシベーション膜と、
前記第１パッシベーション膜上に形成された第２パッシベーション膜とを備え、
前記第１パッシベーション膜の上面は前記導電層の上面よりも平坦化されている、化合物半導体装置。
【請求項７】
前記導電膜の一部は前記第２パッシベーション膜と接触している、請求項６に記載の化合物半導体装置。
【請求項８】
第１下地層の一部上に第２下地層を形成する工程と、
前記第１下地層上の前記第２下地層が形成されていない部分であって、前記第２下地層の側面に接触する位置に金を含む第１導電層を形成する工程と、
前記第２下地層上および前記第１導電層上に金を含む第２導電層を形成する工程とを備えた、化合物半導体装置の製造方法。
【請求項９】
前記第２下地層を形成する工程は、前記第２下地層に孔を形成する工程を含み、
前記第１導電層を形成する工程において、前記第１導電層を前記孔内に形成する、請求項８に記載の化合物半導体装置の製造方法。
【請求項１０】
前記孔を形成する工程は、前記第２下地層上にレジストを形成する工程と、前記レジストをマスクとして前記第２下地層をエッチングする工程とを含み、
前記第１導電層を形成する工程は、前記レジスト上および前記孔内に前記第１導電層を形成する工程と、前記レジスト上の前記第１導電層を前記レジストとともに除去する工程とを含む、請求項９に記載の化合物半導体装置の製造方法。
【請求項１１】
前記第２導電層上にパッシベーション膜を形成する工程をさらに備える、請求項８〜１０に記載の化合物半導体装置の製造方法。
【請求項１２】
化合物半導体基板に窪みを形成する工程と、
前記窪み内における前記化合物半導体基板上に前記第１下地層を形成する工程とをさらに備え、
前記第２下地層を形成する工程において、前記窪みを埋めるように前記第２下地層を形成し、かつ前記窪みの側面を覆う前記第２下地層が前記第１下地層の端面を覆うように前記第２下地層を形成する、請求項８〜１１のいずれかに記載の化合物半導体装置の製造方法。
【請求項１３】
金を含む導電層を形成する工程と、
前記導電層上に第１パッシベーション膜を形成する工程と、
前記第１パッシベーション膜を平坦化する工程と、
前記第１パッシベーション膜を平坦化する工程の後で、前記第１パッシベーション膜上に第２パッシベーション膜を形成する工程とを備える、化合物半導体装置の製造方法。
【請求項１４】
前記第１パッシベーション膜を平坦化する工程において、前記導電層の一部が露出するまで前記第１パッシベーション膜を除去し、
前記第２パッシベーション膜を形成する工程において、露出した前記導電層上にも前記第２パッシベーション膜を形成する、請求項１３に記載の化合物半導体装置の製造方法。
【請求項１５】
前記第１パッシベーション膜を平坦化する工程においてＣＭＰ法を用いる、請求項１３または１４に記載の化合物半導体装置の製造方法。
【請求項１６】
前記第１パッシベーション膜を平坦化する工程は、前記第１パッシベーション膜上にレジストを形成する工程と、前記レジストおよび前記第１パッシベーション膜をエッチングする工程とを含む、請求項１３または１４に記載の化合物半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１０−４０５５９（Ｐ２０１０−４０５５９Ａ）
【公開日】平成２２年２月１８日（２０１０．２．１８）
【国際特許分類】
【出願番号】特願２００８−１９８２８０（Ｐ２００８−１９８２８０）
【出願日】平成２０年７月３１日（２００８．７．３１）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２２年２月１８日（２０１０．２．１８）
【国際特許分類】
【出願日】平成２０年７月３１日（２００８．７．３１）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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