少なくとも半導体層を有する基板に一体化されたＪＦＥＴは、アクティブ領域上にあり且つ第１のポリシリコン（又は、高融点金属又はシリサイド等のその他の導電体）から成るソースコンタクト及びドレインコンタクトと、ソースコンタクト及びドレインコンタクトの頂部を覆う誘電体層の頂面と同一平面になるように研磨された第２のポリシリコンから成る自己整合ゲートコンタクトとを有する。上記誘電体層は好ましくは、研磨停止層として作用する窒化物キャップを有する。一部の実施形態においては、ソースコンタクト及びドレインコンタクトを覆う誘電体層と、当該ＪＦＥＴのアクティブ領域を画成するフィールド酸化物領域との全体が窒化物で覆われる。エピタキシャル成長されたチャネル領域が基板表面に形成される一実施形態も開示される。
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【課題】Ｄ型ＦＥＴとＥ型ＦＥＴを同一基板に集積化する場合、各ゲート電極を半導体層の異なる深さに設けて異なるピンチオフ電圧を実現している。しかし、半導体層のエッチングは数ｎｍの精度を必要とするため歩留りが悪く、また複数の半導体層の選択エッチングを行う場合は、コストが高くなる問題があった。
【解決手段】Ｄ型ＦＥＴとＥ型ＦＥＴのゲート電極を、同一半導体層の同一平面上に蒸着する。また蒸着金属の最下層をＰｔとして一部を半導体層に埋め込み、Ｄ型ＦＥＴとＥ型ＦＥＴの埋め込み深さを異ならせる。Ｅ型ＦＥＴのゲート電極はＰｔ蒸着膜厚を１００〜１１０Å以上で、埋め込み部の底部を第２電子供給層内の障壁層内に近い部分に位置させる。Ｄ型ＦＥＴのゲート電極はＰｔ蒸着膜厚を４０〜６０Åとする。これにより、何れのＦＥＴも所定のピンチオフ電圧でそのばらつきを大幅に低減することができる。 （もっと読む）

【課題】各素子の接続部分に発生する寄生容量等の問題を解消し、高い周波数の高周波信号についても、これを高精度に検波可能な装置を製造可能な技術を提供すること。
【解決手段】平面アンテナ３及び増幅回路５並びに検波回路７を一体形成するため、支持基板上に、増幅回路形成用の半導体層を積層し、この上層に、ＩｎＰ層１５を形成し、更に、上層に、検波回路形成用の半導体層を積層して、基本部材を形成する。この後、基本部材の半導体層を加工して、検波回路７を形成し、この後に、検波回路７側の基本部材表面に、第二の支持基板４０を貼り付ける。また、この後、基本部材形成時に最下層に配置した支持基板を取り除き、基本部材の上下を反転させて、基本部材に形成された増幅回路形成用の半導体層を加工し、増幅回路５及び平面アンテナ３を形成する。また、加工時には、増幅回路５と検波回路７とを、キャパシタ６０により電気的に接続する。 （もっと読む）

本発明は、一般に、半導体、半導体内部の材料層、半導体の生産方法、および半導体生産用の製造装置に関する。本発明による半導体は、表面を有してレーザーアブレーションによって生産される少なくとも１つの層を備え、生成される均一な表面積が少なくとも０．２ｄｍ²の領域を含み、パルスレーザビームが当該レーザービームを反射するための少なくとも１つのミラーを有する回転式光学スキャナで走査される超短パルスレーザーデポジションを用いることによって、層が生成されている。 （もっと読む）

【課題】プロセス変動に耐性を有するダイオード及びダイオード接続薄膜トランジスタ（ＴＦＴ）を提供する。
【解決手段】ダイオード又はＴＦＴを含む印刷又はパターニング構造（例えば、回路）、これらを製造する方法、並びに、これらの識別タグ及びセンサへの応用を開示する。相補型のダイオード対又はダイオード接続ＴＦＴを直列に含む印刷された構造は、印刷又はレーザ描画技術を用いて製造したダイオードの閾値電圧（Ｖ_ｔ）を安定化することができる。ＮＭＯＳ ＴＦＴのＶ_ｔ（Ｖ_ｔｎ）とＰＭＯＳ ＴＦＴのＶ_ｔ（Ｖ_ｔｐ）の間の分離を利用して、印刷又はレーザ描画のダイオードの順方向電圧降下の安定性を確立又は向上する。更なる応用は、参照電圧発生器、電圧クランプ回路、参照又は差動信号伝送ラインにおける電圧を制御する方法、並びにＲＦＩＤ及びＥＡＳタグ及びセンサに関する。 （もっと読む）

小さい線幅を有する一対の相補型接合型電界効果トランジスタ（ＣＪＦＥＴ）を含むインバータを使用する方法が提供される。この方法は、ＣＪＦＥＴインバータの入力キャパシタンスを、同等の線幅のＣＭＯＳインバータの対応する入力キャパシタンスより小さくさせることを含んでいる。ＣＪＦＥＴは、順バイアスされたダイオードの電圧降下より低い値を有する電源電圧で動作し、ＣＭＯＳインバータと比較して低減されたスイッチング電力を有する。ＣＪＦＥＴインバータの伝搬遅延は、ＣＭＯＳインバータの対応する遅延に対して少なくとも同等である。
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【課題】生産性の向上および生産コストの低減を図ることができる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は，半導体層１０の第１トランジスタ形成領域１００ＨＶおよび第２トランジスタ形成領域２００ＬＶの上方の全面にシリコン酸化層と、シリコン窒化層を形成する工程と、第１トランジスタ形成領域１００ＨＶの第１ゲート絶縁層形成領域に形成されたシリコン酸化層およびシリコン窒化層を除去する工程と、熱酸化法により、第１膜厚の絶縁層を形成する工程と、シリコン窒化層を除去する工程と、シリコン酸化層を除去し、かつ、絶縁層をエッチングして、絶縁層の膜厚を第２膜厚から該第２膜厚より大きい第３膜厚として第１ゲート絶縁層３０を形成し、かつ、第２トランジスタ形成領域２００ＬＶに、第１ゲート絶縁層３０よりも膜厚が小さい第２ゲート絶縁層７０を形成する工程と、を含む。 （もっと読む）

【課題】 最適動作容量からのばらつきを抑制し、製造コストを低減させることができるカスコード接続回路を得る。
【解決手段】 ２つの電界効果型トランジスタ（以下、「ＦＥＴ」という。）がカスコード接続されたカスコード接続回路であって、ソースが接地された第１のＦＥＴと、ソースが第１のＦＥＴのドレインに接続された第２のＦＥＴと、アノードが第１のＦＥＴのソースに接続され、カソードが第２のＦＥＴのゲートに接続されたショットキーバリアダイオードとを備えている。 （もっと読む）

高電力トランジスタが提供される。この高電力トランジスタは、ソース領域２０とドレイン領域２２とゲート接点２４を含んでいる。ゲート接点は、ソース領域とドレイン領域の間に配置されている。第１及び第２のオーミック接点がそれぞれ、ソース及びドレイン領域上に設けられている。第１及び第２のオーミック接点はそれぞれ、ソース接点及びドレイン接点を構成する。ソース接点及びドレイン接点は、それぞれに対応する第１及び第２の幅を有する。第１及び第２の幅は異なる。高電力トランジスタの製作方法も提供される。
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【課題】 貴金属と卑金属が共存する半導体材料上の貴金属をエッチングする際、卑金属が腐蝕する問題を抑制し、歩留まりを上げることにあり、さらに、シアン化物や鉛化合物を成分とした水溶液に比べて安全性に優れ、環境への影響が少ないエッチング液を提供する。
【解決手段】 貴金属と卑金属が共存する半導体材料から貴金属をエッチングするヨウ素系のエッチング液であって、該エッチング液の貴金属と卑金属のエッチングレート比（貴金属のエッチングレート／卑金属のエッチングレート）が０．０３以上である、前記エッチング液。
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第１及び第２の合成ダイヤモンド領域にホウ素がドープされている。第２の合成ダイヤモンド領域は、第１の合成ダイヤモンド領域よりも大きな度合でホウ素がドープされており、かつ、第１の合成ダイヤモンド領域と物理的に接触している。更なる実施形態では、第１及び第２の合成ダイヤモンド領域は、少なくとも１つの金属リードに取り付けることで、ショットキーダイオードのようなダイヤモンド半導体を形成する。更なる幾つかの実施形態におけるダイヤモンドは、合成ダイヤモンドの導電率を高めるために、Ｃ^１２を高濃度に含んだダイヤモンドである。一実施形態における製造プロセスは、ダイヤモンド層のひとつを水素注入層に沿って分離することを含んでいる。 （もっと読む）

【課題】耐圧が高く且つオン抵抗が低い上に、チップ面積が小さいショットキーバリアダイオード及びダイオードアレイを実現できるようにする。
【解決手段】導電性のシリコン基板２の上にバッファ層３と、アンドープの窒化ガリウムである第１の半導体層４と、アンドープのアルミニウム窒化ガリウムである第２の半導体層５とが順に形成されている。第２の半導体層５の上には、ショットキー電極６とオーミック電極７とが互いに間隔をおいて形成されている。第２の半導体層５と第１の半導体層４とバッファ層３とを貫通して、ｎ⁺−Ｓｉ基板２に達するビア８が形成されており、オーミック電極７とｎ⁺−Ｓｉ基板２とは電気的に接続されている。ｎ⁺−Ｓｉ基板２の裏面には裏面電極１が形成されており、オーミック電極７は基板２の裏面に引き出されている。 （もっと読む）

常時オフＶＪＦＥＴ集積電源スイッチを含むワイドバンドギャップ半導体デバイスが、記述される。電源スイッチは、モノリシックまたはハイブリッドに実装され得、シングルまたはマルチチップのワイドバンドギャップ電源半導体モジュールにビルトインされた制御回路と一体化され得る。該デバイスは、高電力で温度に対する許容性があり、耐放熱性のエレクトロニクスコンポーネントにおいて用いられ得る。該デバイスを作成する方法もまた、記述される。
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【課題】ショットキーバリアダイオード（ＳＢＤ）の耐圧が低下することを防止すると共に、複数のＳＢＤのそれぞれの電極に異なる電圧を印加できるようにして、高耐圧のＳＢＤ及び高耐圧のＳＢＤが集積化されたコンパクトな集積回路を実現できるようにする。
【解決手段】基板１の上には、厚さが１００ｎｍの窒化アルミニウムからなるバッファ層２と、厚さが１５００ｎｍのアンドープの窒化ガリウムからなる第１の半導体層３と、厚さが２５ｎｍのアンドープのアルミニウム窒化ガリウムからなる第２の半導体層４とが形成されている。第２の半導体層４の上には、ショットキー電極６とオーミック電極７とが間隔をおいて形成されている。ショットキーバリアダイオードの周縁部には、ショットキー電極６とオーミック電極７とを囲むように高抵抗領域５が設けられている。 （もっと読む）

半導体デバイス、とりわけ高効率ショットキーダイオード（ＨＥＤ）と、この種の半導体デバイスを備える整流装置が記載される。高効率ショットキーダイオード（ＨＥＤ）は、別の半導体素子、とりわけフィールドプレート（ＴＭＢＳ）またはｐｎダイオード（ＴＪＢＳ）と組み合わされた少なくとも１つのショットキーダイオードから構成され、トレンチないしは溝を有する。このような高効率ショットキーダイオードは障壁低下効果を有しておらず、従って従来のダイオードに対して小さい全体損失電力を、とりわけ比較的高い温度で有する。これにより比較的高温に適する整流器を構築することができ、従って特別の冷却手段、例えば冷却体を必要とせずに自動車発電機に使用することができる。高効率ショットキーダイオードと別の半導体素子との組合わせによって、整流器を特別に構成することができ、所定の必要性に整流器を適合することができる。
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光デバイスと電子デバイスとを半導体基板に集積する方法は、半導体基板の第１領域（２２）の活性半導体層（１４）に開口（２４，２６）を形成することを備え、第１領域は電子デバイス部に対応し、第２領域（２０）は光デバイス領域に対応する。半導体層（４６）はエピタキシャル成長して、第２領域（２０）の露光された活性半導体層（１４）を覆い、エピタキシャル成長した半導体層（４６）は光デバイス層に対応する。電子デバイスの少なくとも一部は半導体基板の電子デバイス部（２２）の活性半導体層（１４）に形成される。方法は半導体基板の光デバイス部（２０）のエピタキシャル成長した半導体層（４６）の開口（６０，６２）を形成することを更に含み、開口（６０，６２）は光デバイスの一つ以上の特徴を形成する。
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【課題】マイクロ波ＦＥＴでは、内在するショットキー接合容量またはｐｎ接合容量が小さく、それらの接合が静電気に弱い。しかし、マイクロ波デバイスにおいては、保護ダイオードを接続することによる寄生容量の増加が、高周波特性の劣化を招き、その手法を取ることができなかったという問題があった。
【解決手段】ｐｎ接合、ショットキー接合、または容量を有する被保護素子の２端子間に第１ｎ＋型領域−絶縁領域−第２ｎ＋型領域からなる保護素子を並列に接続する。第１ｎ＋型領域および第２ｎ＋型領域のうち少なくとも一方は対向する先端部分の幅が非常に狭く、金属層が重畳してコンタクトしており、近接した第１、第２ｎ＋領域間で非常に大きな静電気を放電できるので、寄生容量をほとんど増やすことなくＨＥＭＴの動作領域に至る静電エネルギーを大幅に減衰させることができる。 （もっと読む）

【課題】 ソフトスイッチング方式に適したパワーＭＯＳＦＥＴを有する電力用半導体装置を得ることを可能にする。
【解決手段】 スーパージャンクション構造を有したＭＯＳＦＥＴのライフタイムを短くし、ソース・ドレイン間にリカバリーが高速なスーパージャンクション構造を有したショットキーバリアダイオードを接続する。 （もっと読む）

一実施形態では、ナノクラスタ電荷蓄積デバイスを形成する方法が提供される。半導体装置（１０）の第１の領域（２６および３０）が１つまたは複数の非電荷蓄積デバイスを配置するために特定される。この半導体装置の第２の領域（２８）が１つまたは複数の電荷蓄積デバイスを配置するために特定される。この１つまたは複数の非電荷蓄積デバイスのゲート絶縁体として使用されるゲート酸化物（２２）がこの半導体装置の第１の領域（２６および３０）中に形成され、引き続きナノクラスタ電荷蓄積層がこの半導体装置の第２の領域（２８）中に形成される。
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【課題】メッキ膜厚のウェハ面内均一性を向上させる。
【解決手段】本発明の例に関わる半導体装置は、メタル配線を用いた多層配線構造を有する半導体集積回路が形成され、各々が独立したチップになる複数のチップ領域１１と、メタル配線を用いた多層配線構造を有し、複数のチップ領域の各々を取り囲む複数のチップリング１２とを備え、複数のチップリング１２は、互いに電気的に接続される。 （もっと読む）