電力用半導体装置
【課題】 ソフトスイッチング方式に適したパワーMOSFETを有する電力用半導体装置を得ることを可能にする。
【解決手段】 スーパージャンクション構造を有したMOSFETのライフタイムを短くし、ソース・ドレイン間にリカバリーが高速なスーパージャンクション構造を有したショットキーバリアダイオードを接続する。
【解決手段】 スーパージャンクション構造を有したMOSFETのライフタイムを短くし、ソース・ドレイン間にリカバリーが高速なスーパージャンクション構造を有したショットキーバリアダイオードを接続する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は電力用半導体素子に関する。
【背景技術】
【0002】
スイッチング電源やインバータなどの電源回路において、高効率化・小型化が望まれている。その方策の一つとして、電源回路における電力用スイッチング素子の低損失化が挙げられる。具体的な低損失化の方法は、スイッチング素子のオン電圧を低減させることによる導通損失の低減や、スイッチングチャージを低減させることによるスイッチング損失の低減等があげられる。このような低損失化を行うことにより、回路効率を上げることが可能となり、加えて、スイッチング周波数を高周波化して回路内の受動素子を小さくすることによって電源の小型化が可能となる。従来は、高電圧・大電流がスイッチング素子に加わった状態でスイッチングを行うハードスイッチングが用いられていた。しかし、この場合、スイッチング周波数を高周波化することによるスイッチング時に生じるノイズの増加が問題となる。
【0003】
そこで、ノイズを増加させずに高効率化・小型化を実現する手段として、ソフトスイッチング回路技術が開発されている(例えば、特許文献1参照)。ソフトスイッチングでは、電圧が殆ど加わっていない状態でスイッチングを行うことで、スイッチング損失は無視できるほど小さくでき、且つ、スイッチング時のノイズも小さくできる。
【0004】
従来の電源回路では、スイッチング素子として、縦型パワーMOSFETが広く使われており、スイッチング方式がソフトスイッチングとなっても縦型パワーMOSFETは、最も使用されるスイッチング素子の一つである。しかし、従来使用していたパワーMOSFETを用いても、スイッチング方式が異なることで、素子に要求される性能が異なり、従来の素子を用いても回路の性能を充分に引き出すことができない。
【特許文献1】特開2000−156978号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、ソフトスイッチングに適したパワーMOSFETを有する電力用半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一態様による電力用半導体装置は、第1導電型の第1半導体層と、前記第1半導体層中に膜面方向に周期的に配置された複数の柱状の第2導電型の第2半導体層と、前記第1半導体層の一方の側の表面に設けられ前記第1半導体層と電気的に接続された第1電極と、前記第1半導体層の他方の側の表面領域に選択的に設けられ前記第2半導体層と接続する複数の第2導電型の第3半導体層と、前記第3半導体層の表面に選択的に設けられた第1導電型の第4半導体層と、前記第3半導体層および前記第4半導体層の表面に接するように設けられた第2電極と、隣接する前記第3半導体層間の前記第1半導体層上にゲート絶縁膜を介して設けられたゲート電極と、を有する電力用スイッチング素子と、前記電力用スイッチング素子の第1電極にカソードが接続され、前記電力用スイッチング素子の第2電極にアノード電極が接続されたショットキーバリアダイオードとを備えたことを特徴とする。
【発明の効果】
【0007】
本発明によれば、ソフトスイッチング方式に適したパワーMOSFETを有する電力用半導体装置を得ることができる。
【発明を実施するための最良の形態】
【0008】
まず、本発明の実施形態を説明する前に、本発明に至った経緯を説明する。
【0009】
ソフトスイッチング方式を用いた電源回路に要求される性能を満たすパワーMOSFETを実現することで、高効率・小型・低ノイズである電源が実現可能であると本発明者達は考えた。ソフトスイッチング回路に使用するスイッチング素子に要求される性能は、
(1)オン電圧が小さい
(2)入力ゲート容量が小さい
(3)並列ダイオードのリバースリカバリーが高速である
ことの3点である。
【0010】
まず、スイッチング損失が無視できるくらい小さいソフトスイッチング方式では、損失の殆どが導通損失となるため、オン電圧が小さいことが高効率化のために最も重要な点となる。そして、電圧が殆ど加わらない間の短い時間でスイッチングを行うことのためと、ゲートドライバの損失を小さくするためにゲート入力容量が小さいことが望まれる。最後に、ソフトスイッチングでは並列ダイオードがオンの状態で、スイッチング素子をオフの状態からオンの状態へスイッチさせるため、スイッチング素子のターンオン動作はダイオードのリカバリー動作、すなわちダイオードのオンからオフに切り替わる動作を伴う。このため、ターンオン損失には、スイッチング素子自体のターンオン損失とダイオードのリカバリー損失の和となる。このため、損失の小さい高速な並列ダイオードが必要になる。特に、パワーMOSFETでは、p型のベース領域とn型のドリフト領域で構成される内蔵ダイオードを有するため、この内蔵ダイオードの特性がターンオン損失を決めることになる。
【0011】
そこで、本発明者達は、パワーMOSFETに、リカバリー損失の小さなダイオードを組み合わせることによって、ソフトスイッチング方式に適したパワーMOSFETを有する電力用半導体装置を得ることができると考えた。
【0012】
以下、本発明の実施形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付している。
【0013】
(第1実施形態)
次に、本発明の第1実施形態による電力用半導体装置の構成を図1に示す。図1は、本実施形態による電力用半導体装置の構成を示す断面図である。この実施形態による電力用半導体装置は、パワーMOSFET10と、ショットキーバリアダイオード(以下、SBDとも云う)20を備えている。
【0014】
このパワーMOSFET10は、n−型ドリフト層11と、このn−型ドリフト層11中に形成される複数のp−型ピラー層12とから構成されるスーパージャンクション構造を有している。n−型ドリフト層11の一方の表面(図面中では下側の表面)に、n−型ドリフト層11よりも高濃度なn+型ドレイン層13が形成され、このn+型ドレイン層13の、n−型ドリフト層11とは反対側の面にはドレイン電極14が形成されている。このドレイン電極14はドレイン端子35に接続される。なお、n−型ドリフト層11とn+型ドレイン層13の形成方法は、n−型ドリフト層11の片面に不純物拡散して形成しても良いし、n+型ドレイン層13を基板としてn−型ドリフト層11を結晶成長しても良い。
【0015】
n−型ドリフト層11の他方の表面(n+型ドレイン層13と反対側の表面)領域には、p−型ピラー層12毎に設けられ、対応するp−型ピラー層12に接続するp型ベース層15が紙面に垂直な方向に延在するようにストライプ状に形成されている。各p型ベース層15の表面には2個のn型ソース層16が、紙面に垂直な方向に延在するようにストライプ状に形成されている。なお、p型ベース層15はチャネルとなる。
【0016】
また、p型ベース層15間のn型ドリフト層11、隣接する2つのp型ベース層15、およびこれらのベース層15に設けられたn型のソース層16に接するように、例えばシリコン酸化膜からなる膜厚約0.1μmのゲート絶縁膜18が紙面に垂直な方向に延在するようにストライプ状に形成されている。そして、ゲート絶縁膜18上にゲート電極19が、それぞれ紙面に垂直な方向に延在するようにストライプ状に形成されている。ゲート電極19は、共通のゲート端子31に接続されている。
【0017】
また、隣接するゲート電極19間に挟まれた領域に、同一のp型ベース層15に設けられたn型ソース層16と、これらのn型ソース層16間のp型ベース層15とに接するように、ソース電極17が紙面に垂直な方向にストライプ状に形成されている。ソース電極17は共通のソース端子33に接続されている。なお、ゲート電極19とソース電極17はゲート絶縁膜18によって電気的に絶縁されている。
【0018】
一方、SBD20は、パワーMOSFET10のソース・ドレイン電極間に並列に接続され、スーパージャンクション構造を有している。SBD20においては、n−型ドリフト層22と、このn−型ドリフト層22中に設けられた複数のp−型ピラー層23とでスーパージャンクション構造が形勢されている。n−型ドリフト層22の一方の表面領域には、
p−型ピラー層23毎に設けられ、対応するp−型ピラー層23に接続するガードリング層24が紙面に垂直な方向に延在するようにストライプ状に形成されている。
【0019】
隣接するガードリング層24およびこれらのガードリング層24間のn−型ドリフト層22に接するようにアノード電極25が設けられ、このアノード電極25はパワーMOSFET10のソース端子33に接続される。なお、アノード電極25とn−ドリフト層22とでショットキー接合を形成している。
【0020】
また、n−型ドリフト層22のもう一方の表面(ガードリング層24が形成された側とは反対側の表面)には、n+カソード層26が形成され、このn+カソード層26はカソード電極27と電気的に接続されている。カソード電極27はパワーMOSFET10のドレイン端子35に接続される。
【0021】
一般にソフトスイッチング回路において、MOSFETのターンオンし始めた状態では、ダイオードに電流が流れている。このため、ターンオン時にはダイオードのリカバリー動作が伴い、損失が発生する。MOSFETの内蔵ダイオードはpnダイオードであり、pnダイオードはバイポーラ素子のためリカバリー動作が遅い。
【0022】
本実施形態では、パワーMOSFET10にSBD20が並列に接続された構造となっている。そして、バイポーラ素子であるpnダイオードに比べて、ユニポーラ素子であるSBDは高速なリカバリーが可能である。このため、本実施形態においては、パワーMOSFET10に内蔵されたダイオード(本実施形態においては、p型ベース層15とn−ドリフト層11とによって形成されるダイオード)のリカバリーによるターンオン損失の増加を防ぐことが可能となる。そして、一般にpnダイオードのしきい値電圧は0.7V程度であるのに対して、SBDのしきい値電圧は0.3V程度と低い。このため、本実施形態においては、p型ベース層15とn−型ドリフト層11で構成されるpn内蔵ダイオードではなく、SBD20に電流が流れる。
【0023】
そして、パワーMOSFET10の内蔵ダイオードのオン電圧を大きくすることで、完全にSBD20にのみ電流を流すことが可能となる。パワーMOSFET10の内蔵ダイオードのオン電圧を大きくすることは、パワーMOSFET10のn−ドリフト層11のキャリアライフタイム(再結合するまでの時間)を短くすることによって実現できる。キャリアライフタイムは、n−ドリフト層11に白金や金をドーピングしたり、電子線やプロトンを照射したりすることによって、1μs以下と短くすることが可能である。これにより、内蔵ダイオードのオン電圧を0.2V以上大きくすることが可能である。仮に、大きな電圧が加わり、内蔵ダイオードがオン状態になったとしても、ライフタイムを短くすることで、内蔵ダイオードが高速化されているので、リカバリー損失の増加は小さい。
【0024】
また、SBD20の逆方向リーク電流を抑えるために、ショットキーバリア高さの高い白金などをアノード電極25に用いることが望ましい。これにより、逆方向リークが小さく、且つ、高温での動作が可能となる。ショットキーバリア高さが大きくなると、SBD20のしきい値電圧も大きくなるので、内蔵pnダイオードのオン電圧との違いが小さくなってしまう。この場合においても、パワーMOSFET10のライフタイムを短くすることで内蔵ダイオードのオン電圧を大きくしてSBD20のオン電圧との違いを大きくすることが可能となり、SBD20のショットキーバリア高さを大きくすることができる。
【0025】
さらにまた、本実施形態のSBD20において、ガードリング層24とn−ドリフト層22で形成される寄生pnダイオードが存在する。こちらの寄生pnダイオードも動作させないようにするために、SBD20内のキャリアライフタイムを短くすればよい。SBD20はユニポーラ素子であるため、そのオン電圧は、ライフタイムに依存しないので、ライフタイムを短くしてもオン電圧は増加せず、寄生pnダイオードを動作し難くすることが可能である。
【0026】
以上説明したように、本実施形態によれば、ソフトスイッチング方式に適したパワーMOSFETを有する電力用半導体装置を得ることができる。
【0027】
(変形例)
図2に第1実施形態による電力用半導体装置の変形例の構成を示す。この変形例の電力用半導体装置は、パワーMOSFET10とSBD20を同一基板上に形成している。パワーMOSFET10とSBD20のどちらも同じスーパージャンクション構造を有していることから、同一の工程で形成することが可能である。
【0028】
また、MOSFET10よりもSBD20のチップ面積を大きくすることで、SBD内20の電流密度を小さくして、MOSFET10の内蔵ダイオードとSBD20のオン電圧の差を広げ、確実にSBD20のみに電流を流すことが可能となる。
【0029】
この変形例も第1実施形態と同様に、ソフトスイッチング方式に適したパワーMOSFETを有する電力用半導体装置を得ることができる。
【0030】
(第2実施形態)
次に、本発明の第2実施形態による電力用半導体装置を、図3を参照して説明する。図3は、本実施形態の電力用半導体装置の構成を示す断面図である。この実施形態の電力用半導体装置は、パワーMOSFET10Aと、SBD20とを備えている。
【0031】
このパワーMOSFET10Aは、図1に示した第1実施形態に係る素子と同様にスーパージャンクション構造を有するパワーMOSFETであるが、ゲート電極19を2つに分割されたスプリットゲート構造のゲート電極19aに置き換えた構成となっている。このスプリットゲート構造のゲート電極19aを用いたことにより、ゲート・ドレイン間容量を小さくすることができる。ソフトスイッチングにおいて、高速なスイッチングを行うのに重要なことは、ゲート入力容量を小さくすることである。ソフトスイッチングでは、ドレイン電圧が大きくなる前にスイッチングを行うため、低ドレイン電圧時のゲート・ソース間容量とゲート・ドレイン間容量を小さくしなければならない。このため、ゲート長が短いことが望ましく、スプリットゲート構造とすることで、ゲート容量を小さくでき、第1実施形態に比べてより高速なスイッチングが可能となる。
【0032】
なお、この第2実施形態も、ソフトスイッチング方式に適したパワーMOSFETを有する電力用半導体装置を得ることができる。
【0033】
(変形例)
図4に第2実施形態による電力用半導体装置の変形例の構成を示す。この変形例の電力用半導体装置は、第2実施形態に係るパワーMOSFET10AをパワーMOSFET10Bに置き換えた構成となっている。本変形例のパワーMOSFET10Bは、パワーMOSFET10Aのゲート電極19aをテラスゲート構造のゲート電極19bに置き換えた構成となっている。これにより、第2実施形態のスプリットゲート構造と同様にゲート・ドレイン間容量を小さくすることができ、高速化が可能となる。なお、ゲート電極はスプリットゲート構造とテラスゲート構造を組み合わせた構造でもよい。
【0034】
(第3実施形態)
次に、本発明の第3実施形態による電力用半導体装置を、図5を参照して説明する。図5は本実施形態による電力用半導体装置の構成を模式的に示す斜視図である。本実施形態による電力用半導体装置は、第1実施形態のパワーMOSFET10をパワーMOSFET10Cに置き換えた構成となっている。
【0035】
図1に示す第1実施形態による電力用半導体装置のパワーMOSFET10は、p−型ピラー層12が紙面に垂直な方向にストライプ状に形成され、チャネルとなるp型ベース層15も紙面に対して垂直な方向に形成されていたので、p−型ピラー層12とゲート電極19は同一方向にストライプ状に形成されていた。これに対して本実施形態に係るパワーMOSFET10Cにおいては、p−型ピラー層12とゲート電極19が直交する方向にストライプ状に形成された構成となっている。したがって、p型ベース層15、このp型ベース層内に形成されるn型ソース層16、およびソース電極17も、p−型ピラー層12がストライプ状に形成される方向と直交する方向にストライプ状に形成されている。なお、本実施形態に係るパワーMOSFET10Cは、p型ベース層15、このp型ベース層15内に形成されるn型ソース層16、ソース電極17、およびゲート電極が、p−型ピラー層12がストライプ状に形成される方向と直交する方向にストライプ状に形成され以外は、第1実施形態に係るパワーMOSFET10と同じ構成となっている。もちろん、本実施形態においても、図5に示すように、n−型ドリフト層11とp−型ピラー層12がスーパージャンクション構造を形成する。
【0036】
パワーMOSFETのオン抵抗は、スーパージャンクション構造の横方向周期WSJに比例するので、低いオン抵抗とするために横方向周期WSJは狭くしたい。一方、パワーMOSFETのゲート容量は、MOSFETのゲートの面積に比例するので、低いゲート容量とするためにゲート構造の横方向周期WMOSは広くしたい。そこで本実施形態のように、スーパージャンクション構造とMOSゲート構造を直交したストライプ状に形成することで、それぞれ別の周期で形成することが可能となる。そして本実施形態のように、スーパージャンクション構造の横方向周期WSJよりもMOSゲート構造の横方向周期WMOSの方を広くすることにより、低いオン抵抗でかつ高速なスイッチングを実現することができる。また、本実施形態においては、図5に示すように、パワーMOSFET10Cにスーパージャンクション構造を有するSBD20を並列に接続することで、低損失なソフトスイッチング素子を実現することができる。
【0037】
(第1変形例)
次に、第3実施形態の第1変形例による電力用半導体装置の構成を図6に示す。この第1変形例による電力用半導体装置は、図5に示す第3実施形態において、パワーMOSFET10CをパワーMOSFET10Dに置き換えた構成となっている。パワーMOSFET10Dは、パワーMOSFET10Cにおいて、ゲート電極19をスプリットゲート構造とした構成となっている。ゲート電極19をスプリットゲート構造とすることで、更に低ゲート容量化が実現でき、高速化が可能となる。これにより、ゲート駆動回路の負荷を小さくすることが可能となる。図6ではスプリットゲート構造を示しているが、テラスゲート構造でも同じ効果を得ることができる。
【0038】
(第2変形例)
次に、第3実施形態の第2変形例による電力用半導体装置の構成を図7に示す。この第2変形例による電力用半導体装置は、図6に示す第1変形例において、パワーMOSFET10DをパワーMOSFET10Eに置き換えた構成となっている。パワーMOSFET10Eは、パワーMOSFET10Dにおいて、スプリットゲート下のp−型ピラー層12の表面にのみp型ゲート層30を形成した構成となっている。
【0039】
MOSゲートの周期を広くして、且つスプリットゲート構造とし、p型ベース層15の間隔も広くすると、MOSゲート容量が小さくなるだけでなく、p型ベース層15同士で挟まれたJFET領域の抵抗が小さくなり、オン抵抗を小さくすることが可能となる。しかし、p型ベース層15の間隔を広くしすぎると、p型ベース層15の端部に電界が集中し、耐圧が低下してしまう。そこで、p−型ピラー12の表面にp型ゲート層30を加えることで電界を緩和し、耐圧低下を抑制することが可能になる。p−型ピラー層12の表面にのみp型ゲート層30を形成するので、オン抵抗は増加しない。
【0040】
また、スーパージャンクション構造を格子状、MOSゲートをストライプ状に形成し、スーパージャンクション構造の横方向周期を狭く、MOSゲートの横方向周期をスーパージャンクション構造の周期よりも広くしても、低オン抵抗で、且つ高速なスイッチングが実現できる。
【0041】
(第4実施形態)
次に、本発明の第4実施形態によるフライバックコンバータの構成を図8に示す。図8は本実施形態によるフライバックコンバータの構成を模式的に示す回路図である。この実施形態によるフライバックコンバータは、電源Vinと、電力用半導体装置1と、この電力用半導体装置1と並列に接続されたキャパシタCrと、変圧器3と、ダイオードDと、並列に接続されたキャパシタCoおよび抵抗Roとを備えている。電力用半導体装置1は、第1乃至第3実施形態のうちのいずれかの電力用半導体装置であって、パワーMOSFET10と、SBD20とを備えている。
【0042】
本実施形態においては、MOSFETと並列にキャパシタンスCoを接続することにより、図9に示すようにターンオフ時の電圧変化dV/dtを抑えて、ドレイン電圧Vdが上昇しないうちに電流Idを遮断するソフトスイッチングを実現している。ターンオフ損失はドレイン電流Idとドレイン電圧Vdの積で決まるので、ドレイン電圧Vdが小さいソフトスイッチングでは、ターンオフ損失が小さい。また、スイッチング時に大きな電圧の変化や電流の変化があることで電磁波ノイズが発生することから、ソフトスイッチングでは、ノイズの小さいスイッチングが可能となる。
【0043】
また、並列にするキャパシタンスCoを大きくすることにより電圧変化dV/dtを小さくすることが可能である。図1乃至図7に示したスーパージャンクション構造を有するパワーMOSFETおよびスーパージャンクション構造を有しないパワーMOSFETのソース・ドレイン間の容量−電圧特性を図10に示す。図10のグラフg1は図1乃至図7に示したスーパージャンクション構造を有するパワーMOSFETのソース・ドレイン間の容量−電圧特性であり、グラフg2はスーパージャンクション構造を有しないパワーMOSFETのソース・ドレイン間の容量−電圧特性である。図10からわかるように、図1乃至図7に示したスーパージャンクション構造を有するパワーMOSFETは、スーパージャンクション構造を有しないパワーMOSFETに比べて低いドレイン電圧でのドレイン・ソース間容量Cdsが大きいため、低ドレイン電圧の電圧変化dV/dtが抑えられ、並列接続するキャパシタンスCoを小さくすることが可能となる。また、図1に示すように並列接続するSBD20もスーパージャンクション構造を有するため、更にキャパシタンスCoを小さくすることが可能となる。ゲート容量を小さくし、スイッチング周波数を充分に高周波化することが可能であれば、並列に接続するキャパシタンスCoを無くして、MOSFETとSBDの容量のみで抑えこんだdV/dtで動作させることも可能である。
【0044】
(第5実施形態)
次に、本発明の第5実施形態による電力用半導体装置を図11を参照して説明する。図11は本実施形態による電力用半導体装置の構成を示す断面図である。この実施形態による電力用半導体装置は、SBDが内蔵されたパワーMOSFETを備えている。本実施形態の電力用半導体装置は、第1乃至第3実施形態と異なり、p型ベース層12にはn型ソース層16が1個しか形成されず、隣接する2個のp型ベース層12の相対する側(一方の側)に寄ってn型ソース層17が形成される。隣接する2個のp型ベース層12の相対する側に寄って形成された2個のn型ソース層17は、上記隣接する2個のp型ベース層12に接するようにゲート絶縁膜18を介して形成された1個のゲート電極19を共有する。p型ベース層12の他方の側は、SBDとして動作する領域となる。また、本実施形態においては、ソース電極17はゲート電極19が形成された領域を除いた領域上に形成されており、n−ドリフト層11とはショットキー接合をする。
【0045】
本実施形態による電力用半導体装置は、1チップでパワーMOSFETとSBDを形成した構造となっており、パワーMOSFETとSBDを接続する工程を省くことが可能となる。この場合の内蔵pnダイオードは存在するので、白金を拡散するなどによりライフタイムを短くすることが望ましい。
【0046】
更に、スーパージャンクション構造とMOSゲート構造を直交させるようなストライプ構造とすることで、オン抵抗を低減することが可能となる。しかし、図11に示す構造で、スーパージャンクション構造とMOSゲート構造をストライプ状に形成すると、MOSFETとして動作する領域とSBDとして動作する領域がp−型ピラー層12より区切られてしまい、図2に示すように同一基板上に別々に形成したのと同様になってしまう。
【0047】
そこで、図12に示すような構造にすると、MOSFETとSBDの領域には区切りが無いため、チップ面積が大きくなったと場合と同様となり、オン抵抗は低減する。もしくは、同じオン抵抗を実現するためのチップ面積を小さくすることが可能となる。更に、MOSゲートの横方向周期WMOSを、スーパージャンクション構造の横方向周期WSJよりも広くすることで、ゲート容量を小さくすることが可能となり、高速化、ゲート駆動回路の負荷の低減が可能である。また、図13に示すように、ゲート電極19をスプリットゲート構造とすることで、更に低ゲート容量化が実現できる。
【0048】
また、スプリットゲート構造とすることで、p型ベース層15の端部の電界が増加し、耐圧が低下してしまうこともあるが、図14に示すようにp−型ピラー層12表面にのみp型ゲート層30を形成することで電界が緩和され、耐圧の低下が抑制できる。
【0049】
そして、図11乃至図14に示したSBDを内蔵したパワーMOSFETは、図8に示すようなフライバックコンバータのMOSFETとダイオード部分に適用が可能であり、スイッチング素子にキャパシタンスが並列接続されるソフトスイッチング回路に有効である。
【0050】
(第6実施形態)
次に、本発明の第6実施形態による電力用半導体装置の構成を図15に示す。図15は、本実施形態による電力用半導体装置の構成を示す断面図である。この実施形態による電力用半導体装置は、第1実施形態に係るスーパージャンクション構造を有するパワーMOSFET10と、このパワーMOSFETに並列に接続されたSBD20Aとを備えている。このSBD20Aは、第1実施形態に係るSBD20において、p−型ピラー層23を削除するとともに、n−型ドリフト層22、ガードリング層24、およびn+型カソード層26をワイドバンドギャップ半導体で形成した構成となっている。
【0051】
通常、シリコンを用いたSBDではオン抵抗が高いため、耐圧は200V程度が限界である。このため、第1乃至第3実施形態ではスーパージャンクション構造を用いることで低いオン抵抗となるようにし、耐圧を600V程度まで高くしていた。
【0052】
しかし、本実施形態においては、p−型ピラー層を削除するとともに、n−型ドリフト層22、ガードリング層24、およびn+型カソード層26の材料としてSiCやGaNなどのワイドバンドギャップ半導体を用いることで、スーパージャンクション構造を用いなくとも低いオン抵抗でかつ高耐圧なSBD20Aを実現している。このSBD20Aを、スーパージャンクション構造を有するMOSFET10と並列に接続することにより、ソフトスイッチングのターンオン時に高速なリカバリーが期待でき、低損失化が可能となる。
【0053】
また、ワイドバンドギャップ半導体からなるSBD20Aの代わりに、図16に示すように、基板42上に形成された真性GaN層44と、このGaN層44上に形成されたn−型AlGaN層46と、n−型AlGaN層46上に形成されたアノード電極25およびカソード電極27とを備えた、AlGaN/GaNヘテロ構造の横型SBD20Bを用いても低いオン抵抗かつ高耐圧を得ることができる。横型SBD20Bは、絶縁膜48を挟んでn−型AlGaN層46上に、アノード電極25とカソード電極27を形成することでフィールドプレート構造を形成し、高耐圧化を実現している。アノード電極25は、Au/Niなどを用いることで、n−AlGaN層46とショットキー接合を形成し、カソード電極27は、Ti/Alなどを用いることでn−AlGaN層46とオーミック電極を形成することが可能である。
【0054】
この場合においても、MOSFET内蔵のpnダイオードは存在するので、白金を拡散するなどによりライフタイムを短くして、オン電圧を大きく、且つ、リカバリーを高速にしておくことが望ましい。
【0055】
また、第6実施形態において、パワーMOSFET10を、第3の実施形態と同様に、図17乃至図19に示すようにMOSゲート構造の横方向周期を広くしたパワーMOSFET10Cに置き換える(図17参照)、またはスプリットゲート構造を有するパワーMOSFET10D、10Eに置き換える(図18、図19参照)ことでゲート容量を低減し、高速化やゲート駆動回路の負荷の低減が可能となる。そして、図8に示したようなソフトスイッチング回路に適用することができる。なお、図17乃至図19において、ワイドバンドギャップ半導体で形成されたSBD20Aを、AlGaN/GaNヘテロ構造の横型SBD20Bで置き換えても同様の効果を得ることができる。
【0056】
(第7実施形態)
次に、本発明の第7実施形態による電力用半導体装置の構成を図20に示す。図20は本実施形態による電力用半導体装置の構成を示す図である。
【0057】
本実施形態は、SBDが内蔵されたスーパージャンクション構造のパワーMOSFETと、ワイドバンドギャップ半導体で形成されたSBD20Aを並列接続した構造となっている。これにより、ゲート制御信号のタイミングが遅れるなどにより、大きな電圧が加わっても、内蔵されたSBDとワイドバンドギャップ半導体SBDで流せる電流が大きいため、内蔵されたpnダイオードには殆ど電流が流れずに、高速なリカバリーを保つことが可能となる。確実に、ワイドバンドギャップ半導体で形成されたSBD20Aに電流を流すために、スーパージャンクション構造を有するMOSFETのn−型ドリフト層11のキャリアライフタイムは短いことが望ましい。
【0058】
以上説明したように、本発明の各実施形態によれば、ソフトスイッチング方式に適したパワーMOSFETを有する電力用半導体装置を得ることができる。これにより、電源回路の高効率化および小型化をはかることができる。
【0059】
そしてまた、本発明の各実施形態はソフトスイッチング回路において低損失を実現するMOSFETやSBDの構造に関する発明であるため、スーパージャンクション構造の形成方法には依存せず、形成することができる。例えば、イオン注入と埋め込みエピを繰り返すマルチエピ法やトレンチ溝内を結晶成長により埋め戻す方法などによって形成することができる。
【0060】
また、キャリアライフタイムを短くする方法を述べているが、本発明の各実施形態はライフタイムを短くすることにより内蔵pnダイオードのオン電圧を上げ、リカバリータイムを短くすることに効果があり、その方法には制限されない。白金拡散や電子線照射、プロトン照射などを用いて説明したが、これらだけなく、他の方法やこれらを複合的に組み合わせた方法などでも形成することができる。
【0061】
以上、本発明を第1乃至第7実施形態により説明したが、この発明は、第1乃至第7実施形態に限定されるものではなく、これ以外にも当該技術者が容易に考え得る変形はすべて適用可能である。例えば、MOSFETはnチャネル型であったが、pチャネル型としてもよい。さらに、各実施形態では、縦型スーパージャンクション構造を有するMOSFETを例にとって説明したが、横型スーパージャンクション構造を有するMOSFETを用いてもよい。
【図面の簡単な説明】
【0062】
【図1】本発明の第1実施形態による電力用半導体装置の構成を示す断面図。
【図2】第1実施形態の変形例による電力用半導体装置の構成を示す断面図。
【図3】本発明の第2実施形態による電力用半導体装置の構成を示す断面図。
【図4】第2実施形態の変形例による電力用半導体装置の構成を示す断面図。
【図5】本発明の第3実施形態による電力用半導体装置の構成を示す斜視図。
【図6】第3実施形態の第1変形例による電力用半導体装置の構成を示す斜視図。
【図7】第3実施形態の第2変形例による電力用半導体装置の構成を示す斜視図。
【図8】本発明の第4実施形態によるソフトスイッチング・フライバックコンバータの構成を示す回路図。
【図9】第4実施形態のスイッチング波形を示す図。
【図10】第4実施形態に係るパワーMOSFETのソース・ドレイン間容量−電圧特性を示すグラフ。
【図11】本発明の第5実施形態による電力用半導体装置の構成を示す断面図。
【図12】第5実施形態の第1変形例に係るパワーMOSFETの構成を示す斜視図。
【図13】第5実施形態の第2変形例に係るパワーMOSFETの構成を示す斜視図。
【図14】第5実施形態の第3変形例に係るパワーMOSFETの構成を示す斜視図。
【図15】本発明の第6実施形態による電力用半導体装置の構成を示す断面図。
【図16】第6実施形態の第1変形例による電力用半導体装置の構成を示す断面図。
【図17】第6実施形態の第2変形例による電力用半導体装置の構成を示す図。
【図18】第6実施形態の第3変形例による電力用半導体装置の構成を示す図。
【図19】第6実施形態の第4変形例による電力用半導体装置の構成を示す図。
【図20】本発明の第7実施形態による電力用半導体装置の構成を示す図。
【符号の説明】
【0063】
10 パワーMOSFET
11 n−型ドリフト層
12 p型ピラー層
13 n+ドレイン層
14 ドレイン電極
15 p型ベース層
16 n+ソース層
17 ソース電極
18 ゲート絶縁膜
19 ゲート電極
20 SBD(ショットキーバリアダイオード)
22 n−型ドリフト層
23 p−型ピラー層
24 ガードリング層
25 アノード電極
26 n+カソード層
27 カソード電極
【技術分野】
【0001】
本発明は電力用半導体素子に関する。
【背景技術】
【0002】
スイッチング電源やインバータなどの電源回路において、高効率化・小型化が望まれている。その方策の一つとして、電源回路における電力用スイッチング素子の低損失化が挙げられる。具体的な低損失化の方法は、スイッチング素子のオン電圧を低減させることによる導通損失の低減や、スイッチングチャージを低減させることによるスイッチング損失の低減等があげられる。このような低損失化を行うことにより、回路効率を上げることが可能となり、加えて、スイッチング周波数を高周波化して回路内の受動素子を小さくすることによって電源の小型化が可能となる。従来は、高電圧・大電流がスイッチング素子に加わった状態でスイッチングを行うハードスイッチングが用いられていた。しかし、この場合、スイッチング周波数を高周波化することによるスイッチング時に生じるノイズの増加が問題となる。
【0003】
そこで、ノイズを増加させずに高効率化・小型化を実現する手段として、ソフトスイッチング回路技術が開発されている(例えば、特許文献1参照)。ソフトスイッチングでは、電圧が殆ど加わっていない状態でスイッチングを行うことで、スイッチング損失は無視できるほど小さくでき、且つ、スイッチング時のノイズも小さくできる。
【0004】
従来の電源回路では、スイッチング素子として、縦型パワーMOSFETが広く使われており、スイッチング方式がソフトスイッチングとなっても縦型パワーMOSFETは、最も使用されるスイッチング素子の一つである。しかし、従来使用していたパワーMOSFETを用いても、スイッチング方式が異なることで、素子に要求される性能が異なり、従来の素子を用いても回路の性能を充分に引き出すことができない。
【特許文献1】特開2000−156978号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、ソフトスイッチングに適したパワーMOSFETを有する電力用半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一態様による電力用半導体装置は、第1導電型の第1半導体層と、前記第1半導体層中に膜面方向に周期的に配置された複数の柱状の第2導電型の第2半導体層と、前記第1半導体層の一方の側の表面に設けられ前記第1半導体層と電気的に接続された第1電極と、前記第1半導体層の他方の側の表面領域に選択的に設けられ前記第2半導体層と接続する複数の第2導電型の第3半導体層と、前記第3半導体層の表面に選択的に設けられた第1導電型の第4半導体層と、前記第3半導体層および前記第4半導体層の表面に接するように設けられた第2電極と、隣接する前記第3半導体層間の前記第1半導体層上にゲート絶縁膜を介して設けられたゲート電極と、を有する電力用スイッチング素子と、前記電力用スイッチング素子の第1電極にカソードが接続され、前記電力用スイッチング素子の第2電極にアノード電極が接続されたショットキーバリアダイオードとを備えたことを特徴とする。
【発明の効果】
【0007】
本発明によれば、ソフトスイッチング方式に適したパワーMOSFETを有する電力用半導体装置を得ることができる。
【発明を実施するための最良の形態】
【0008】
まず、本発明の実施形態を説明する前に、本発明に至った経緯を説明する。
【0009】
ソフトスイッチング方式を用いた電源回路に要求される性能を満たすパワーMOSFETを実現することで、高効率・小型・低ノイズである電源が実現可能であると本発明者達は考えた。ソフトスイッチング回路に使用するスイッチング素子に要求される性能は、
(1)オン電圧が小さい
(2)入力ゲート容量が小さい
(3)並列ダイオードのリバースリカバリーが高速である
ことの3点である。
【0010】
まず、スイッチング損失が無視できるくらい小さいソフトスイッチング方式では、損失の殆どが導通損失となるため、オン電圧が小さいことが高効率化のために最も重要な点となる。そして、電圧が殆ど加わらない間の短い時間でスイッチングを行うことのためと、ゲートドライバの損失を小さくするためにゲート入力容量が小さいことが望まれる。最後に、ソフトスイッチングでは並列ダイオードがオンの状態で、スイッチング素子をオフの状態からオンの状態へスイッチさせるため、スイッチング素子のターンオン動作はダイオードのリカバリー動作、すなわちダイオードのオンからオフに切り替わる動作を伴う。このため、ターンオン損失には、スイッチング素子自体のターンオン損失とダイオードのリカバリー損失の和となる。このため、損失の小さい高速な並列ダイオードが必要になる。特に、パワーMOSFETでは、p型のベース領域とn型のドリフト領域で構成される内蔵ダイオードを有するため、この内蔵ダイオードの特性がターンオン損失を決めることになる。
【0011】
そこで、本発明者達は、パワーMOSFETに、リカバリー損失の小さなダイオードを組み合わせることによって、ソフトスイッチング方式に適したパワーMOSFETを有する電力用半導体装置を得ることができると考えた。
【0012】
以下、本発明の実施形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付している。
【0013】
(第1実施形態)
次に、本発明の第1実施形態による電力用半導体装置の構成を図1に示す。図1は、本実施形態による電力用半導体装置の構成を示す断面図である。この実施形態による電力用半導体装置は、パワーMOSFET10と、ショットキーバリアダイオード(以下、SBDとも云う)20を備えている。
【0014】
このパワーMOSFET10は、n−型ドリフト層11と、このn−型ドリフト層11中に形成される複数のp−型ピラー層12とから構成されるスーパージャンクション構造を有している。n−型ドリフト層11の一方の表面(図面中では下側の表面)に、n−型ドリフト層11よりも高濃度なn+型ドレイン層13が形成され、このn+型ドレイン層13の、n−型ドリフト層11とは反対側の面にはドレイン電極14が形成されている。このドレイン電極14はドレイン端子35に接続される。なお、n−型ドリフト層11とn+型ドレイン層13の形成方法は、n−型ドリフト層11の片面に不純物拡散して形成しても良いし、n+型ドレイン層13を基板としてn−型ドリフト層11を結晶成長しても良い。
【0015】
n−型ドリフト層11の他方の表面(n+型ドレイン層13と反対側の表面)領域には、p−型ピラー層12毎に設けられ、対応するp−型ピラー層12に接続するp型ベース層15が紙面に垂直な方向に延在するようにストライプ状に形成されている。各p型ベース層15の表面には2個のn型ソース層16が、紙面に垂直な方向に延在するようにストライプ状に形成されている。なお、p型ベース層15はチャネルとなる。
【0016】
また、p型ベース層15間のn型ドリフト層11、隣接する2つのp型ベース層15、およびこれらのベース層15に設けられたn型のソース層16に接するように、例えばシリコン酸化膜からなる膜厚約0.1μmのゲート絶縁膜18が紙面に垂直な方向に延在するようにストライプ状に形成されている。そして、ゲート絶縁膜18上にゲート電極19が、それぞれ紙面に垂直な方向に延在するようにストライプ状に形成されている。ゲート電極19は、共通のゲート端子31に接続されている。
【0017】
また、隣接するゲート電極19間に挟まれた領域に、同一のp型ベース層15に設けられたn型ソース層16と、これらのn型ソース層16間のp型ベース層15とに接するように、ソース電極17が紙面に垂直な方向にストライプ状に形成されている。ソース電極17は共通のソース端子33に接続されている。なお、ゲート電極19とソース電極17はゲート絶縁膜18によって電気的に絶縁されている。
【0018】
一方、SBD20は、パワーMOSFET10のソース・ドレイン電極間に並列に接続され、スーパージャンクション構造を有している。SBD20においては、n−型ドリフト層22と、このn−型ドリフト層22中に設けられた複数のp−型ピラー層23とでスーパージャンクション構造が形勢されている。n−型ドリフト層22の一方の表面領域には、
p−型ピラー層23毎に設けられ、対応するp−型ピラー層23に接続するガードリング層24が紙面に垂直な方向に延在するようにストライプ状に形成されている。
【0019】
隣接するガードリング層24およびこれらのガードリング層24間のn−型ドリフト層22に接するようにアノード電極25が設けられ、このアノード電極25はパワーMOSFET10のソース端子33に接続される。なお、アノード電極25とn−ドリフト層22とでショットキー接合を形成している。
【0020】
また、n−型ドリフト層22のもう一方の表面(ガードリング層24が形成された側とは反対側の表面)には、n+カソード層26が形成され、このn+カソード層26はカソード電極27と電気的に接続されている。カソード電極27はパワーMOSFET10のドレイン端子35に接続される。
【0021】
一般にソフトスイッチング回路において、MOSFETのターンオンし始めた状態では、ダイオードに電流が流れている。このため、ターンオン時にはダイオードのリカバリー動作が伴い、損失が発生する。MOSFETの内蔵ダイオードはpnダイオードであり、pnダイオードはバイポーラ素子のためリカバリー動作が遅い。
【0022】
本実施形態では、パワーMOSFET10にSBD20が並列に接続された構造となっている。そして、バイポーラ素子であるpnダイオードに比べて、ユニポーラ素子であるSBDは高速なリカバリーが可能である。このため、本実施形態においては、パワーMOSFET10に内蔵されたダイオード(本実施形態においては、p型ベース層15とn−ドリフト層11とによって形成されるダイオード)のリカバリーによるターンオン損失の増加を防ぐことが可能となる。そして、一般にpnダイオードのしきい値電圧は0.7V程度であるのに対して、SBDのしきい値電圧は0.3V程度と低い。このため、本実施形態においては、p型ベース層15とn−型ドリフト層11で構成されるpn内蔵ダイオードではなく、SBD20に電流が流れる。
【0023】
そして、パワーMOSFET10の内蔵ダイオードのオン電圧を大きくすることで、完全にSBD20にのみ電流を流すことが可能となる。パワーMOSFET10の内蔵ダイオードのオン電圧を大きくすることは、パワーMOSFET10のn−ドリフト層11のキャリアライフタイム(再結合するまでの時間)を短くすることによって実現できる。キャリアライフタイムは、n−ドリフト層11に白金や金をドーピングしたり、電子線やプロトンを照射したりすることによって、1μs以下と短くすることが可能である。これにより、内蔵ダイオードのオン電圧を0.2V以上大きくすることが可能である。仮に、大きな電圧が加わり、内蔵ダイオードがオン状態になったとしても、ライフタイムを短くすることで、内蔵ダイオードが高速化されているので、リカバリー損失の増加は小さい。
【0024】
また、SBD20の逆方向リーク電流を抑えるために、ショットキーバリア高さの高い白金などをアノード電極25に用いることが望ましい。これにより、逆方向リークが小さく、且つ、高温での動作が可能となる。ショットキーバリア高さが大きくなると、SBD20のしきい値電圧も大きくなるので、内蔵pnダイオードのオン電圧との違いが小さくなってしまう。この場合においても、パワーMOSFET10のライフタイムを短くすることで内蔵ダイオードのオン電圧を大きくしてSBD20のオン電圧との違いを大きくすることが可能となり、SBD20のショットキーバリア高さを大きくすることができる。
【0025】
さらにまた、本実施形態のSBD20において、ガードリング層24とn−ドリフト層22で形成される寄生pnダイオードが存在する。こちらの寄生pnダイオードも動作させないようにするために、SBD20内のキャリアライフタイムを短くすればよい。SBD20はユニポーラ素子であるため、そのオン電圧は、ライフタイムに依存しないので、ライフタイムを短くしてもオン電圧は増加せず、寄生pnダイオードを動作し難くすることが可能である。
【0026】
以上説明したように、本実施形態によれば、ソフトスイッチング方式に適したパワーMOSFETを有する電力用半導体装置を得ることができる。
【0027】
(変形例)
図2に第1実施形態による電力用半導体装置の変形例の構成を示す。この変形例の電力用半導体装置は、パワーMOSFET10とSBD20を同一基板上に形成している。パワーMOSFET10とSBD20のどちらも同じスーパージャンクション構造を有していることから、同一の工程で形成することが可能である。
【0028】
また、MOSFET10よりもSBD20のチップ面積を大きくすることで、SBD内20の電流密度を小さくして、MOSFET10の内蔵ダイオードとSBD20のオン電圧の差を広げ、確実にSBD20のみに電流を流すことが可能となる。
【0029】
この変形例も第1実施形態と同様に、ソフトスイッチング方式に適したパワーMOSFETを有する電力用半導体装置を得ることができる。
【0030】
(第2実施形態)
次に、本発明の第2実施形態による電力用半導体装置を、図3を参照して説明する。図3は、本実施形態の電力用半導体装置の構成を示す断面図である。この実施形態の電力用半導体装置は、パワーMOSFET10Aと、SBD20とを備えている。
【0031】
このパワーMOSFET10Aは、図1に示した第1実施形態に係る素子と同様にスーパージャンクション構造を有するパワーMOSFETであるが、ゲート電極19を2つに分割されたスプリットゲート構造のゲート電極19aに置き換えた構成となっている。このスプリットゲート構造のゲート電極19aを用いたことにより、ゲート・ドレイン間容量を小さくすることができる。ソフトスイッチングにおいて、高速なスイッチングを行うのに重要なことは、ゲート入力容量を小さくすることである。ソフトスイッチングでは、ドレイン電圧が大きくなる前にスイッチングを行うため、低ドレイン電圧時のゲート・ソース間容量とゲート・ドレイン間容量を小さくしなければならない。このため、ゲート長が短いことが望ましく、スプリットゲート構造とすることで、ゲート容量を小さくでき、第1実施形態に比べてより高速なスイッチングが可能となる。
【0032】
なお、この第2実施形態も、ソフトスイッチング方式に適したパワーMOSFETを有する電力用半導体装置を得ることができる。
【0033】
(変形例)
図4に第2実施形態による電力用半導体装置の変形例の構成を示す。この変形例の電力用半導体装置は、第2実施形態に係るパワーMOSFET10AをパワーMOSFET10Bに置き換えた構成となっている。本変形例のパワーMOSFET10Bは、パワーMOSFET10Aのゲート電極19aをテラスゲート構造のゲート電極19bに置き換えた構成となっている。これにより、第2実施形態のスプリットゲート構造と同様にゲート・ドレイン間容量を小さくすることができ、高速化が可能となる。なお、ゲート電極はスプリットゲート構造とテラスゲート構造を組み合わせた構造でもよい。
【0034】
(第3実施形態)
次に、本発明の第3実施形態による電力用半導体装置を、図5を参照して説明する。図5は本実施形態による電力用半導体装置の構成を模式的に示す斜視図である。本実施形態による電力用半導体装置は、第1実施形態のパワーMOSFET10をパワーMOSFET10Cに置き換えた構成となっている。
【0035】
図1に示す第1実施形態による電力用半導体装置のパワーMOSFET10は、p−型ピラー層12が紙面に垂直な方向にストライプ状に形成され、チャネルとなるp型ベース層15も紙面に対して垂直な方向に形成されていたので、p−型ピラー層12とゲート電極19は同一方向にストライプ状に形成されていた。これに対して本実施形態に係るパワーMOSFET10Cにおいては、p−型ピラー層12とゲート電極19が直交する方向にストライプ状に形成された構成となっている。したがって、p型ベース層15、このp型ベース層内に形成されるn型ソース層16、およびソース電極17も、p−型ピラー層12がストライプ状に形成される方向と直交する方向にストライプ状に形成されている。なお、本実施形態に係るパワーMOSFET10Cは、p型ベース層15、このp型ベース層15内に形成されるn型ソース層16、ソース電極17、およびゲート電極が、p−型ピラー層12がストライプ状に形成される方向と直交する方向にストライプ状に形成され以外は、第1実施形態に係るパワーMOSFET10と同じ構成となっている。もちろん、本実施形態においても、図5に示すように、n−型ドリフト層11とp−型ピラー層12がスーパージャンクション構造を形成する。
【0036】
パワーMOSFETのオン抵抗は、スーパージャンクション構造の横方向周期WSJに比例するので、低いオン抵抗とするために横方向周期WSJは狭くしたい。一方、パワーMOSFETのゲート容量は、MOSFETのゲートの面積に比例するので、低いゲート容量とするためにゲート構造の横方向周期WMOSは広くしたい。そこで本実施形態のように、スーパージャンクション構造とMOSゲート構造を直交したストライプ状に形成することで、それぞれ別の周期で形成することが可能となる。そして本実施形態のように、スーパージャンクション構造の横方向周期WSJよりもMOSゲート構造の横方向周期WMOSの方を広くすることにより、低いオン抵抗でかつ高速なスイッチングを実現することができる。また、本実施形態においては、図5に示すように、パワーMOSFET10Cにスーパージャンクション構造を有するSBD20を並列に接続することで、低損失なソフトスイッチング素子を実現することができる。
【0037】
(第1変形例)
次に、第3実施形態の第1変形例による電力用半導体装置の構成を図6に示す。この第1変形例による電力用半導体装置は、図5に示す第3実施形態において、パワーMOSFET10CをパワーMOSFET10Dに置き換えた構成となっている。パワーMOSFET10Dは、パワーMOSFET10Cにおいて、ゲート電極19をスプリットゲート構造とした構成となっている。ゲート電極19をスプリットゲート構造とすることで、更に低ゲート容量化が実現でき、高速化が可能となる。これにより、ゲート駆動回路の負荷を小さくすることが可能となる。図6ではスプリットゲート構造を示しているが、テラスゲート構造でも同じ効果を得ることができる。
【0038】
(第2変形例)
次に、第3実施形態の第2変形例による電力用半導体装置の構成を図7に示す。この第2変形例による電力用半導体装置は、図6に示す第1変形例において、パワーMOSFET10DをパワーMOSFET10Eに置き換えた構成となっている。パワーMOSFET10Eは、パワーMOSFET10Dにおいて、スプリットゲート下のp−型ピラー層12の表面にのみp型ゲート層30を形成した構成となっている。
【0039】
MOSゲートの周期を広くして、且つスプリットゲート構造とし、p型ベース層15の間隔も広くすると、MOSゲート容量が小さくなるだけでなく、p型ベース層15同士で挟まれたJFET領域の抵抗が小さくなり、オン抵抗を小さくすることが可能となる。しかし、p型ベース層15の間隔を広くしすぎると、p型ベース層15の端部に電界が集中し、耐圧が低下してしまう。そこで、p−型ピラー12の表面にp型ゲート層30を加えることで電界を緩和し、耐圧低下を抑制することが可能になる。p−型ピラー層12の表面にのみp型ゲート層30を形成するので、オン抵抗は増加しない。
【0040】
また、スーパージャンクション構造を格子状、MOSゲートをストライプ状に形成し、スーパージャンクション構造の横方向周期を狭く、MOSゲートの横方向周期をスーパージャンクション構造の周期よりも広くしても、低オン抵抗で、且つ高速なスイッチングが実現できる。
【0041】
(第4実施形態)
次に、本発明の第4実施形態によるフライバックコンバータの構成を図8に示す。図8は本実施形態によるフライバックコンバータの構成を模式的に示す回路図である。この実施形態によるフライバックコンバータは、電源Vinと、電力用半導体装置1と、この電力用半導体装置1と並列に接続されたキャパシタCrと、変圧器3と、ダイオードDと、並列に接続されたキャパシタCoおよび抵抗Roとを備えている。電力用半導体装置1は、第1乃至第3実施形態のうちのいずれかの電力用半導体装置であって、パワーMOSFET10と、SBD20とを備えている。
【0042】
本実施形態においては、MOSFETと並列にキャパシタンスCoを接続することにより、図9に示すようにターンオフ時の電圧変化dV/dtを抑えて、ドレイン電圧Vdが上昇しないうちに電流Idを遮断するソフトスイッチングを実現している。ターンオフ損失はドレイン電流Idとドレイン電圧Vdの積で決まるので、ドレイン電圧Vdが小さいソフトスイッチングでは、ターンオフ損失が小さい。また、スイッチング時に大きな電圧の変化や電流の変化があることで電磁波ノイズが発生することから、ソフトスイッチングでは、ノイズの小さいスイッチングが可能となる。
【0043】
また、並列にするキャパシタンスCoを大きくすることにより電圧変化dV/dtを小さくすることが可能である。図1乃至図7に示したスーパージャンクション構造を有するパワーMOSFETおよびスーパージャンクション構造を有しないパワーMOSFETのソース・ドレイン間の容量−電圧特性を図10に示す。図10のグラフg1は図1乃至図7に示したスーパージャンクション構造を有するパワーMOSFETのソース・ドレイン間の容量−電圧特性であり、グラフg2はスーパージャンクション構造を有しないパワーMOSFETのソース・ドレイン間の容量−電圧特性である。図10からわかるように、図1乃至図7に示したスーパージャンクション構造を有するパワーMOSFETは、スーパージャンクション構造を有しないパワーMOSFETに比べて低いドレイン電圧でのドレイン・ソース間容量Cdsが大きいため、低ドレイン電圧の電圧変化dV/dtが抑えられ、並列接続するキャパシタンスCoを小さくすることが可能となる。また、図1に示すように並列接続するSBD20もスーパージャンクション構造を有するため、更にキャパシタンスCoを小さくすることが可能となる。ゲート容量を小さくし、スイッチング周波数を充分に高周波化することが可能であれば、並列に接続するキャパシタンスCoを無くして、MOSFETとSBDの容量のみで抑えこんだdV/dtで動作させることも可能である。
【0044】
(第5実施形態)
次に、本発明の第5実施形態による電力用半導体装置を図11を参照して説明する。図11は本実施形態による電力用半導体装置の構成を示す断面図である。この実施形態による電力用半導体装置は、SBDが内蔵されたパワーMOSFETを備えている。本実施形態の電力用半導体装置は、第1乃至第3実施形態と異なり、p型ベース層12にはn型ソース層16が1個しか形成されず、隣接する2個のp型ベース層12の相対する側(一方の側)に寄ってn型ソース層17が形成される。隣接する2個のp型ベース層12の相対する側に寄って形成された2個のn型ソース層17は、上記隣接する2個のp型ベース層12に接するようにゲート絶縁膜18を介して形成された1個のゲート電極19を共有する。p型ベース層12の他方の側は、SBDとして動作する領域となる。また、本実施形態においては、ソース電極17はゲート電極19が形成された領域を除いた領域上に形成されており、n−ドリフト層11とはショットキー接合をする。
【0045】
本実施形態による電力用半導体装置は、1チップでパワーMOSFETとSBDを形成した構造となっており、パワーMOSFETとSBDを接続する工程を省くことが可能となる。この場合の内蔵pnダイオードは存在するので、白金を拡散するなどによりライフタイムを短くすることが望ましい。
【0046】
更に、スーパージャンクション構造とMOSゲート構造を直交させるようなストライプ構造とすることで、オン抵抗を低減することが可能となる。しかし、図11に示す構造で、スーパージャンクション構造とMOSゲート構造をストライプ状に形成すると、MOSFETとして動作する領域とSBDとして動作する領域がp−型ピラー層12より区切られてしまい、図2に示すように同一基板上に別々に形成したのと同様になってしまう。
【0047】
そこで、図12に示すような構造にすると、MOSFETとSBDの領域には区切りが無いため、チップ面積が大きくなったと場合と同様となり、オン抵抗は低減する。もしくは、同じオン抵抗を実現するためのチップ面積を小さくすることが可能となる。更に、MOSゲートの横方向周期WMOSを、スーパージャンクション構造の横方向周期WSJよりも広くすることで、ゲート容量を小さくすることが可能となり、高速化、ゲート駆動回路の負荷の低減が可能である。また、図13に示すように、ゲート電極19をスプリットゲート構造とすることで、更に低ゲート容量化が実現できる。
【0048】
また、スプリットゲート構造とすることで、p型ベース層15の端部の電界が増加し、耐圧が低下してしまうこともあるが、図14に示すようにp−型ピラー層12表面にのみp型ゲート層30を形成することで電界が緩和され、耐圧の低下が抑制できる。
【0049】
そして、図11乃至図14に示したSBDを内蔵したパワーMOSFETは、図8に示すようなフライバックコンバータのMOSFETとダイオード部分に適用が可能であり、スイッチング素子にキャパシタンスが並列接続されるソフトスイッチング回路に有効である。
【0050】
(第6実施形態)
次に、本発明の第6実施形態による電力用半導体装置の構成を図15に示す。図15は、本実施形態による電力用半導体装置の構成を示す断面図である。この実施形態による電力用半導体装置は、第1実施形態に係るスーパージャンクション構造を有するパワーMOSFET10と、このパワーMOSFETに並列に接続されたSBD20Aとを備えている。このSBD20Aは、第1実施形態に係るSBD20において、p−型ピラー層23を削除するとともに、n−型ドリフト層22、ガードリング層24、およびn+型カソード層26をワイドバンドギャップ半導体で形成した構成となっている。
【0051】
通常、シリコンを用いたSBDではオン抵抗が高いため、耐圧は200V程度が限界である。このため、第1乃至第3実施形態ではスーパージャンクション構造を用いることで低いオン抵抗となるようにし、耐圧を600V程度まで高くしていた。
【0052】
しかし、本実施形態においては、p−型ピラー層を削除するとともに、n−型ドリフト層22、ガードリング層24、およびn+型カソード層26の材料としてSiCやGaNなどのワイドバンドギャップ半導体を用いることで、スーパージャンクション構造を用いなくとも低いオン抵抗でかつ高耐圧なSBD20Aを実現している。このSBD20Aを、スーパージャンクション構造を有するMOSFET10と並列に接続することにより、ソフトスイッチングのターンオン時に高速なリカバリーが期待でき、低損失化が可能となる。
【0053】
また、ワイドバンドギャップ半導体からなるSBD20Aの代わりに、図16に示すように、基板42上に形成された真性GaN層44と、このGaN層44上に形成されたn−型AlGaN層46と、n−型AlGaN層46上に形成されたアノード電極25およびカソード電極27とを備えた、AlGaN/GaNヘテロ構造の横型SBD20Bを用いても低いオン抵抗かつ高耐圧を得ることができる。横型SBD20Bは、絶縁膜48を挟んでn−型AlGaN層46上に、アノード電極25とカソード電極27を形成することでフィールドプレート構造を形成し、高耐圧化を実現している。アノード電極25は、Au/Niなどを用いることで、n−AlGaN層46とショットキー接合を形成し、カソード電極27は、Ti/Alなどを用いることでn−AlGaN層46とオーミック電極を形成することが可能である。
【0054】
この場合においても、MOSFET内蔵のpnダイオードは存在するので、白金を拡散するなどによりライフタイムを短くして、オン電圧を大きく、且つ、リカバリーを高速にしておくことが望ましい。
【0055】
また、第6実施形態において、パワーMOSFET10を、第3の実施形態と同様に、図17乃至図19に示すようにMOSゲート構造の横方向周期を広くしたパワーMOSFET10Cに置き換える(図17参照)、またはスプリットゲート構造を有するパワーMOSFET10D、10Eに置き換える(図18、図19参照)ことでゲート容量を低減し、高速化やゲート駆動回路の負荷の低減が可能となる。そして、図8に示したようなソフトスイッチング回路に適用することができる。なお、図17乃至図19において、ワイドバンドギャップ半導体で形成されたSBD20Aを、AlGaN/GaNヘテロ構造の横型SBD20Bで置き換えても同様の効果を得ることができる。
【0056】
(第7実施形態)
次に、本発明の第7実施形態による電力用半導体装置の構成を図20に示す。図20は本実施形態による電力用半導体装置の構成を示す図である。
【0057】
本実施形態は、SBDが内蔵されたスーパージャンクション構造のパワーMOSFETと、ワイドバンドギャップ半導体で形成されたSBD20Aを並列接続した構造となっている。これにより、ゲート制御信号のタイミングが遅れるなどにより、大きな電圧が加わっても、内蔵されたSBDとワイドバンドギャップ半導体SBDで流せる電流が大きいため、内蔵されたpnダイオードには殆ど電流が流れずに、高速なリカバリーを保つことが可能となる。確実に、ワイドバンドギャップ半導体で形成されたSBD20Aに電流を流すために、スーパージャンクション構造を有するMOSFETのn−型ドリフト層11のキャリアライフタイムは短いことが望ましい。
【0058】
以上説明したように、本発明の各実施形態によれば、ソフトスイッチング方式に適したパワーMOSFETを有する電力用半導体装置を得ることができる。これにより、電源回路の高効率化および小型化をはかることができる。
【0059】
そしてまた、本発明の各実施形態はソフトスイッチング回路において低損失を実現するMOSFETやSBDの構造に関する発明であるため、スーパージャンクション構造の形成方法には依存せず、形成することができる。例えば、イオン注入と埋め込みエピを繰り返すマルチエピ法やトレンチ溝内を結晶成長により埋め戻す方法などによって形成することができる。
【0060】
また、キャリアライフタイムを短くする方法を述べているが、本発明の各実施形態はライフタイムを短くすることにより内蔵pnダイオードのオン電圧を上げ、リカバリータイムを短くすることに効果があり、その方法には制限されない。白金拡散や電子線照射、プロトン照射などを用いて説明したが、これらだけなく、他の方法やこれらを複合的に組み合わせた方法などでも形成することができる。
【0061】
以上、本発明を第1乃至第7実施形態により説明したが、この発明は、第1乃至第7実施形態に限定されるものではなく、これ以外にも当該技術者が容易に考え得る変形はすべて適用可能である。例えば、MOSFETはnチャネル型であったが、pチャネル型としてもよい。さらに、各実施形態では、縦型スーパージャンクション構造を有するMOSFETを例にとって説明したが、横型スーパージャンクション構造を有するMOSFETを用いてもよい。
【図面の簡単な説明】
【0062】
【図1】本発明の第1実施形態による電力用半導体装置の構成を示す断面図。
【図2】第1実施形態の変形例による電力用半導体装置の構成を示す断面図。
【図3】本発明の第2実施形態による電力用半導体装置の構成を示す断面図。
【図4】第2実施形態の変形例による電力用半導体装置の構成を示す断面図。
【図5】本発明の第3実施形態による電力用半導体装置の構成を示す斜視図。
【図6】第3実施形態の第1変形例による電力用半導体装置の構成を示す斜視図。
【図7】第3実施形態の第2変形例による電力用半導体装置の構成を示す斜視図。
【図8】本発明の第4実施形態によるソフトスイッチング・フライバックコンバータの構成を示す回路図。
【図9】第4実施形態のスイッチング波形を示す図。
【図10】第4実施形態に係るパワーMOSFETのソース・ドレイン間容量−電圧特性を示すグラフ。
【図11】本発明の第5実施形態による電力用半導体装置の構成を示す断面図。
【図12】第5実施形態の第1変形例に係るパワーMOSFETの構成を示す斜視図。
【図13】第5実施形態の第2変形例に係るパワーMOSFETの構成を示す斜視図。
【図14】第5実施形態の第3変形例に係るパワーMOSFETの構成を示す斜視図。
【図15】本発明の第6実施形態による電力用半導体装置の構成を示す断面図。
【図16】第6実施形態の第1変形例による電力用半導体装置の構成を示す断面図。
【図17】第6実施形態の第2変形例による電力用半導体装置の構成を示す図。
【図18】第6実施形態の第3変形例による電力用半導体装置の構成を示す図。
【図19】第6実施形態の第4変形例による電力用半導体装置の構成を示す図。
【図20】本発明の第7実施形態による電力用半導体装置の構成を示す図。
【符号の説明】
【0063】
10 パワーMOSFET
11 n−型ドリフト層
12 p型ピラー層
13 n+ドレイン層
14 ドレイン電極
15 p型ベース層
16 n+ソース層
17 ソース電極
18 ゲート絶縁膜
19 ゲート電極
20 SBD(ショットキーバリアダイオード)
22 n−型ドリフト層
23 p−型ピラー層
24 ガードリング層
25 アノード電極
26 n+カソード層
27 カソード電極
【特許請求の範囲】
【請求項1】
第1導電型の第1半導体層と、
前記第1半導体層中に膜面方向に周期的に配置された複数の柱状の第2導電型の第2半導体層と、
前記第1半導体層の一方の側の表面に設けられ前記第1半導体層と電気的に接続された第1電極と、
前記第1半導体層の他方の側の表面領域に選択的に設けられ前記第2半導体層と接続する複数の第2導電型の第3半導体層と、
前記第3半導体層の表面に選択的に設けられた第1導電型の第4半導体層と、
前記第3半導体層および前記第4半導体層の表面に接するように設けられた第2電極と、
隣接する前記第3半導体層間の前記第1半導体層上にゲート絶縁膜を介して設けられたゲート電極と、
を有する電力用スイッチング素子と、
前記電力用スイッチング素子の第1電極にカソードが接続され、前記電力用スイッチング素子の第2電極にアノード電極が接続されたショットキーバリアダイオードと
を備えたことを特徴とする電力用半導体装置。
【請求項2】
前記第1の半導体層および前記第2の半導体層中のキャリアライフタイムが1μs以下であること特徴とする請求項1記載の電力用半導体装置。
【請求項3】
前記ショットキーバリアダイオードが前記電力用スイッチング素子と同一基板上に形成されていることを特徴とする請求項1または2記載の電力用半導体装置。
【請求項4】
前記電力用スイッチング素子の前記第1半導体層と前記第2半導体層がストライプ状に形成され、前記ゲート電極が前記第1半導体層と直交する方向にストライプ状に形成されていることを特徴とする請求項1乃至3のいずれかに記載の電力用半導体装置。
【請求項5】
前記ショットキーバリアダイオードが前記電力用スイッチング素子内に形成されていることを特徴とする請求項3記載の電力用半導体装置。
【請求項1】
第1導電型の第1半導体層と、
前記第1半導体層中に膜面方向に周期的に配置された複数の柱状の第2導電型の第2半導体層と、
前記第1半導体層の一方の側の表面に設けられ前記第1半導体層と電気的に接続された第1電極と、
前記第1半導体層の他方の側の表面領域に選択的に設けられ前記第2半導体層と接続する複数の第2導電型の第3半導体層と、
前記第3半導体層の表面に選択的に設けられた第1導電型の第4半導体層と、
前記第3半導体層および前記第4半導体層の表面に接するように設けられた第2電極と、
隣接する前記第3半導体層間の前記第1半導体層上にゲート絶縁膜を介して設けられたゲート電極と、
を有する電力用スイッチング素子と、
前記電力用スイッチング素子の第1電極にカソードが接続され、前記電力用スイッチング素子の第2電極にアノード電極が接続されたショットキーバリアダイオードと
を備えたことを特徴とする電力用半導体装置。
【請求項2】
前記第1の半導体層および前記第2の半導体層中のキャリアライフタイムが1μs以下であること特徴とする請求項1記載の電力用半導体装置。
【請求項3】
前記ショットキーバリアダイオードが前記電力用スイッチング素子と同一基板上に形成されていることを特徴とする請求項1または2記載の電力用半導体装置。
【請求項4】
前記電力用スイッチング素子の前記第1半導体層と前記第2半導体層がストライプ状に形成され、前記ゲート電極が前記第1半導体層と直交する方向にストライプ状に形成されていることを特徴とする請求項1乃至3のいずれかに記載の電力用半導体装置。
【請求項5】
前記ショットキーバリアダイオードが前記電力用スイッチング素子内に形成されていることを特徴とする請求項3記載の電力用半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【公開番号】特開2006−24690(P2006−24690A)
【公開日】平成18年1月26日(2006.1.26)
【国際特許分類】
【出願番号】特願2004−200584(P2004−200584)
【出願日】平成16年7月7日(2004.7.7)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成18年1月26日(2006.1.26)
【国際特許分類】
【出願日】平成16年7月7日(2004.7.7)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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