【課題】内部回路の動作パラメータなどの設定を行うデータを長期にわたって安定に供給する。
【解決手段】第１の動作モード（ＰＲＯＭ）時には、不揮発性メモリセルに対し非破壊的に書換え可能な態様でデータを書込み、第２の動作モード（ＯＴＰ）時には不揮発性メモリセルに対し、破壊的に書換え不可能な態様でデータを書込む。この不揮発性メモリセルは、記憶素子として、可変磁気抵抗素子を有し、可変磁気抵抗素子の抵抗値に応じて情報を不揮発的に記憶する。 （もっと読む）

【課題】可変抵抗素子の特性バラツキを低減することで、動作マージンを大きくすることが可能な半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置は、メモリ領域に配置され、かつ抵抗値の変化に応じてデータを記憶し、かつ第１の配線ＳＬに一端が電気的に接続され、第２の配線に他端が電気的に接続された複数の可変抵抗素子２３と、メモリ領域に配置され、かつ可変抵抗素子２３と同じ材料からなり、かつ電気的に絶縁された複数のダミー素子２８とを含む。ＭＴＪ素子２３及びダミー素子２８を合わせた素子アレイは、格子状の密集パターンを有している。すなわち、ＭＴＪ積層膜を加工する際のレジストパターンを格子状の密集パターンによって形成する。そして、このレジストパターンを用いてＭＴＪ積層膜を加工することで、ＭＴＪ素子２３とダミー素子２８とを合わせた素子アレイを格子状の密集パターンに配置する。 （もっと読む）

【課題】情報保存装置及びその動作方法を提供する。
【解決手段】情報保存装置及びその動作方法に係り、該情報保存装置は、バッファトラック及びこれに連結された複数の保存トラックを含む磁性構造体；磁性構造体に備わった書込み／読取りユニット；バッファトラック、複数の保存トラック及び書込み／読取りユニットにそれぞれ連結された複数のスイッチング素子を含む。該バッファトラックと複数の保存トラックとに連結されたスイッチング素子は、同じ信号ラインに連結されうる。該磁性構造体と書込み／読取りユニットとのうち、少なくとも一つに電流を印加するための回路部がさらに備わりうる。 （もっと読む）

【課題】スピン注入型の磁気ランダムアクセスメモリに関し、より小さいサイズのメモリセル選択トランジスタで効率的な書き込みが可能な磁気ランダムアクセスメモリを提供する。
【解決手段】ビット線２４、接続導体層２５及びＭＴＪ素子３０が形成された層間絶縁膜２２上には、層間絶縁膜２６が形成されている。層間絶縁膜２６には、接続導体層２５に接続されたプラグ２７と、ＭＴＪ素子３０に接続されたプラグ２８とが埋め込まれている。層間絶縁膜２６上には、プラグ２７とプラグ２８とを電気的に接続する局所内部配線２９が形成されている。これにより、ＭＴＪ素子３０のフリー層側は、プラグ２８、局所内部配線２９、プラグ２７、接続導体層２５、プラグ２３、接続導体層２１、及びプラグ１９を介して、ｎ型ドレイン領域１６に電気的に接続されている。 （もっと読む）

【課題】磁気抵抗変化素子を備えたメモリセルに記憶された２値の情報を適切に読み出すことができる半導体記憶装置等を提供する。
【解決手段】記憶用磁気抵抗変化素子を備えた複数のメモリセルを含むメモリセルアレイ５１と、参照用磁気抵抗変化素子を備えた複数の参照セルを含み、参照電流を出力する参照セルアレイ５３と、前記参照電流から求められる参照抵抗値と前記記憶用磁気抵抗変化素子の抵抗値とを比較して当該メモリセルに記憶されている情報を判定する判定手段５６と、が設けられている。更に、前記参照セルアレイが前記参照電流を出力する際に、前記複数の参照用磁気抵抗変化素子から選択される高抵抗状態の参照用磁気抵抗変化素子及び低抵抗状態の参照用磁気抵抗変化素子を特定する情報並びにこれらの接続関係を示す制御情報を記憶する記憶手段５５と、前記制御情報に基づいて前記参照セルアレイの動作を制御する制御手段５４と、が設けられている。 （もっと読む）

電子デバイスは、第１の基板及び第２の基板を備える。第１の基板は、第１の基板の少なくとも一部を介して相互に少なくとも実質的に平行な複数の導電性トレースを含む回路を備える。複数のボンドパッドは、第１の基板の表面上に配置されるとともに、複数の導電性トレースの少なくとも２つの上に延在する幅を持つ。複数のビアは、少なくともいくつかの導電性トレースの隣接部から複数のボンドパッドまで延在する。第２の基板は、第１の基板に結合されるとともに、複数の導電性バンプを有する第１の基板上の複数のボンドパッドに接続される回路を備える。更に、メモリデバイスと、電子デバイス及びメモリデバイスを形成する関連方法とが開示され、同様に電子システムも開示されている。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の生産性を向上させる。
【解決手段】シリコン基板１を覆う層間絶縁膜ＩＬと、複数のメモリセルとを有する半導体装置であって、複数のメモリセルは、層間絶縁膜ＩＬ内に配置された記憶素子部ｍｒ１と、記憶素子部ｍｒ１に電気的に接続するようにして配置された下部電極ＢＥおよび上部電極ＴＥとを有する。下部電極ＢＥと上部電極ＴＥとは層間絶縁膜ＩＬ内において互いに交差するようにして配置され、その交差部に挟まれるようにして記憶素子部ｍｒ１が配置されている。記憶素子部ｍｒ１は、磁気抵抗メモリ、相変化メモリ、または、抵抗変化メモリからなる。 （もっと読む）

【課題】コストを抑えた不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、ビット線ＢＬ０ｉ〜ＢＬ２ｉ、ビット線ＢＬ０ｉ〜ＢＬ２ｉと交差するワード線ＷＬ０ｉ、ＷＬ１ｉ、及びビット線ＢＬ０ｉ〜ＢＬ２ｉ及びワード線ＷＬ０ｉ、ＷＬ１ｉの交差部で両配線間に接続されたメモリセルＭＣ０〜ＭＣ３を有する単位セルアレイＭＡＴ００を備える。さらに、不揮発性半導体記憶装置は、第１位置に設けられたビット線ＢＬ０ｉの側部に接し、第１位置よりも上方の第２位置に設けられたビット線ＢＬ１ｉまで積層方向に延びるコンタクトプラグＣＬ１〜ＣＬ３と、第１位置と第２位置の間の第３位置に設けられたワード線ＷＬ０ｉの側部に接し、第２位置よりも上方の第４位置に設けられたワード線ＷＬ１ｉまで積層方向に延びるコンタクトプラグＣＬ５、ＣＬ６とを備える。 （もっと読む）

【課題】電界によって分極と磁化を誘起し、その強度と方向を制御できるメモリ素子を提供する。
【解決手段】メモリ素子において、マルチフェロイック固体材料１からなる構造を有し、上下の金属電極２，２′に電界を印加するように配置し、上下の金属電極２，２′間に誘起される電荷、磁化を利用する。データの書き込みは、特定の選択されたビット線４とワード線５の間に印加する電圧による電界で分極を発生させることにより実現する。データの読み出しは、保持されている電気分極に起因する電圧強度で０もしくは１を判定すればよい。データの消去は、そのメモリセル３へ印加する電圧の符号を先に印加した電圧と反転させ、一定の強度を与えればよい。一方、分極発生すると同時に磁化６が発生する。この磁化６は磁界７をメモリセル３の外部に及ぼす。このことからメモリセル３の情報に相応した磁界を発生し得るアクティブ型メモリ素子を提供することができる。 （もっと読む）

【課題】準安定状態への遷移確率を減らし、注入電流の広い範囲にわたって安定な磁化反転を実現する、スピントランスファ効果を利用してデータの書き込みを行う抵抗変化型メモリデバイスを提供する。
【解決手段】抵抗変化型のメモリセルＭＣ内に、記憶層磁化５３の向きが反転可能な記憶層１６を含み接続プラグ３１上に形成された磁性層１２,１４,１６を含むトンネル磁気抵抗効果素子１の積層体を有し、積層体の各層の中心を結ぶ線が、当該積層体が形成された接続プラグ３１の上面と垂直な方向から斜めに傾いている。 （もっと読む）

【課題】大気中でも安定した複合材を容易に得ることができる複合材の製造方法及び半導体装置の製造方法を提供する。
【解決手段】基体１上に、複数の表面酸化微粒子２を堆積する。表面酸化微粒子２の直径は１０ｎｍ以下であることが好ましく、例えば０．５ｎｍ〜５ｎｍ程度である。表面酸化微粒子２は、グラファイト層を形成する際の触媒として機能し得るコバルト等の強磁性体金属微粒子とこの表面を覆う酸化膜から構成されている。次いで、炉内に基体１及び表面酸化微粒子２を挿入し、炉内を高真空にして基体１を５１０℃程度まで昇温する。この結果、基体１及び表面酸化微粒子２に付着していた異物等が除去される。その後、炉内の雰囲気を炭化水素系ガス雰囲気にする。この結果、表面酸化微粒子２の表面に存在した酸化膜が還元され、更に、強磁性体金属微粒子の表面にグラファイトが析出し、グラファイト被覆微粒子３が強磁性体複合微粒子として得られる。 （もっと読む）

【課題】 交流磁場で電流を誘起でき、または電気分極の強度と方向を制御できるマルチフェロイック電子装置を提供する。
【解決手段】 マルチフェロイックナノ発電機は、金属電極２に挟まれたマルチフェロイック固体材料１からなる構造を有し、金属電極２に平行に交流磁界５を印加するように配置し、金属電極２間に誘起される電流を利用する。 （もっと読む）

【課題】レイアウト面積が小さな半導体記憶装置を提供する。
【解決手段】このＭＲＡＭでは、メモリブロックＭＢ１用のＤＬドライバ１０をトランジスタ２０，２１で構成し、メモリブロックＭＢ２内のアクセストランジスタ１９のサイズを適正化し、空いた領域にドライバトランジスタ２１を配置する。また、メモリブロックＭＢ２用のＤＬドライバ１４をトランジスタ２２，２３で構成し、メモリブロックＭＢ１内のアクセストランジスタ１９のサイズを適正化し、空いた領域にドライバトランジスタ２３を配置する。したがって、レイアウト面積が小さくなる。 （もっと読む）

対称なスピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルおよびＳＴＴ−ＭＲＡＭビットセルアレイが示される。ＳＴＴ−ＭＲＡＭビットセルは、ポリシリコン層、磁気トンネル接合（ＭＴＪ）記憶素子およびボトム電極（ＢＥ）プレートを含んでいる。 （もっと読む）

スピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルが提供される。ＳＴＴ−ＭＲＡＭは、矩形のボトム電極（ＢＥ）プレートおよび矩形のボトム電極（ＢＥ）プレート上の記憶素子を含んでいる。矩形のボトム電極（ＢＥ）プレートの幅と記憶素子の幅との間の差は、所定の最小間隔条件以上ある。ボトム電極（ＢＥ）プレートの幅は、活性層の幅または複数の金属層の幅と実質的に等しい。 （もっと読む）

【課題】磁気ランダム・アクセス・メモリの書込に関連する回路のレイアウト面積を低減する。
【解決手段】可変磁気抵抗素子（ＶＲ）の磁化容易軸（ＥＸ）と直交する方向に書込ビット線（ＷＢＬ０，ＷＢＬ１）を配置し、書込データに応じて双方向に書込ビット線に電流を流す。一方、書込ビット線と交差するようにビット線（ＢＬ０−ＢＬ３）を配置し、書込データの論理値にかかわらず一定方向に電流を流す。書込ビット線へは、セルトランジスタ（ＣＴ）の耐圧よりも高い高電圧（ＶＣＣ）から電流を供給する。 （もっと読む）

【課題】セル面積の増加を抑制しつつ、書き込み電流を増大する。
【解決手段】抵抗変化型メモリは、第１の素子領域１０と、第１の素子領域の上方に配置され、第１の方向Ｘにそれぞれ延在された第１及び第２のビット線ＢＬ１，ＢＬ２と、第１及び第２のビット線にそれぞれ接続された第１及び第２の抵抗変化素子ＭＴＪ１，ＭＴＪ２と、第１及び第２の抵抗変化素子の両方に直列接続され、第１の素子領域内に形成され、第１の方向と交差する第２の方向Ｙに延在された第１のゲート電極Ｇ１を有し、第１のゲート電極のゲート幅は第１の素子領域の第２の方向の幅と等しい第１のトランジスタＴｒ１とを具備する。 （もっと読む）

【課題】フリー層の磁化方向を反転させるのに必要な反転電流を低減しつつ、磁化方向を反転させた場合の抵抗の変化率を大きくした磁気記憶素子および磁気記憶装置を提供する。
【解決手段】スピン偏極した電子により磁化方向を反転させる磁気記憶素子であって、第１ピン層と、第１トンネル絶縁層と、第１フリー層との積層構造を含む第１単位磁気記憶素子と、第２ピン層と、第２トンネル絶縁層と、第２フリー層との積層構造を含む第２単位磁気記憶素子と、第１ピン層と第２ピン層を電気的に接続して、第１単位磁気記憶素子と第２単位磁気記憶素子とを直列に接続する接続電極とを含み、電子の移動方向に垂直な方向の第２単位磁気記憶素子の断面積が、第１単位磁気記憶素子の断面積より大きい。 （もっと読む）

【課題】隣接するスピン注入型磁気抵抗効果素子に起因したディスターブ現象が発生し難い構成、構造を有する磁気抵抗効果素子を提供する。
【解決手段】磁気抵抗効果素子３０は、電流によるスピン注入磁化反転に基づき情報が書き込まれる記録層５３が設けられた積層構造体５０を備えており、記録層５３の外縁部は、絶縁領域１７０を介して磁気シールド層１８０によって囲まれており、磁気シールド層１８０は、記録層５３の延在部５３Ａから構成されている。 （もっと読む）

【課題】しきい値電流以上の書き込み電流を用いることができる。
【解決手段】本発明の例に関わる半導体メモリは、第１及び第２のビット線ＢＬ１，ＢＬ２と、第１及び第２のビット線ＢＬ１，ＢＬ２と交差する方向に延びる第１のワード線ＷＬ１と、第１及び第２の端子を有し、第１の端子が前記第１のビット線ＢＬ１に接続される第１のＭＴＪ素子と、第１のワード線ＷＬ１に接続される第１のゲート電極と、一端が第２のビット線ＢＬ２に接続され、他端が第１のＭＴＪ素子ＭＴＪ１の第２の端子と接続される第１の電流経路とを有する第１の選択トランジスタＴｒ１_１と、ゲート電極と一端が第１のＭＴＪ素子ＭＴＪ１の第２の端子に接続される電流経路とをそれぞれ有する第１乃至第３の補助トランジスタＴｒ２_１，Ｔｒ３_１，Ｔｒ４_１と、を備える。 （もっと読む）