【課題】キャッシュメモリにおける漏洩電力を低減する方法及び装置を提供する。
【解決手段】キャッシュメモリ３００は、各キャッシュラインと関連する２ビット飽和カウンタ３２０−ｎと、Ｎビットグローバルカウンタ３１０を含む。さらに、各キャッシュラインは、主メモリの特定のブロックがキャッシュラインに現在格納されていることを示すタグと、格納されているデータが有効か否かを示す有効ビットとを含む。カウンタ３２０における状態遷移を最小にすることにより動作電力消費を最小にするために、いつも１ビットだけが状態変化するようにグレイコーディングを用いる。さらに、カウンタ３２０を簡単にし、トランジスタカウントを最小にするために、カウンタ３２０は、非同期的に実行することができる。 （もっと読む）

【課題】ストレージ仮想化技術を適用した計算機システムにおいて、計算機システムの構成変更に伴う論理ユニット単位でのデータ移動を、ストレージシステムの性能低下を抑制しつつ、可能とする。
【解決手段】移動先ストレージ１３０ａは、移動元論理ユニット２０１ａを仮想化するための拡張デバイス２０６ｃを作成する。ホスト計算機１００は、移動先論理ユニット２０１ｂ→移動先ストレージ１３０ｂ→移動元ストレージ１３０ａ→外部ボリューム３０１のアクセス経路を通じて外部ボリューム３０１にアクセスする。移動元ストレージ１３０ａのディスクキャッシュに蓄積されているダーティデータを全て外部ボリューム３０１にデステージしたならば、外部ボリューム３０１を仮想化するための拡張デバイス２０６ｂを移動先論理ユニット２０１ｂにマッピングする。 （もっと読む）

【課題】キャッシュメモリを有するプロセッサにおいて、プログラムの実行を中断させることなく、外部からキャッシュメモリの内容を読み出すことを可能にする。
【解決手段】アドレス情報保持手段４は、データ転送手段３により第１の記憶手段１から第２の記憶手段５に転送されたデータのアドレス情報Ａを保持する。組み合わせ判定手段８は、第１の出力手段６のアドレス情報Ａの出力を意味する信号Ｇ１と、第２の出力手段７のデータ出力を意味する信号Ｇ２との間にアドレス情報変化信号Ｈが通知されなかった場合にデータの有効性を有効と判定し、データ有効情報Ｙを生成してデータ有効情報保持手段９に保持させる。データ取得手段１１は、第１の出力手段６からのアドレス情報Ａとデータ有効情報保持手段９からのデータ有効情報Ｙにより第２の出力手段７からのデータＤ′を判定する。異常であれば、読み出したデータを破棄する。 （もっと読む）

【課題】 ページ・フォールトの発生を抑制し、パフォーマンスを改善したアドレス変換装置を実現する。
【解決手段】 ＣＰＵから提供される論理アドレスを、変換テーブルにより前記ＣＰＵの主メモリの物理アドレスに変換するアドレス変換装置において、
前記主メモリのデータ領域内の特定領域に専用にアクセスするための専用エントリーを前記変換テーブルに固定配置する。 （もっと読む）

【課題】 フェッチ処理中もキャッシュメモリをブロックすることなく、複数のアクセス要求を低いハードウェア・コストで処理可能なキャッシュメモリ装置を提供する。
【解決手段】 キャッシュメモリ１を制御するキャッシュメモリ制御部２は、ミス情報保持テーブル２１の各エントリに、キャッシュミスとなった同一メモリブロックへのフェッチ要求情報を複数保持している。キャッシュメモリ１の各エントリにはフェッチ処理中であるかどうかを示すフェッチフラグと、ミス情報保持テーブル２１のエントリを特定する情報とを保持している。キャッシュメモリ制御部２は、これらの情報を基に、フェッチ処理中もキャッシュメモリ１をブロックすることなく、複数のアクセス要求を処理する。 （もっと読む）

【課題】 キャッシュメモリの初期化処理を不要とし、即座にキャッシュメモリへのリード転送又はライト転送を開始可能とする。
【解決手段】 管理テーブル１６は、実装されたキャッシュメモリのアドレス空間をＤＲＡＭのバースト長で分割したバーストアドレス空間と、そのバーストアドレス空間単位でＤＲＡＭデータの初期化処理の完了又は未完了を示す完了フラグとを管理する。テーブル制御手段１５は、転送アドレス保持手段１１で示される転送アドレスから管理テーブル１５を索引し、転送アドレスに対応したバーストアドレス空間及びその完了フラグの読み出し制御を行う。バースト制御手段１８は、管理テーブル１６から読み出した完了フラグと、転送アドレス保持手段１１、転送レングス保持手段１２及び転送コマンド保持手段１３で保持されている転送要求との各情報を元に、ＤＲＡＭアクセス時のアドレスやデータへの変換又は生成を指示する。 （もっと読む）

【課題】メモリ領域の不整合の場合の原因解析の容易化および処理速度の向上を、簡単な回路構成で実現するプロセッサを提供すること。
【解決手段】プロセッサ１００は、ＣＰＵコア１０１のブレークポイントに定められたアドレスと、ＣＰＵコア１０１がアクセスするデータキャッシュ１０２のアドレスとの一致判定を比較器１０４でおこなう。また、データキャッシュ１０２は、アクセスによるキャッシュヒット／ミスの検出結果を表すキャッシュヒット信号を出力する。また、ＡＮＤ回路１０６は、比較器１０４の一致判定信号と、データキャッシュ１０２のキャッシュヒット信号とに基づいてＣＰＵコア１０１にデータブレーク信号を出力し、ブレークを実行させる。 （もっと読む）

【課題】改良されたキャッシュ・コヒーレント・データ処理システム、キャッシュ・システム、およびキャッシュ・コヒーレント・データ処理システムにおけるデータ処理方法を提供する。
【解決手段】アドレス・タグが有効であることと、記憶位置が有効データを含まないこととを示す第１のデータ無効コヒーレンシー状態に設定される。アドレス・タグに一致しており、かつ排他的アクセス動作を開始した要求元の相対的ドメイン・ロケーションを示す目標アドレスを指定する排他的アクセス要求のスヌーピングに応答して、アドレス・タグが有効であることと、記憶位置が有効データを含まないことと、要求元の相対的ロケーションに基づく排他的アクセス動作が無事完了した時に、アドレス・タグと関連する目標メモリ・ブロックが、第１のコヒーレンシー・ドメイン内にキャッシュされているかどうかとを示す、第２のデータ無効コヒーレンシー状態に更新する。 （もっと読む）

【課題】ソフトウェアの構成を変更することなく、プロセッサ及びバスの動作クロック周波数を処理単位に関わらずに最適に制御することにより、情報処理装置の省電力化又は高性能化を実現する。
【解決手段】プロセッサ２０のメモリ５０へのアクセス調停を行なうバスＩ／Ｆ３０と、クロックをプロセッサ２０へ供給する可変処理クロック発生器１０５と、クロックをバスＩ／Ｆ３０へ供給する可変バスクロック発生器１０６と、プロセッサ２０の動作の忙閑を識別する処理忙閑状態識別部１０３と、バスＩ／Ｆ３０の動作の忙閑を識別するバス忙閑状態識別部１０４と、処理忙閑情報及びバス忙閑情報と、プロセッサ２０及びバスＩ／Ｆ３０を最適に動作させる為のクロック調整ルール１０１とに基づいて、可変処理クロック発生部１０５及び可変バスクロック発生部１０６に対してクロック発生指令を出すクロック調節部１０２とを備える。 （もっと読む）

【課題】メモリ管理ユニットが参照するテーブルを不要とする。
【解決手段】アドレス変換用データ生成ユニット１３は、論理アドレスの上位アドレスから、論理アドレスを物理アドレスに変換するために利用される変換アドレスを生成するものである。アドレス変換用データ生成ユニット１３は、論理アドレスから物理アドレスへの変換に関して或る共通の属性を有する論理アドレスの範囲を示す設定情報を予め記憶する設定レジスタ部１６と、論理アドレスの上位アドレスと、設定情報が示す論理アドレスの範囲とを比較して、論理アドレスの上位アドレスが含まれる論理アドレスの範囲を特定する比較部３２〜３４と、特定した論理アドレスの範囲に対応する共通の属性を示す属性情報を含む変換アドレスを生成する変換アドレス生成部３５・３６とを備える。 （もっと読む）

【課題】 仮想計算機上で稼動するゲストＯＳがゲストページＰＴアドレスの更新する際の、ＶＭＭによるシャドウＰＴ操作から冗長性を削減し、仮想計算機を高速化する。
【解決手段】 ＶＭＭが、複数のシャドウＰＴを、基にしたゲストＰＴと対応付けて保存する。そして、ＶＭＭがゲストＰＴアドレスの更新を検出した際に、更新後のゲストＰＴに対応するシャドウＰＴを検索する。対応するシャドウＰＴが存在する場合は、ＶＭＭはシャドウＰＴの書き換えを省略し、当該シャドウＰＴのアドレスをＣＰＵに登録する。対応するシャドウＰＴが存在しない場合は、メモリを確保してシャドウＰＴを作成し、作成したシャドウＰＴのアドレスをＣＰＵに登録し、更新後のゲストＰＴと作成したシャドウＰＴの対応関係を記録する。 （もっと読む）

ＴＬＢおよびＴＬＢコントローラを含むコントローラ多段パイプラインを有するプロセッサ。ＴＬＢミス信号に応じて、ＴＬＢコントローラはメモリあるいは高いレベルのＴＬＢのいずれかからアドレス変換情報を要求するＴＬＢ再ロードを開始し、そしてその情報をＴＬＢの中に配置する。プロセッサはミスしている仮想アドレスを有するインストラクションをフラッシュし、そしてインストラクションをリフェッチし、結果的にインストラクションを再挿入する。ＴＬＢ再ロードの開始およびインストラクションのフラッシュ/リフェッチは、直ちにパイプラインをストールすることなしに、実質的に平行して行われる。リフェッチされたインストラクションはＴＬＢ再ロードが完了するまでＴＬＢアクセスポイント上部のパイプラインのポイントに保持され、そしてリフェッチされたインストラクションが次のアクセスに際してＴＬＢ内に「ヒット」を発生する。
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【課題】 システム固有のメモリ構成や入出力装置の構成に最適なプリフェッチ制御を行うことができるマイクロプロセッサを実現する。
【解決手段】 本発明のマイクロプロセッサは、ＣＰＵ１１がデータまたは命令コードを読み出すために必要なウェイト数１６を生成するウェイト数設定レジスタ１７およびアドレスデコーダ１５と、ＣＰＵ１１のプリフェッチを許すウェイト数１６の上限を示すウェイト上限値１８を保持するウェイト上限値設定レジスタ１９と、ウェイト数設定レジスタ１７からのウェイト数１６およびウェイト上限値設定レジスタ１９からのウェイト上限値１８を比較判定し、当該判定結果に基づいてＣＰＵ１１のプリフェッチ機能を停止させるプリフェッチ禁止信号１３を出力する判定回路２０を有する。 （もっと読む）

【課題】 フラッシュメモリのような不揮発性格納装置の特性を考慮して、ページング技法を提供する。
【解決手段】ページング技法を適用したシステムでページ置換実行時間を短縮させる方法は、（ａ）ページフォールトの発生を知らせる信号を受信するステップ、（ｂ）前記ページフォールトが生じたページを不揮発性メモリから読み取るステップ、および（ｃ）前記フォールトが生じたページを格納する空間をメモリから検索して確保するステップを含み、前記（ｃ）ステップは予め計算された限界時間以内に行われ、前記システムのメモリにロードされるデータの一部は前記不揮発性メモリに格納されているページング技法を適用する。 （もっと読む）

タイル式メモリからデータを読み取るための方法、装置、システムおよび媒体。いくつかの実施形態では、方法は、一つのタイル式Xキャッシュ読み取り要求について、そのタイル式Xキャッシュ読み取り要求を分解することなくタイル式メモリから二つのキャッシュ・ラインを要求し、二つの要求されたキャッシュ・ラインに関連付けられたデータを返すことを含む。
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有限トランザクションメモリシステムを提供する方法及び装置が記載される。一実施例では、ソフトウェアトランザクションメモリ（ＳＴＭ）アクセスに対応する処理は、先行するハードウェアトランザクションメモリ（ＨＴＭ）アクセス処理が失敗する場合に実行される。
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【課題】メモリ・コピー動作のあいだにプロセッサが後続の命令を実行し続けられるようなメモリ・コピー動作を提供し、不必要なプロセッサ・ダウンタイムを回避する。
【解決手段】半同期メモリ・コピー動作実行のためのメモリ・コピー命令を受信するステップを含む。半同期メモリ・コピー動作は、フラグ・ビットを設定することによりメモリ内のソース位置に対応する仮想ソース・アドレス及びメモリ内のターゲット位置に対応する仮想ターゲット・アドレスに関する妥当性の一時的な永続性を保つ。メモリ・コピー命令は、少なくとも仮想ソース・アドレス、仮想ターゲット・アドレス、及びコピーされるバイト数を識別する標識を含む。メモリ・コピー命令は、メモリ・コントローラによりメモリ・コピー動作を実行するために、メモリ・コントローラに結合されたキューに入れられる。後続の命令が命令パイプラインから利用可能になったときの実行が続行される。 （もっと読む）

【課題】 着脱可能な記録媒体からのデータの読み出しを、記録媒体を入れ替えた場合でも高速に行えるようにする。
【解決手段】 光ディスク３の記録領域に対応するキャッシュ領域３１をＨＤＤ４に確保すると共に、光ディスク３の識別情報に基づきキャッシュ情報３０を作成する。光ディスク３から読み出したデータを領域３１にキャッシュし、情報３０内のビットマップにおいて、光ディスク３から読み出したセクタに対応する位置のフラグを「１」とする。光ディスク３が他のディスクに交換された後、再び光ディスク３が装填された際に、光ディスク３の識別情報が対応する情報３０を取得する。光ディスク３への読み出し指示に対してこの情報３０を参照し、ビットマップに基づき読み出し指示されたデータがキャッシュされていると判断したら、光ディスク３の代わりにＨＤＤ４からキャッシュされたデータを読み出す。 （もっと読む）

【課題】
ゲストプログラムが複数のアドレス変換モードで動作可能であり且つ各アドレス変換モードにおいて同一ゲスト仮想アドレスが別ホスト実アドレスへ変換される場合、同一のページテーブルに重複登録され不正なアドレス変換によりホスト実アドレスにアクセスするのを避けかつアドレス変換機構を効率よく動作させる。
【解決手段】
主記憶に複数のホストページテーブル作成し、ゲストプログラムのアドレス変換モードが替わるのに応じてホストページテーブルの１つを選択し、ＰＴＡレジスタへ該選択したテーブルの先頭アドレスを設定してホストページテーブルを切り替える。 （もっと読む）

【課題】 ＤＭＡ転送との共有メモリを有する、非対称型単一チップ異種マルチプロセッサ・コンピュータ・システムに、アトミック更新のプリミティブを提供すること。
【解決手段】 予約付きゲット・ロック・ライン・コマンド、条件付きプット・ロック・ライン・コマンド、および無条件プット・ロック・ライン・コマンドを有するセットから、少なくとも１つのロック・ライン・コマンドが生成される。 （もっと読む）