【課題】 要求されたキャッシュ・ラインを各メモリ・ソースにおいて感知された温度値または電力消費値に基づいて、マルチプロセッサ・システムの複数のメモリ・ソースから与えるディレクトリィ・ベースのコヒーレンシ方法、システム及びプログラムを提供する。
【解決手段】 要求されたキャッシュ・ラインを共有するメモリ・ソース（例えば、コア、キャッシュ・メモリ、メモリ・コントローラ等）のそれぞれに温度または電力消費センサを設けることにより、制御論理装置は、温度または電力消費センサからの信号を使用して、許容された電力消費を伴うメモリ・ソースだけに前記要求されたキャッシュ・ラインを要求元に与えることを指示する信号を与えることにより、どのメモリ・ソースが前記要求されたキャッシュ・ラインを与えるかを決定する。 （もっと読む）

【課題】ダイナミックランダムアクセスメモリのバンド幅の使用効率をより高くする情報処理装置を提供する。
【解決手段】ダイナミックランダムアクセスメモリ１１と、メモリコントローラ１２と、キャッシュメモリ１４と、画像処理ブロック１５とを備え、キャッシュメモリ１４は、画像処理ブロック１５が行ったリードアクセスに対するキャッシュミスに応じてダイナミックランダムアクセスメモリ１１に記憶されているデータをキャッシュするリフィル要求を、メモリコントローラ１２がバンク単位で管理している各記憶領域に対して生成するリフィル要求生成部１４２と、リフィル要求がメモリコントローラが管理している複数のバンクのうち所定数のバンクに対して揃ったとき、リフィル要求を連結してダイナミックランダムアクセスメモリにリードアクセスを行うシステムバスインタフェース１４６とを有することを特徴とする。 （もっと読む）

この開示は、トランスレーション・ルックアサイド・バッファ（ＴＬＢ）をコンフィギュレーションする方法とシステムとを含む。一実施形態においては、前記ＴＬＢは、第１の部分と、第２の部分と、を含む。前記第１の部分又は前記第２の部分は、ＴＬＢコンフィギュレーション・インジケータの値に応答して選択的にディスエーブルにすることができる。 （もっと読む）

プログラムで混用されることができる少なくとも２つの長さの命令を有する可変長命令を取得し実行することが可能なプロセッサにおけるプレデコード修復キャッシュが説明される。命令キャッシュは、少なくとも、第１の長さを有する命令と第１の長さより長い第２の長さを有する命令とを命令キャッシュ・ラインに格納するように動作可能である。プレデコーダは、命令キャッシュから取得した修復されたプレデコード情報を形成するための、無効プレデコード情報を有する命令をプレデコードするように動作可能である。プレデコード修復キャッシュは、命令キャッシュ内の２つのキャッシュ・ラインにまたがる第２の長さの命令に関係づけられた修復されたプレデコード情報を格納するように動作可能である。また、プレデコード修復キャッシュを満たすための方法、および２つのキャッシュ・ラインにまたがる命令を実行するための方法が説明される。 （もっと読む）

【課題】本発明は、ホスト装置とのアクセス性能を向上させ得るストレージ装置を提案する。
【解決手段】ホスト装置から送信されるデータを格納するためのディスク状記憶デバイスを有するストレージ装置であって、データを格納するための不揮発メモリデバイスと、ホスト装置から送信されるデータのディスク状記憶デバイスに対する読出し又は書込みを制御する制御部と、不揮発メモリデバイス及びディスク状記憶デバイスを制御するデバイス制御部とを備え、デバイス制御部は、ディスク状記憶デバイスの使用状況に応じて、ディスク状記憶デバイスに格納されているデータを不揮発メモリデバイスに複製し、制御部は、ホスト装置からデータ読み出し要求を受信し、対応するデータが不揮発メモリデバイスに格納されている場合には、不揮発メモリデバイスからデータを読み出す。 （もっと読む）

【課題】容易且つ迅速にオリジナルデータを管理する論理ボリュームのデータを回復することのできる技術を提供する。
【解決手段】Ｐ−Ｖｏｌ１０ｐのＬＵ＃と、Ｓ−Ｖｏｌ１０ｓのＬＵ＃とを対応付けて記憶するＬＵ管理テーブル６１を備え、ＣＰＵ５３が、磁気テープ７４へのデータの退避元のＳ−Ｖｏｌ１０ｓのＬＵ＃を特定し、特定したＬＵ＃に対応付けられたＰ−Ｖｏｌ１０ｐのＬＵ＃をＬＵ管理テーブル６１から取得し、磁気テープドライブ７１により、データを格納した磁気テープ７４から、退避されたデータを読み出させ、取得したＬＵ＃のＰ−Ｖｏｌ１０ｐに、磁気テープ７４から読み出したデータを格納させる。これにより、容易且つ適切にＰ−Ｖｏｌ１０ｐにデータをリストアすることができる。 （もっと読む）

【課題】複数のプロセッシングユニットがキャッシュデータを共有している場合のキャッシュコヒーレンシ維持のための無駄な動作を減少させる。
【解決手段】キャッシュメモリを持つ複数のプロセッシングユニットが、相互接続手段を介して相互に接続され、また、複数のユニットで共有する主記憶150に接続されて構成されている。マルチプロセッサシステムを構成する複数のプロセッシングユニットは、キャッシュメモリに保持されるキャッシュラインを管理するため、主記憶アドレス情報の一部のビットフィールドからなるタグ情報、そのキャッシュラインのデータがどのプロセッシングユニットと共有されているかを示す状態情報をキャッシュラインと共に保持する。状態情報105は、どのプロセッシングユニットとキャッシュラインを共有しているかを示す情報をS1〜S4ビットに保持し、また、そのキャッシュラインのデータが書き替えられたか否かの情報をmビットに保持している。 （もっと読む）

【課題】メモリＰＫに障害が発生した時以降に必要な保守・交換作業に要する時間を短縮することができるディスク制御装置の基板管理方法を提供すること。
【解決手段】コントローラユニット１０は、ハードディスクドライブユニットを制御すると共に、複数のメモリ基板実装用スロット（１２〜１ｎ，２２〜２ｎ）に搭載されたメモリ基板へアクセス手段を制御し、メモリ基板のいずれか１つへのアクセスがなされた時に、このアクセスによって指定されたスロットへの論理的なアドレス情報を、ベースメモリアドレス管理テーブルを参照することにより、前記スロットが実際に搭載されている物理的なアドレス情報に変換すると共に、ベースメモリアドレス管理テーブルを更新する。 （もっと読む）

【課題】ＣＰＵの回路規模を削減することができ、その結果として、処理速度を向上させることができる半導体集積回路を提供する。
【解決手段】ＣＰＵは、変数が記憶されている実アドレスの一部を表す変数名のアドレス、変数が記憶されている実アドレスから、アクセスしようとする実アドレスまでのバイト数を表すバイト位置の情報、および、変数のワード数を表すワード数の情報を含むＴＡＧを、ＴＡＧ／アドレス変換器に出力する。ＴＡＧ／アドレス変換器は、変数変換テーブルに記憶され、変数が記憶されている実アドレスの内のＴＡＧに含まれる変数名のアドレス以外の部分を表す変数ベースアドレスとＴＡＧに含まれる変数名のアドレスとを合成して、変数が記憶されている実アドレスを生成し、ＴＡＧに含まれる変数名のアドレスに対応する実アドレス、バイト位置の情報およびワード数の情報を使用して、バスを介して各種のデバイスをアクセスする。 （もっと読む）

デジタルプロセッサおよび動作の方法は、エイリアスアドレス空間を利用し、レガシープロセッサ上で可変長命令コード化を実装する。方法は、メモリにコードシーケンスの命令を格納することと、コードシーケンスの命令アドレスを生成することと、命令アドレスにおける、第１のアドレス空間と第２のアドレス空間との間の移行に応答して、第１の動作モードと第２の動作モードとを自動的に切り替えることであって、第１のアドレス空間および第２のアドレス空間におけるアドレスは、共通のメモリ空間にアクセスする、ことと、第１の動作モードにおいて、第１のアドレス空間において命令にアクセスすることと、第２の動作モードにおいて、第２のアドレス空間において命令にアクセスすることと、コードシーケンスのアクセスされた命令を実行する、こととを包含する。第１および第２の動作モードにおいて、異なる命令長の命令が利用され得る。
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【課題】キャッシュエージェント間の通信帯域幅の低減
【解決手段】複数のキャッシュエージェント(12, 20, 22)、該キャッシュエージェントに結合されたコンピューティングエンティティ(25)、及び該コンピューティングエンティティにアクセス可能なプログラマブルマスク(26)を含むシステム(10)。プログラマブルマスク(26)は、少なくとも１つのメモリアドレスに関し、該メモリアドレスに対するスヌープ要求を受信可能なキャッシュエージェントを指定する。マスクの指定に基づき、コンピューティングエンティティは、あるメモリアドレスに対するスヌープ要求を、マスクによって指定された、そのメモリアドレスに対するスヌープ要求を受信可能なキャッシュエージェントだけに送信する。 （もっと読む）

【課題】スワップアウト処理時に出力するデータ量を削減することで、スワップアウト処理の高速化を行うスワップアウト制御装置を提供すること。
【解決手段】使用しているメモリ領域の中からスワップ対象となるメモリ領域を決定する出力対象決定部１０２と、一次記憶装置のメモリ領域に書き換えがあったかどうかの情報を保持する差分情報記憶部１１１と、二次記憶装置の書き込み単位であるブロック毎に管理情報を保持している二次記憶管理情報記憶部１１２と、出力対象記憶部１１０が記憶するアドレス範囲のデータと、過去にスワップアウトした二次記憶装置上のデータとの差分を判定する差分情報判定部１０３と、差分があると判定された場合にスワップアウト処理するスワップアウト処理部１０４とを備え、二次記憶装置への書き込み量を削減する。 （もっと読む）

【課題】本発明は可変ページサイズを実装し得る改善されたシステムを提供する。
【解決手段】複数のページテーブルエントリを含むページテーブルであって、その各々は、対応する仮想アドレスページに対するメモリページサイズ情報を含むページテーブルと、対応するメモリページサイズ情報を含む複数のページテーブルエントリの情報をキャッシュするように適応されたトランスレーションルックアサイドバッファと、メモリ管理ソフトウェアであって、該ソフトウェアは、隣接するページテーブルエントリを、より大きなメモリページサイズの１つ以上のページテーブルエントリに統合するために、ページテーブルにおける変更に応答し、統合された隣接するページテーブルエントリに対応する、トランスレーションルックアサイドバッファのエントリをさらにアップデートするメモリ管理ソフトウェアとを備える、処理システム。 （もっと読む）

【課題】所定日時に処理される定常処理データの高速なリードライト。
【解決手段】処理項目に対応した処理日時及びデータ長が予め定められている複数の定常処理データを格納したＤＫＵ１６と、この定常処理データをアクセスするホストコンピュータ１と、該ホストの指示により定常処理データのＲ／Ｗを行うＤＫＣ８とを備え、ホストコンピュータ１が、定常処理データの処理項目に対応した処理日時及びデータ長を含む計画リスト情報７を作成し、これを受けたＤＫＣ８が、日時が常駐領域１５に記憶した定常処理データの処理日時に到達する前に、常駐領域１５に記憶した複数の定常処理データのデータ長を合算した記憶領域量を設定し、該常駐領域１５にＤＫＵ１６から読み出した定常処理データを記憶し、ホストコンピュータ１からの指示により常駐領域１５に記憶した複数の定常処理データのリードライト処理を行うもの。 （もっと読む）

【課題】同じデータ項目の異なるコピーを含み得る多数のキャッシュを備えたシステム内でキャッシュを管理するための技術を提供する。
【解決手段】永続的記憶装置に書込まれることなく多ノードシステムから別のノードへの送信中のダーティデータ項目に応答して、多故障待ち行列からデータ項目についてのエントリを除去することなく、単一故障待ち行列からデータ項目についてのエントリを除去する。永続的記憶装置へ書込み中のダーティデータ項目に応答して両方の待ち行列からデータ項目についてのエントリを除去する。 （もっと読む）

【課題】マルチコアシステムを備えた信号処理装置の性能向上。
【解決手段】キャッシュ用の複数の第１メモリと、各ステージを実行するためのプログラム１０３Ｈ〜１０３Ｉ、第１メモリに記憶されたデータ及び前記各ステージプログラム１０３Ｈ、Ｉの起動の予約情報を記憶する第２メモリ１０３と、各ステージプログラム１０３Ｈ〜Ｌを起動することによって、第１メモリ又は第２メモリに記憶されたデータに対してインバリデート処理、信号処理及びライトバック処理を行うステージを実行する複数のプロセッサと、を備え、各プロセッサは、第１ステージにおいて、前記第２ステージプログラム１０３Ｉの起動の予約情報１０３Ｂ、Ｃを前記第２メモリに記憶し、第２ステージにおいて、前記第2メモリに記憶された予約情報１０３Ｂ、Ｃに従ってインバリデート処理又はライトバック処理を省略する。 （もっと読む）

【課題】キャッシュのコヒーレンシを保持するためのスヌープ発行数を削減して、アクセス要求処理時間を短縮する。
【解決手段】複数のノードが接続されたコンピュータシステムにおいて、キャッシュの所定単位のアドレスと、アドレスのメモリデータコピーを何れのプロセッサが持っているかを表す状態情報を管理する細粒度スヌープフィルタと、メモリ領域を複数メモリ空間に分割して、各メモリ空間に含まれるメモリ空間のデータコピーが、プロセッサのキャッシュエントリ内に存在することを表す状態情報を管理するエントリを全メモリ領域分有する粗粒度スヌープフィルタと、を有する。アクセス要求に伴うデータコピーのキャッシュアドレスと、アドレスをキャッシュしているプロセッサを示す状態情報について、細粒度スヌープフィルタ及び粗粒度スヌープフィルタを照合し、その照合結果に従って関係するプロセッサに対してスヌープの発行を行う。 （もっと読む）

【課題】キャッシュデータ全体に占めるダーティデータの割合が高い場合において必要な面積および処理時間の増大を抑止できるキャッシュメモリシステムを提供する。
【解決手段】ダーティテーブル制御回路３１は、ライトリクエストによりダーティテーブルメモリ３０に記憶された第２アドレスの数が所定数を超えた場合すなわちダーティテーブルメモリ３０が溢れた場合には、オーバーフロービットにその旨を記憶する。そして、ダーティテーブルメモリ３０が溢れた状態でコピーバックを行うときは、ダーティテーブルメモリ３０を参照せず、タグ部２０に記憶されたダーティビットをスキャンすることにより、第２アドレスを検知する。 （もっと読む）

プロセッサは、１次キャッシュおよび高次キャッシュを含むキャッシュ階層を有する。前記プロセッサは、物理メモリ空間の一部を前記高次キャッシュの一部にマップし、少なくとも一部がマイクロコードを含む命令を実行し、マイクロコードが、前記高次キャッシュの前記一部にアクセスするのを許可し、マイクロコードを含まない命令が、前記高次キャッシュの前記一部にアクセスするのを阻止する。前記物理メモリ空間の前記第１の部分は、マイクロコードが使用するために恒久的に割り当てられうる。前記プロセッサは、前記高次キャッシュの前記第１の部分の１つ以上のキャッシュラインを、前記高次キャッシュから前記１次キャッシュの第１の部分に移動させ、マイクロコードが、前記第１の１次キャッシュの前記第１の部分にアクセスするのを許可し、マイクロコードを含まない命令が、前記第１の１次キャッシュの前記第１の部分にアクセスするのを阻止しうる。
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【課題】キャッシュメモリを効率的にキャッシュフラッシュすることにより、データ処理速度の向上を図るための情報処理装置、キャッシュフラッシュ制御方法及び情報処理制御装置を提供する。
【解決手段】ＣＰＵ２０は、ロード／ストアユニット２２、フラッシュ制御部２３を備えている。そして、ＣＰＵ２０は、キャッシュコントローラ３１を介してキャッシュ３２に格納されたデータを制御する。フラッシュ制御部２３が、「.ｆ」信号を検知した場合、
１キャッシュライン分のアクセスを待機する。そして、１キャッシュライン分のアクセスを検知した場合、フラッシュ制御部２３は、キャッシュコントローラ３１に対してキャッシュフラッシュ命令を発行する。 （もっと読む）