【課題】獲得メモリ領域が特定の位置にアラインメントされることのないメモリ領域獲得機能を容易な方法で提供する。
【解決手段】メモリ管理システムは、獲得メモリ領域の先頭アドレスが所定のアドレス位置にアラインメントされるようにメモリ領域を獲得する第１のメモリ領域獲得手段と、メモリ獲得要求に応じて前記第１のメモリ領域獲得手段を用いて獲得した獲得メモリ領域において前記先頭アドレスから始まる先頭部分にサイズが変動する第１の領域を割り当て、前記第１の領域を除いた前記獲得メモリ領域の残りの第２の領域を獲得メモリ領域として提供する第２のメモリ領域獲得手段とを含む。 （もっと読む）

【課題】 本発明は、上記問題点を解決するバーチャルシステムについてのプロセッサ、方法及びシステムを提供する。
【解決手段】
上記課題を解決するため、本発明は、バーチャルシステムを有するプロセッサであって、前記バーチャルシステムは、当該プロセッサが動作可能なホストマシーン上で実行可能なバーチャルマシーン上で実行可能なゲストソフトウェアによるゲスト物理的メモリの参照を前記ホストマシーンのホスト物理的メモリの参照にマップする拡張ページングテーブルを有するメモリバーチャル化サポートシステムを有することを特徴とするプロセッサを提供する。 （もっと読む）

ヒエラルキ型ページテーブルシステム内の最後のレベルのページテーブルが、候補ページテーブルのためにスキャニングされる。候補ページテーブルはラージページに変換され、ヒエラルキ型ページテーブルシステムの最後のレベルの前のレベルのページテーブルエントリが、新たに生成されたラージページに関連付けられるように調整される。ラージページがページテーブルに変換されるべきであるという通知を受け取ると、新しいページテーブルが作成される。新しいページテーブルにおける各エントリは、ラージページの小メモリセグメントに関連付けられる。また、ヒエラルキ型ページテーブルの最後のレベルの１つ前のレベルにおけるページテーブルエントリは、新しいページテーブルに関連付けられるように調整される。
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【課題】キャッシュ容量の変更に要する時間を低減させることを可能とするキャッシュシステムを提供すること。
【解決手段】複数に分割されたメモリ領域を単位としてキャッシュ容量を動的に変更可能なキャッシュシステム１であって、有効なキャッシュデータが格納されたキャッシュラインである有効ラインの数を、キャッシュ容量を変更した場合にキャッシュデータが配置されることになるメモリ領域ごとにカウントするラインカウンタ１４を有し、キャッシュ容量を変更する場合にキャッシュデータを無効化する無効化対象が、ラインカウンタ１４によりカウントされた有効ラインの数に基づいて選択される。 （もっと読む）

【課題】仮想記憶を備えたコンピュータシステムにおけるスワップ処理において、タスクが実行可能状態になった直後の、プログラムの動作特性を踏まえて、スワップアウト処理を抑制するページを指定し、抑制することで、スワップアウトによる速度性能的なオーバーヘッドを抑制したスワップ装置を提供すること。
【解決手段】タスク識別子と、タスク管理情報を取得し、呼び出し元関数段数指定部によって指定された段数の最大値までさかのぼって当該タスクが実行中の関数の呼び出し元関数のアドレスを抽出して、呼び出し元関数が格納されたメモリ領域の識別子の配列を出力するスワップアウト抑制対象選択部を用いて、スワップアウト処理を抑制するページを指定する。 （もっと読む）

【課題】
プロセッサ要求を効率的に処理するためにキャッシュ・メモリ・システムを構成するための方法およびシステムを提供する。
【解決手段】
リージョン・キャッシュ、リージョン・コヒーレンス・アレイ、および低レベル・キャッシュを含むキャッシュ・エレメントのグループが待ち時間の要件および電力消費量の要件のトレードオフに基づいて構成される。選択されたキャッシュ構成は、キャッシュ・エレメントが相互に関してアクセスされる順序が他の利用し得る構成とは異なる。リージョン・キャッシュは、リージョン・コヒーレンス・アレイの電力消費量の要件、待ち時間の要件、および帯域幅の要件を削減するために多数の構成で使用される。リージョン・キャッシュは、大きいリージョン・コヒーレンス・アレイよりも前に（またはそのリージョン・コヒーレンス・アレイに並行して）プロセッサ要求によってアクセスされ、リージョン・キャッシュにおいてヒットした要求にリージョン・コヒーレンス状態および電力を効率的に提供する。 （もっと読む）

【課題】無効化処理の高速化を図ることが可能なキャッシュメモリ装置を提供する。
【解決手段】本体メモリに記憶されたデータを一時的に記憶するキャッシュメモリ装置は、無効化予定エントリアドレスのエントリのラインに対応するフラグメモリの有効ビットを、無効化予定エントリアドレスのエントリのラインを無効化する旨を示すように、書き換える。これにより、無効化予定エントリアドレスのエントリのラインを無効化する。 （もっと読む）

【課題】不揮発性半導体メモリと回転式の記憶ユニットを併用した記憶装置において、複数の書き込み命令の実行順序を適切に決定し、記憶装置としての書き込み実行時間の短縮をおこなう。
【解決手段】記憶装置は、回転式の記憶ユニットと、不揮発性半導体メモリと、複数の書き込み命令を一時記憶する一時記憶メモリと、該複数の書き込み命令を実行する制御部とを有する。該制御部は、該一時記憶メモリ中の複数の書き込み命令を、該記憶ユニットに対して実行する時の待ち時間順に順序付け、該順序の昇順に該複数の書き込み命令を順次該記憶ユニットに対して実行するとともに、他の書き込み命令を該不揮発性半導体メモリに対して実行し、該複数の書き込み命令により書き込みを指示された全てのデータを該記憶ユニットか該不揮発性半導体メモリのいずれかに格納する。 （もっと読む）

【課題】キャッシュ容量の制御により、システムのスループットを安定させ、かつキャッシュメモリの電力消費を低減させることを可能とするキャッシュメモリ制御装置を提供すること。
【解決手段】キャッシュメモリ１１及び主メモリ１６の間におけるリフィル要求をカウントするリフィルカウンタ１８と、リフィルカウンタ１８によるカウント値に応じてキャッシュ容量を判定するキャッシュ容量判定部１７と、を有し、キャッシュ容量判定部１７は、カウント値が第１の閾値以下、又は第１の閾値未満である場合、キャッシュ容量の削減を指示するキャッシュ容量削減指示信号Ｓｄをキャッシュメモリ１１に対して送出し、カウント値が第１の閾値より大きい値である第２の閾値以上、又は第２の閾値より大きい場合、キャッシュ容量の増加を指示するキャッシュ容量増加指示信号Ｓｉをキャッシュメモリ１１に対して送出する。 （もっと読む）

ドライブアレイ、第１のキャッシュ回路、複数の第２のキャッシュ回路およびコントローラを含む装置。ドライブアレイは複数のディスクドライブを含むだろう。複数の第２のキャッシュ回路がそれぞれディスクドライブのそれぞれの１つに接続される。コントローラは、（ｉ）ディスクドライブの読書き動作を制御し、（ｉｉ）ディスクドライブから第１のキャッシュに情報を読書きし、（ｉｉｉ）第２のキャッシュ回路に情報を読書きし、（ｉｖ）ディスクドライブの１つから第２のキャッシュ回路の１つへの直接の情報の読書きを制御するように構成される。 （もっと読む）

【課題】ハードウェアサポートなしにトランザクショナルメモリ実行が仮想メモリを利用することを可能にする。
【解決手段】ローカルトランザクショナルキャッシュを有するプロセッサと、要求元スレッドからのトランザクショナルメモリトランザクション要求に応答して、前記ローカルトランザクショナルキャッシュが前記トランザクショナルメモリトランザクション要求を収容可能であるか判断するリソースマネージャとから構成される装置であって、前記トランザクショナルメモリトランザクション要求が収容可能である場合には、前記ローカルトランザクショナルキャッシュは前記トランザクショナルメモリトランザクションを実行し、前記トランザクショナルメモリトランザクション要求が収容可能でない場合には、前記トランザクショナルメモリトランザクション要求が、前記要求元スレッドに係るアプリケーション仮想アドレス空間にオーバフローされる。 （もっと読む）

【課題】 複数のプロセッサを用いたデータ処理装置に適用されるキャッシュメモリシステムについてキャッシュコヒーレンシを保ちながら記憶階層間での無駄なデータ転送を削減する技術を提供する。
【解決手段】 複数のプロセッサの各々は、データ転送なしストア命令を実行可能であり、複数の第１記憶階層部の各々は、自身に対応するプロセッサによるデータ転送なしストア命令の実行時にキャッシュミスヒットの発生に応答して転送制御信号を出力する。制御部は、複数のプロセッサに含まれる第１プロセッサの第１記憶階層部により転送制御信号が出力された場合、第１プロセッサの第１記憶階層部により指定される記憶領域に関して、少なくとも第２記憶階層部から第１プロセッサの第１記憶階層部へのデータ転送を実施せずに第１プロセッサの第１記憶階層部の状態情報を更新する。 （もっと読む）

【課題】ターゲットプログラムの実際の動作時のキャッシュミスのプロファイル情報を、関数毎に得ることができるプロセッサ及びマルチプロセッサを提供する。
【解決手段】プロセッサ１１は、ローカルメモリ２３と、クロック信号に基づいてクロック信号をカウントするクロックカウンタと、関数の呼び出しを検出すると、クロックカウンタのカウンタ値と、プログラムカウンタ値と、飛び先あるいは戻り先のアドレスの情報を、ローカルメモリ２３に出力する関数コール制御部４１と、キャッシュミスを検出すると、クロックカウンタのカウンタ値と、プログラムカウンタ値と、アクセスアドレスの情報を、ローカルメモリ２３に出力するキャッシュミス制御部４２とを有する。 （もっと読む）

【課題】アドレス変換にかかるオーバヘッドを抑制することができるといった効果を有するメモリ制御装置を提供する。
【解決手段】複数のページに区画されたデータ格納領域１０と、ページを示す物理アドレスと論理アドレスとの対応を１つのレコードとするページテーブルを格納するテーブル格納領域１１とを有し、物理アドレスでデータ格納領域１０にアクセスされるメモリ２と、メモリ２に向けて論理アドレスでアクセスの要求を行うデバイス３と、ページテーブルの複数のレコードを一時記憶するためのキャッシュ１２を有し、キャッシュ１２に記憶されたレコードが表す対応にしたがって論理アドレスを物理アドレスに変換することにより、デバイス３から要求されたアクセスをメモリ２に要求するメモリ制御部４とを備え、メモリ制御部４は、キャッシュ１２でミスヒットが発生したときに、キャッシュ１２に記憶された全てのレコードを更新する。 （もっと読む）

【課題】揮発性及び不揮発性メモリにおいてデータ構造を使用して論理的セクタが物理的ページへとマップされる不揮発性メモリのためのメモリマッピング技術を提供する。
【解決手段】ある実施形態において、不揮発性メモリにおける第１のルックアップテーブルは、論理的セクタを物理的ページへと直接マップする。揮発性メモリにおける第２のルックアップテーブルは、不揮発性メモリにおける第１のルックアップテーブルの物理的アドレスを保持する。ある実施形態において、揮発性メモリにおけるキャッシュは、最も最近書き込まれた論理的セクタの物理的アドレスを保持する。又、ガベージコレクション及び回復オペレーションに使用できるブロックコンテンツを記述するブロックＴＯＣも開示される。 （もっと読む）

【課題】使用する記憶容量の増加を抑制しつつ、コンピュータの立ち上げ時間の短縮化を図ることができるメモリ制御装置を提供すること。
【解決手段】ＣＰＵのキャッシュメモリに対する主記憶メモリの所定領域毎のキャッシング状態を保持するディレクトリメモリ内に、主記憶メモリの所定領域毎の初期化状態を表す初期化情報を記憶し、主記憶メモリの所定領域に対するアクセス時に、当該所定領域に対応するディレクトリメモリ内の初期化情報に基づいて、当該所定領域の初期化を行う初期化手段を備えた。 （もっと読む）

【課題】 アドレス変換バッファでの処理時間を短くするとともに、アドレス変換手段から出力される物理アドレスの送出時間を短縮する。
【解決手段】 演算処理装置１０のアドレス変換手段１２が、複数要素で構成される１データ転送命令の仮想ベースアドレス１３を物理ベースアドレス１６に変換するアドレス変換バッファ１５と、物理ベースアドレス１６とディスタンス１４とを格納するアドレス格納手段１７と、このアドレス格納手段１７から物理ベースアドレス１６を取り出し、物理アドレス１９に変換して出力するリクエスト分解器１８（データ読出リクエスト分解器１８−１及びデータ書込リクエスト分解器１８−２）とを有した。 （もっと読む）

【課題】複数のＬＳＩでプロセッサを構成する際に、回路構成を簡素にしながらキャッシュメモリの容量が異なるプロセッサを容易に構成する。
【解決手段】プロセッサを含む第１ＬＳＩと、キャッシュメモリを備えた第２ＬＳＩと、第１ＬＳＩと複数の第２ＬＳＩを接続する情報伝達経路とを備えたプロセッサであって、第１ＬＳＩは第２ＬＳＩに対してプロセッサが要求するデータのアドレス情報を情報伝達経路からブロードキャストするアドレス情報発行部を含み、第２ＬＳＩはキャッシュメモリ全体のアドレス情報の一部を格納する部分アドレス情報格納部と、アドレス情報に対応するデータを格納する部分データ格納部と、情報伝達経路にブロードキャストされたアドレス情報と部分アドレス情報格納部に格納されたアドレス情報を比較してキャッシュヒットを判定する比較部とを含み、複数の第２ＬＳＩの比較部が情報伝達経路にそれぞれ接続される。 （もっと読む）

【課題】 強化型動的アドレス変換ファシリティを提供すること。
【解決手段】 一実施形態において、変換すべき仮想アドレス、及び変換テーブル階層構造の変換テーブルの初期基点アドレスが取得される。仮想アドレスのインデックス部分を用いて、変換テーブル内のエントリを参照する。フォーマット制御フィールドがイネーブルであれば、主ストレージ内の大データ・ブロックのフレーム・アドレスが変換テーブル・エントリから取得される。大データ・ブロックは少なくとも１Ｍバイトのサイズのブロックである。次いで、フレーム・アドレスを仮想アドレスのオフセット部分と組み合わせて、主ストレージ内の大データ・ブロック内の所望のデータ・ブロックの変換アドレスを形成する。次いで、変換アドレスによってアドレス指定される所望の大データ・ブロックにアクセスする。 （もっと読む）

【課題】 ＥＸＴＲＡＣＴ ＣＡＣＨＥ ＡＴＴＲＩＢＵＴＥファシリティ及びそのための命令を提供する
【解決手段】 コンピュータ・システムを動作させる方法において、ターゲット・キャッシュのキャッシュ・レベルと、１つ又は複数のターゲット・キャッシュのキャッシュ属性を取得するための関心あるターゲット・キャッシュ属性とを指定するために、コンピュータ・アーキテクチャのファシリティ及びｃａｃｈｅマシン命令が提供される。ターゲット・キャッシュの要求されたキャッシュ属性は、レジスタに保存される。 （もっと読む）