【課題】プロセスを実行可能な状態にするときに、そのプロセスの仮想空間とその物理アドレスを対応させる場合において、予め定められた固定の分割単位によって対応させることを抑制するようにした情報処理装置を提供することを目的としている。
【解決手段】情報処理装置の記憶手段は、プロセスを一意に識別するプロセス識別子と、該プロセスにおいて利用可能なメモリ空間のアドレスである仮想アドレスと、該仮想アドレスに対応する物理アドレスと、該プロセスに割り当てる連続したメモリ容量を対応付けて記憶し、メモリ容量設定手段は、プロセスを実行可能な状態にするときに、該プロセスが必要とするメモリ容量、物理メモリ上で未使用の連続した領域のメモリ容量、コンピュータにおける中央処理装置によるメモリ容量に関する制限に基づいて決定したメモリ容量を前記記憶手段内の該プロセスに対応するメモリ容量として設定する。 （もっと読む）

信号処理システム（１００）は、少なくとも１つのマスタ・デバイス（１１０、１１５）と、少なくとも１つのメモリ素子（１６０）とを備え、さらに、少なくとも１つのマスタ・デバイス（１１０、１１５）から少なくとも１つのメモリ素子（１６０）へのメモリアクセス要求に応じて、少なくとも１つのメモリ素子（１６０）からのプリフェッチを実行するように構成されたプリフェッチ・モジュール（１４２）を備える。プリフェッチ・モジュール（１４２）は、少なくとも１つのマスタ・デバイス（１１０、１１５）からメモリアクセス要求を受信すると、メモリアクセス要求が関連するアドレスに少なくとも部分的に基づいて、そのメモリアクセス要求に関連する命令情報およびデータ情報の少なくとも一方のプリフェッチの許可を設定するように構成されている。
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【課題】高速メモリを用いたＭＡＰ引きによる演算を高速に実行するデータマップ読み取り装置及びデータマップ読み取り方法を提供すること
【解決手段】検索用データ２４を記憶する第１の記憶手段１５と、第１の記憶手段１５のアドレスに従い、検索用データ２４を一様方向に読み出す読み出し手段２３と、読み出し手段が読み出した、検索用データ２４の複製を記憶する第２の記憶手段１３と、第２の記憶手段１３に複製された検索用データ２４を被検索値xinに基づき検索する検索手段２５が、検索用データを２４インクリメントサーチするかデクリメントサーチするかによって、検索用データ２４の複製を読み出す方向を、第１の記憶手段１５のアドレスの降順方向又は昇順方向のいずれかに切り替える切り替え手段２１と、を有することを特徴とするデータマップ読み取り装置１００を提供する。 （もっと読む）

【課題】 トラフィックを低減させることが可能なレイテンシ短縮システム、レイテンシ短縮方法、および、レイテンシ短縮プログラムを提供する。
【解決手段】 本発明のレイテンシ短縮システムは、複数のノードを含み、該ノードは、共有メモリと、記憶手段と、登録手段と、送信手段とを備える。登録手段は、複数の発行元から共有メモリの同一アドレスに対して同時にリクエストが発行された場合に、該リクエストを発行した発行元を特定する制御情報を記憶手段に登録する。送信手段は、同時に発行されたリクエストのうち、最初に発行されたリクエストに対して当該リクエストの発行元にデータを返信するとき、当該発行元を制御情報に基づいて決定する。 （もっと読む）

【課題】演算装置よって処理されるマルチチャネルのオーディオデータが格納されている外部メモリと演算装置との間にキャッシュメモリシステムを配置する場合、キャッシュメモリと外部メモリとの間のデータ転送効率の悪化を抑制する。
【解決手段】オーディオデータ転送装置４０は、バッファメモリ４５及び先読み部４４を有する。先読み部４４は、外部メモリ１に格納されているｎ個のチャネル（ただし、ｎは２以上の整数）のオーディオデータのうち少なくとも一部をバッファメモリ４５へ転送する処理を制御する。さらに、先読み部４４は、ｎ個のチャネルのオーディオデータのうち演算装置３０によって処理されるｍ個のチャネル（ただし、ｍは１以上、ｎ以下の整数）に応じて、ｍ個のチャネルのオーディオデータを外部メモリ１とバッファメモリ４５の間で転送する際のデータ転送サイズを調整する。 （もっと読む）

【課題】ＣＰＵ等の負担なしに効果的に必要な保護レベルの設定と、汎用性の向上とソフトウェア開発の効率化を提供する。
【解決手段】ＭＭＵを有するＣＰＵに搭載可能にされるオペレーティングシステムである。第１物理アドレスに対応した第１論理アドレス空間を割り当てる第１ＴＬＢを作成して第１保護レベルとする。上記第１物理アドレスを含んでそれよりも大きな第２物理アドレスに対応した第２論理アドレス空間を割り当てる第２ＴＬＢを作成して第２保護レベルとする。タスクの生成時に、そのタスクに指定された保護レベルに対応したＴＬＢに対応した論理アドレス空間をアクセスする。タスクの切り替え時に、切り替わったタスクの保護レベルに対応したＴＬＢに切り替えて当該論理アドレス空間をアクセスする。実行中のタスクに指定された保護レベルに対応した論理アドレス空間に違反したメモリアクセスを検出してメモリアクセス違反処理を行う。 （もっと読む）

【課題】ストレージアレイ（又はコントローラ）は、コントローラキャッシュの使用を制限されている。ライトスルーキャッシュポリシーモードにおいて、入力／出力（ＩＯ）書き込み要求は、特定のハード・ディスク・ドライブ（ＨＤＤ）の応答時間に依存しないストレージアレイを提供する。
【解決手段】ストレージアレイ１０６’をソリッドステートデバイス１１２’と抽象化レイヤ１１０を含んで構成する。ソリッドステートデバイスは、書き込みキャッシュ領域１１６と読み出しキャッシュ領域１１８とを含んでいても良い。読み出しキャッシュ領域は、書き込みキャッシュ領域のミラーであっても良い。抽象化レイヤは、（ｉ）複数のＩＯ要求を受信し、（ｉｉ）複数のＩＯ要求を処理し、（ｉｉｉ）複数のＩＯ要求を書き込みキャッシュ領域と読み出しキャッシュ領域とにマップするように構成されても良い。 （もっと読む）

【課題】ローカルスヌープで処理できるケースを追加し、記憶装置へのアクセスを高速化
すること。
【解決手段】ローカルスヌープ制御部３２は、キャッシュミスケースであってもリクエストの宛先がローカルの記憶装置である場合には、宛先アドレスをアドレスロック制御部３３に登録してアドレスをロックし、メモリアクセス処理部３６にメモリアクセスを実行させる。グローバルスヌープ制御部３４は、ブロードキャストされたアクセス要求のうち、宛先がローカルの記憶装置であるものについてロック制御を行なう。 （もっと読む）

仮想マシン用の仮想ＮＵＭＡアーキテクチャーを実現するための技法が開示される。 （もっと読む）

【課題】中断後に再度起動する場合に迅速に希望するアプリケーションを使用することが可能なプログラム、コンピュータ及び制御方法を提供する。
【解決手段】ＶＭ２上で動作する複数のアプリケーション２１２が使用するＲＡＭ１２の各使用領域を領域ファイル１５１に記憶する。運転中のＶＭ２に対する中断命令を受け付けた場合、複数のアプリケーション２１２が使用するＲＡＭ１２上の情報をＨＤ１５へ保存する。そして、中断中のＶＭ２に対する起動命令を受け付けた場合、複数のアプリケーション２１２の内、ＨＤ１５からＲＡＭ１２の使用領域へ優先的に復元するアプリケーション２１２を選択する。 （もっと読む）

【課題】半導体ディスクシステムにおけるバッファキャッシュのプログラミング方法および装置を提案する。
【解決手段】本発明の実施形態に係る半導体ディスクシステムのバッファキャッシュプログラミング装置は、ページを格納するバッファキャッシュ部と、複数のメモリチップを備えるメモリ部と、前記複数のメモリチップのうち少なくとも１つの目標メモリチップに格納する時に発生し得る待機時間を考慮して前記ページのうち少なくとも１つのページを犠牲ページとして選択する制御部とを備える。 （もっと読む）

【課題】コンパクションの処理時間を短縮化することが可能なメモリシステムを提供すること。
【解決手段】コントローラは、第１の記憶エリアに書き込まれたセクタ単位の複数のデータを第１の管理単位のデータとして第２の記憶エリアに追い出す第１の処理と、第１の記憶エリアに書き込まれた複数のデータを第１の管理単位の２以上の自然数倍の大きさである第２の管理単位のデータとして第３の記憶エリアに追い出す第２の処理と、第２の記憶エリアに記憶された複数のデータを第２の管理単位のデータとして第３の記憶エリアに追い出す第３の処理と、第３の処理の実行後、第２の記憶エリアに記憶された複数のデータを論理ブロック単位で第４の記憶エリアに移動する第４の処理と、第４の記憶エリアに記憶された第１の管理単位の有効データを複数選択して新たな論理ブロック内に書き直す第５の処理と、第５の処理を実行する前に、第４の記憶エリアに書き込まれた複数のデータを論理ブロック単位に第３の記憶エリアに追い出す第６の処理とを実行する。 （もっと読む）

【課題】回路規模を大きくしないで、TLBヒット率を改善する半導体集積回路及びアドレス変換方法を提供する。
【解決手段】アドレス変換部を搭載した半導体集積回路は、マイクロTLB１４と、メインTLB１５と、CPU１３を有する。CPU１３は、プロセスの切替時に、切替元のプロセスのプライベートなマッピングを有するTLBエントリを、マイクロTLB１４から読み出して、複数のプロセスのそれぞれのプライベートなマッピングを有するTLBエントリを、TLBのコンテキストとして記憶する複数のTLBコンテキスト記憶領域を有するTLBコンテキスト記憶部１８における対応するTLBエントリ記憶領域に記憶し、切替先のプロセスのプライベートなマッピングを有するTLBエントリを、TLBコンテキスト記憶部１８から読み出してメインTLB１５に書き込む。 （もっと読む）

【課題】キャッシュコヒーレンシ保証の際の不必要なキャッシュクリアの回数を抑制して、計算機の性能の向上を図り得る、マルチプロセッサ計算機、キャッシュ整合性の保証方法、及びプログラムを提供する。
【解決手段】メインメモリ４と、プロセッサ１０−１〜Ｎと、キャッシュメモリ２−１〜Ｎとを備えるマルチプロセッサ計算機１１において、メインメモリ４は、情報を資源１０−１〜Ｍとして記憶し、各プロセッサは、一のプロセッサがある資源に対して排他的制御によってアクセスするときに、アクセス対象の資源を最後に更新したプロセッサを特定する情報を用い、アクセス対象の資源が最後に更新された時刻ｔ１と、アクセス対象の資源を最後に更新したプロセッサのキャッシュメモリがクリアされた最新の時刻ｔ２と、一のプロセッサのキャッシュメモリがクリアされた最新の時刻ｔ３との関係に基づいて、キャッシュメモリをクリアする。 （もっと読む）

【課題】 ホストから要求された大容量のデータがキャッシュ・ミスのデータである場合において、ホストへ遅延無くデータ転送を行う記憶装置、記憶装置のデータ転送方法を提供する。
【解決手段】 データを保持する複数のテープを有するテープライブラリ及びホスト装置と接続することができる記憶装置であって、ホスト装置からテープが保持するデータの要求を受け付ける受信部１０１と、受信部１０１により受け付けられた要求に基づいて、ホスト装置から要求された所定のデータが記憶部に格納されているか否かを判断する判断部１０２と、判断部１０２により所定のデータが記憶部に格納されていないと判断された場合、所定のデータを保持するテープから該データを所定の単位でメモリに読み込み、メモリに読み込まれた所定の単位のデータを記憶部へ書き込むと共に、メモリに読み込まれた所定の単位のデータを前記ホスト装置へ転送する実行部１０４とを備えた。 （もっと読む）

【課題】正データ記憶装置の判断によりデータ更新の確実な順序保証を可能とする。
【解決手段】正データ記憶装置１１-1のキャッシュメモリ管理部は、正データ記憶装置１１-1の第１の記憶媒体へのデータの書き込みがホスト装置１３-1から指定された場合、指定されたデータを第１の記憶媒体に書き出されるべきライトバックデータとして正データ記憶装置１１-1の第１のキャッシュメモリに書き込む。正データ記憶装置１１-1のレプリケーション管理部は、指定されたデータを未確定ライトデータとして副データ記憶装置１１-2の第２のキャッシュメモリに書き込むための未確定ライトを副データ記憶装置１１-2に要求し、未確定ライトデータが予め定められた量を超える場合には、第２のキャッシュメモリに未確定ライトデータとして既に書き込まれているデータをライトバックデータに確定するための未確定ライト確定を副データ記憶装置１１-2に要求する。 （もっと読む）

【課題】 ＣＰＵトラフィックを特殊とマークすることによりデッドロックを回避する方法及びシステムを提供する。
【解決手段】 パラレルプロセッサによってシステムメモリへ発行される読み取り要求を「特殊」とマークすることによりデッドロックが回避される。特殊とマークされた読み取り要求に関連した読み取り完了がＰＣＩｅバスのバーチャルチャンネル１を経てルーティングされる。バーチャンネル１を経てのデータ返送は、バーチャルチャンネル０における書き込み要求によりストール状態にならず、潜在的なデッドロックが回避される。 （もっと読む）

【課題】メモリに格納されたデータを使用して処理動作を実行する方法を提供すること。
【解決手段】この方法は、ローカルメモリに格納された第１データがデータキャッシュに格納された第２データに対して相対的にコヒーレントであるかどうかを判定するように構成されたスヌープ要求であって、バス上のデータキャッシュを識別する宛先情報と、データキャッシュ内で第２データが配置される場所を識別するキャッシュラインアドレスとを含むスヌープ要求を生成するステップと、スヌープ要求の、バスを介しての第２プロセッサへの送信ステップと、スヌープ要求からキャッシュラインアドレスの抽出ステップと、第２データがコヒーレントであるかの判定ステップと、完了情報を含む完了メッセージを生成するステップと、完了メッセージの、バスを介しての第１プロセッサへの送信ステップとを含む。 （もっと読む）

【課題】 優先度が高い処理であっても、ページフォールト発生時のスワップ動作に時間がかかり、処理が遅延する場合がある。
【解決手段】 複数のページを含む第１の記憶部と複数のページを含む第２の記憶部とを含む階層化された記憶手段に対するアクセスにおいてページフォールトが発生した場合に、当該メモリアクセスの対象データが優先データであるか非優先データであるかを、対象データに対応する優先度と閾値とに基づいて判定し、対象データが優先データであると判定した場合に、クリーンページのいずれか一つを選択し、その識別情報を出力するページ選択部を有する。 （もっと読む）

【課題】ブート・コードのサイズがランダムアクセス可能なバッファの記憶容量を超える場合でもＣＰＵが直接読み込んで実行可能とする。
【解決手段】ＮＡＮＤ型フラッシュ・メモリ１００のストレージ部１１０から、このフラッシュ・メモリ１００に設けられＣＰＵ２００からランダムアクセス可能なバッファ部１２０に、コードＢ０を読み込む。そして、バッファ部１２０に読み込まれたコードＢ０を実行することにより、コードＢ１をキャッシュ・メモリ２１０に保持する。そして、キャッシュされたコードＢ１を実行することにより、ブート・コードであるコードＡＰＰをストレージ部１１０からバッファ部１２０に読み込み、ベース・アドレスを変更してキャッシュ・メモリに保持する。そして、コードＢ１からコードＡＰＰにジャンプし、キャッシュされたコードＡＰＰを順次実行する。 （もっと読む）