【課題】分散共有メモリ型並列計算機システムのキャッシュコヒーレンス制御を高速化すること。
【解決手段】各ノードのコヒーレンスコントローラ１００が全てのノードの全ての共有キャッシュに１対１に対応するディレクトリ１１０を有し、また、必要に応じて新規要求の要求パケットにディレクトリ特定情報パケットを含めるよう構成する。さらに、ＳＭＰ１０はコヒーレンスコントローラ１００を介することなく他のＳＭＰ１０と通信することができるように構成する。 （もっと読む）

【課題】
従来、レイアウトの占有面積が小さく、高速アクセスが可能なタグメモリを有する半導体記憶装置を実現するのは困難であった。
【解決手段】
本発明にかかる半導体記憶装置は、被記憶データをラッチする第１のラッチ回路２３２と、第１のラッチ回路２３２とは反転した論理で動作する複数の第２のラッチ回路２１０を有し、選択信号により選択された第２のラッチ回路２１０により第１のラッチ回路２３２からの被記憶データを受け取り出力する記憶セル部２０２とを有するものである。 （もっと読む）

【課題】リード要求に対する処理性能を一層向上可能なマルチプロセッサ構成の情報処理装置を提供する。
【解決手段】システムコントローラは、キャッシュメモリに格納されるタグ情報のコピーを持つタグコピー部と、ライト要求を格納する複数のライトキューと、複数のライトキューに格納される複数のライト要求のアービトレーション結果が格納されるストアバッファとを備え、複数のプロセッサ装置のうち、一のプロセッサ装置によるリード要求が入力されるとき、キャッシュメモリに含まれるタグ情報とタグコピー部に含まれるタグ情報とが非同期である場合、一のプロセッサ装置と異なる他のプロセッサ装置により、リード要求に対応するアドレスに対するライト要求が入力されているかを複数のライトキューを検索し、複数のライトキューのいずれかに入力されていれば、リード要求に対応するアドレスに対するライト要求に含まれるデータを応答する。 （もっと読む）

【課題】 演算を実行した演算結果をキャッシュとは別の演算結果メモリに格納しておくことにより、演算結果の取得を高速にする。
【解決手段】 命令処理回路３０からの読み出し要求により、キャッシュ１０は、キャッシュヒット・ミスを判定し、ミスであると、キャッシュミス情報を命令処理回路３０に出力する。命令処理回路３０は、キャッシュミス情報により、外部メモリ５０にフィル要求を出力し、外部メモリ５０は、フィルデータを出力する。キャッシュ１０は、フィルデータを格納する。演算回路４０は、フィルデータに対する演算を実施し、演算結果を出力する。演算結果メモリ２０は、演算結果をキャッシュ１０のセットと対応するセットに格納する。命令処理回路３０は、演算結果読み出し命令により、演算結果メモリ２０から演算結果を読み出す。 （もっと読む）

【課題】
コンピュータシステムのシステム・コントローラＬＳＩ等のメモリ制御装置において、複数の記憶装置に分散されたデータへのメモリアクセスを効率良く行うこと。
【解決手段】
本発明は、サーバやＰＣ等のチップセットを構成し、メインメモリ及びＣＰＵ内部のキャッシュメモリとの間のデータ共有に関する制御を行うシステム・コントローラＬＳＩ等のメモリ制御装置において、ＣＰＵからのリード要求に対する応答として、自ノード配下のＣＰＵ内部のキャッシュメモリに登録されているデータを管理するＤＴＡＧの他に、対象データが自ノード配下の何れのＣＰＵ内部キャッシュメモリにも保持されていないという無主データ情報を保持するリテンションタグを有することによりＣＰＵ内部のキャッシュミスを契機としたインターコネクトのトラフィックの削減を目的とする。 （もっと読む）

【課題】
従来のブレードサーバシステムのスケールアウト型の拡張性に加え、複数のブレードサーバモジュール間をＳＭＰ結合することによるスケールアップ型の拡張性を備えたサーバ装置を提供する。
【解決手段】
各ブレードサーバモジュール内部のノードコントローラはＳＭＰ結合インタフェースを有しており、バックプレーンを経由して結合される。バックプレーン上で各ブレードサーバモジュール間リンクを等長配線し、各ブレードサーバモジュール内にもバックプレーン上の各ブレードサーバモジュール間リンクと等長のループ配線をすることで同期をとる。各ブレードサーバモジュールに基準クロックを分配できる基準クロック分配ユニットをバックプレーンに搭載し、各ブレードサーバモジュール内部のクロック分配回路によって基準クロックを切り換えることで、ＳＭＰ結合したブレードサーバモジュールの基準クロックの同期化を可能とする。 （もっと読む）

【課題】パイプライン・プロセッサの動作モードに基づいてキャッシュ構成の最適化を図る。
【解決手段】グラフィックスコンピュータは第１の動作モード（テクセル専用モード）と第２の動作モード（非テクセル専用モード）を有する。第１のデータタイプ（テクセルデータ）と第２のデータタイプ（ピクセルデータ）をキャッシュする。キャッシュラインは、動作モードに応答して従って割り振られる。第１の割振りを用いる場合に、第１のデータタイプのみをキャッシュする第１の部分として割り振られ、第２のデータタイプのみをキャッシュする第２の部分として割り振られ、第２の割振りを用いる場合に、第１のデータタイプのみをキャッシュする第３の部分として割り振られ、第２のデータタイプのみをキャッシュする第４の部分として割り振られる。 （もっと読む）

【課題】非常に大きな仮想アドレス空間を使用する場合でも、ある程度の平均性能を確保したまま処理時間の最悪値を制限でき、効率的なアドレス変換を実現可能とする。
【解決手段】ＭＭＵ３の領域登録部３１は、登録すべき仮想アドレス領域に対応するページ検索ツリー２２１を生成する。領域登録部３１はまた、仮想アドレス空間に属する全ての仮想アドレス領域の各々に対応するエントリであって、当該仮想アドレス領域に対応する検索ツリー２２１へのポインタが設定可能なエントリを含むハッシュテーブル２２２を生成する。テーブル検索部３２は、例えば任意の仮想アドレスの物理アドレスへの変換が必要な場合、当該仮想アドレスが属する仮想アドレス領域に対応するハッシュテーブル２２２のエントリを検索して目的の検索ツリー２２１を特定することで、該当する仮想ページに割り当てられる物理メモリ上の物理ページに関するページ情報を検索する。 （もっと読む）

並列システムにおいて、複数のスレッドが、ネットワーク構造学習を行うよう並列に動作する。大局的なスコア・キャッシュが、複数の分割スコア・キャッシュに区分される。一実施例では、これは、学習対象の構造のノードにスコア・キャッシュを関連付けることが含まれ得る。分割スコア・キャッシュによって、学習を分割近傍スコア・ループ（第１のループは別個のスコア・キャッシュ区分を処理し、第２のループのスコア・キャッシュ区分をウォーミングする）において行うことができる。

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いくつかの実施例において、仮想化をサポートするシステムにおいて仮想マシンにアサインされた入力／出力（Ｉ／Ｏ）装置に対するゲストグラフィックスメモリアドレス要求を受け取ることと、物理ゲストグラフィックスメモリアドレスからホスト物理メモリアドレスへの変換をグラフィックスメモリ変換テーブルにインストールすることとを含むシステムおよび方法である。 （もっと読む）

共有メモリコンピュータシステムにおいて所有されている複数のキャッシュブロックのライトバックを早期に予測する方法。本発明は、書き込まれた複数のブロックが他のＣＰＵによって要求される可能性が高いことをシステムが予測することを可能にし、所有しているＣＰＵは、ブロックにデータをアップデートした後できるだけ早くメモリにそれらのブロックをライトバックする。他のプロセッサがデータを要求している場合、これは、データを得るための待ち時間を低減でき、同期のオーバヘッドを低減でき、並列プログラムのスループットを増加できる。 （もっと読む）

【課題】アドレス変換のためのテーブルをB-Treeにより構成する。
【解決手段】ノードポインタのノードアドレスフィールドにより指されたB-ツリーデータ構造のノードが葉ノード又はインデックスノードのいずれであるかを決定する、ノードポインタ検査機構602、メモリ及びノードポインタ検査機構に作動的に結合され、かくしてノードポインタ検査機構がB-ツリーデータ構造のノードがインデックスノードであると決定した場合に、メモリからB-ツリーデータ構造のノードを検索しこれを処理することになるインデックスノード検索／処理機構605、及び、メモリ及びノードポインタ検査機構に作動的に結合され、かくして、B-ツリーデータ構造のノードが葉ノードであるとノードポインタ検査機構が決定した場合に、メモリからB-ツリーデータ構造のノードを検索しこれを処理する葉ノード検索／処理機構603、を備えるように構成する。 （もっと読む）

【課題】 ユニット間のデータ転送を高いスループットで行なうことができ、さらに、小規模構成から大規模構成までの変更を容易に成し得る柔軟性と、あるユニットが故障した場合にも動作可能な耐故障性とを実現できるようにする。
【解決手段】 制御モジュール４−０〜４−７が、データ処理装置３−０〜３−３１に対するインターフェースである第１インターフェース部４１ａ〜４１ｄと、複数の記憶部２−０〜２−３１に対するインターフェースである第２インターフェース部４２ａ，４２ｂと、他の制御モジュール４−０〜４−７と相互に通信を行なう通信部４３とを有して構成され、複数の制御モジュール４−０〜４−７と複数の記憶部２−０〜２−３１との間に、各第２インターフェース部４２ａ，４２ｂと各記憶部２−０〜２−３１とを選択的に切り替えて通信可能に接続する第１スイッチユニット５−０〜５−７をそなえる。 （もっと読む）

パイプライン化されたプロセッサにおいて、命令キャッシュよりも前に配置されたプリ復号器がPC相対アドレス又は絶対アドレスの分岐命令の分岐ターゲットアドレスを計算する。該プリ復号器は、該ターゲットアドレスと該分岐命令アドレスが同じメモリーページに存在するか否かを判別するためにBTAと分岐命令アドレス（BIA）を比較する。このことを表す分岐ターゲット同一ページ（BTSP）ビットが該キャッシュに書き込まれ、該命令に関連付けられる。分岐命令が実行され、分岐が発生したと評価された場合、BTSPビットにより表されるようにBTAがBIAと同じページにあるならば、BTAの許可属性を検査するためのTLBアクセスが抑制される。このことは、TLBアクセスが抑制され、分岐命令が最初にフェッチされる際にBTAとBIAの比較が一回だけ実行されるために、電力消費を削減する。更に、プリ復号器は、BTAの生成と選択のクリティカルパスからBTAとBIAの比較を取り除く。 （もっと読む）

物理アドレスによって参照される物理メモリロケーションにプロセッサでアクセスするための方法及び装置が本明細書で説明される。プロセッサは、仮想メモリアドレスの参照子及び／又は物理アドレスの参照子で命令をフェッチする／受け取る。変換ロジックが、仮想メモリアドレスを物理アドレスに変換し、物理アドレスを共通インターフェースに提供する。物理アドレシングロジックが、物理アドレスの参照子をデコードし、物理アドレシングロジックにより記憶されたメモリタイプに基づいて、物理アドレスを共通インターフェースに提供する。 （もっと読む）

キャッシュメモリを、ＣＡＭ構成で、格納されているデータブロックの先頭アドレスを示す先頭ポインタを格納するＣＡＭ部と、ＣＡＭ部に格納されている先頭ポインタからの、データブロックを構成するデータのアドレスを示すポインタ間の一連の接続関係を格納するポインタマップメモリと、ポインタで示されたアドレスのデータを格納するポインタデータメモリで構成する。ポインタの接続関係を自由に設定可能であるため、キャッシュメモリに格納されるデータブロックの大きさを自由に設定でき、キャッシュメモリに使用率を向上することができる。
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マルチプロセッサシステム１は、複数のプロセッサ２１〜２５と、システムバス３０と、メインシステムメモリ４０とを有する。各プロセッサ２１〜２５は、各自のキャッシュメモリ４１〜４５に接続され、各キャッシュメモリ４１〜４５は、さらにシステムバス３０に接続される。キャッシュメモリ４１〜４５は、各自のプロセッサ２１〜２５によって頻繁に使用されるデータ又は命令のコピーを格納し、これにより、プロセッサ２１〜２５がリード又はライト処理中にメインシステムメモリ４０にアクセスすることを不要にする。プロセッサ２５は、複数のデータブロック（図示せず）を有するローカルメモリ５０に接続される。本発明によると、ローカルメモリ５０は、それに係るプロセッサ２５との接続用の第１ポート５１を有する。さらに、ローカルメモリ５０は、システムバス３０に接続される第２ポート５２を有し、これにより、その他のプロセッサ２１〜２４の１以上がローカルメモリ５０にアクセスすることを可能にする。本発明は、キャッシュメモリより安価で高速であって、より予測可能性の高いタイミングを有するローカルメモリ装置を利用して、ローカルメモリデータのコヒーレントなキャッシュ処理を可能にする。
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【課題】 記憶メディアへの書込みにエラーが生じたことを検出するために記憶制御装置の性能が劣化してしまうことを抑える。
【解決手段】 ホスト装置（３０１）からのライトデータを記憶するキャッシュ領域（３０７）と、記憶メディア（３１３）と、記憶メディアのためのデータ記憶域（３２１）と、比較部（３２７）とが備えられる。キャッシュ領域（３０７）上のＮ個のライトデータについて第一比較対象が生成され、Ｎ個のライトデータがデータ記憶域（３２１）に転送される。データ記憶域の指定されたアドレスからライトデータが読み出され、そのライトデータが記憶メディアに書かれる。Ｎ個のライトデータが読み出された場合、それらについての第二比較対象が生成される。第一比較対象と第二比較対象との比較が、比較部により行われ、その比較の結果が不適合の場合、キャッシュ領域上のＮ個のライトデータが再びデータ記憶域に転送される。 （もっと読む）

【課題】
コンピュータ・システムにおけるメモリ管理を改善する。
【解決手段】
アドレス変換情報のサブセットが、ＣＰＵによる高速アクセスのためにそのようなアドレス変換情報を保存するために予約されたキャッシュ・メモリにおける他のタイプのアドレス変換情報によって置換されないようにする。このようにして、ＣＰＵは、キャッシュに保存されたアドレス変換情報のサブセットを識別することができる。
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一実施形態において、処理ノードが、キャッシュモニタユニット及びコンフィギュレーションユニットに結合されたキャッシュメモリを各々が含む複数のプロセッサコアを含む。各キャッシュモニタユニットは、結合されたキャッシュメモリの現在の利用率を独立してモニタし、現在の利用率が所定の利用値より低いかどうかを決定するように構成されてもよい。コンフィギュレーションユニットは、現在の利用率が所定の利用値より低いことを決定するキャッシュモニタユニットに応答して、キャッシュメモリの１以上の部分を選択的に無効にしてもよい。
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