【課題】データキャッシュメモリへのクロック供給を止めて、消費電力の削減を図る。
【解決手段】データメモリ部と、データメモリ部のラインと対応付けられたライン毎に、タグアドレスと、タグアドレスに対応するデータメモリ部のデータの状態を示すステート情報とを保持するタグメモリ部と、タグメモリ部のラインを検索する検索部と、検索されたタグメモリ部のラインに保持されたタグアドレスと、メモリアクセス要求のタグアドレスとを比較してキャッシュミスを検出するとともに、検索ラインのステート情報を読み出す比較部と、キャッシュミスを検出した場合、メモリアクセス要求の対象となるデータを記憶装置へ要求するとともに、要求したデータを格納するラインがデータメモリ部に無い場合、比較部が読み出したラインのステート情報に基づいて、データメモリ部へのクロックの供給を止める制御部を備えるキャッシュメモリ装置が提供される。 （もっと読む）

【課題】複数の１次キャッシュ間におけるデータ転送を効率よく行なうことができるデータ処理装置を提供する。
【解決手段】本発明のデータ処理装置１は、複数の演算器１１、２１、３２、４１と、複数の１次キャッシュ１２、２２、３２、４２と、２次キャッシュ５０と、順次連続的に接続された複数のバッファキャッシュ１３、２３、３３、４３とを備えている。第１段目のバッファキャッシュ１３には２次キャッシュ５０からデータが転送されており、複数のバッファキャッシュ１３、２３、３３、４３は、各バッファキャッシュ１３、２３、３３、４３のデータの一部を後段側に順次転送すると共に、各バッファキャッシュ１３、２３、３３、４３のデータの一部を各バッファキャッシュ１３、２３、３３、４３に対応する１次キャッシュ１２、２２、３２、４２に転送する。 （もっと読む）

【課題】簡単にキャッシュの大容量化を図ることができるキャッシュメモリ装置を提供する。
【解決手段】ハードウエア・アーキテクチュアＨＡは、プロセッサ・コア１がタグ・モード及びキャッシュ・モードを選択的に実現できるように構成されている。タグ・モードでは、二次キャッシュメモリとしてのＳＲＡＭ２のデータメモリを大容量メモリであるＤＲＡＭ４のタグメモリとして利用する。キャッシュ・モードでは、ＳＲＡＭ２をそのままキャッシュメモリとして利用する。キャッシュ・モードでは、大容量メモリであるＤＲＡＭ４を使用しない。 （もっと読む）

【課題】複数のＡＬＵを使用する場合に、オーバーヘッドを抑制して、データを高速で処理可能とする。
【解決手段】ＣＰＵ１がメインメモリ５へのアクセス回数を削減するために内部に一次キャッシュ１１を備えたキャッシュシステムにおいて、ＣＰＵ１は内部にプログラムを並列実行することでプログラム実行速度を高速化可能とするＡＬＵ９ａ，９ｂを複数有し、各ＡＬＵ９ａ，９ｂ間にはメインメモリ５へのアクセス回数低減のために用いる一次キャッシュ１１を共有する。 （もっと読む）

【課題】複数のプロセッサエレメントを使用した場合においても、キャッシュアクセス時間を短縮することができ、且つキャッシュコヒレンシの低減をはかる。
【解決手段】複数のプロセッサエレメント１１と、プロセッサエレメント１１との間でデータの授受を行う複数のキャッシュメモリ１３と、プロセッサエレメント１１とキャッシュメモリ１３との間に設けられ、プロセッサエレメント１１とキャッシュメモリ１３との接続関係を切り替える３次元クロスバーバス回路１２と、プロセッサエレメント１１からの要求に応じてクロスバーバス回路１２の接続の切り替えを制御するスイッチ制御部１４と、を具備したキャッシュシステムであって、キャッシュメモリ１３はそれぞれ一定範囲のアドレスのデータ又はインストラクションを格納可能で、キャッシュメモリ１３毎に異なるアドレスが割り当てられている。 （もっと読む）

【課題】リモートメモリに対するアクセスで生じるレイテンシを改善することができるキャッシュ制御装置を提供する。
【解決手段】リモートメモリから読み出してＬ２キャッシュ３０４に記憶されているデータがリプレース処理によって追い出された場合、その追い出されたデータを、Ｌ２キャッシュ３０４の下位に仮想的に設けた３次キャッシュに記憶する。 （もっと読む）

【課題】データをキャッシュメモリのキャッシュラインにプレロードし、キャッシュラインを再利用するためのキャッシュ維持動作を制御するためのデータ処理装置および方法を提供する。
【解決手段】一連の命令を実行するように動作可能なプロセッサと、該一連の命令を実行する際の該プロセッサによるアクセスのためのデータ値を格納するように動作可能な複数のキャッシュラインを有するキャッシュメモリと、を備える。キャッシュコントローラもまた提供され、主メモリから該キャッシュメモリの１つ以上のキャッシュラインにデータ値を格納するように、該プロセッサで受信されるストリーミングプレロード命令に応じて動作可能なプレロード回路を備える。該キャッシュコントローラはまた、優先的な再利用のために、該キャッシュメモリの１つ以上のキャッシュラインを識別するように、該ストリーミングプレロード命令に応じて動作可能な識別回路を備える。 （もっと読む）

【課題】複数階層のキャッシュメモリにおいて、上位階層のキャッシュメモリから下位階層のキャッシュメモリに発行されるハードウエアプリフェッチの要求により、無駄な下位階層キャッシュアクセスパイプラインが消費されるのを抑制する。
【解決手段】プリフェッチ機能を有するプロセッサは、第１のラインサイズを持つ第１の階層のキャッシュメモリと、当該第１の階層のキャッシュメモリの下位階層で、前記第１のラインサイズとは異なる大きさの第２のラインサイズを持つ第２の階層のキャッシュメモリと、前記第２のラインサイズ毎に、前記第１のラインサイズ分のブロックをプリフェッチするように、前記第１の階層のキャッシュメモリから前記第２の階層のキャッシュに対するプリフェッチ要求を発行するプリフェッチ制御部と、を備える。 （もっと読む）

【解決手段】
グラフィクスメモリ（ビデオメモリ２１２とも称される）を非グラフィクス関連タスクに対して使用するための方法及び装置の実施形態がここに開示される。実施形態においては、グラフィクス処理ユニット（ＧＰＵ３０２）は、中央処理ユニット（ＣＰＵ）のためにの追加的なキャッシュ資源を提供し且つ管理するために、ハードウエア及びソフトウエアを伴うＶＲＡＭキャッシュモジュール（２０４）を含む。実施形態においては、ＶＲＡＭキャッシュモジュールは、ＣＰＵと共にレジスタ動作をし、ＣＰＵからの読み出し要求を受け入れ、そしてＶＲＡＭキャッシュを用いてその要求をサービスするＶＲＡＭキャッシュドライバ（４０４）を含む。種々の実施形態においては、ＶＲＡＭキャッシュは、ＧＰＵキャッシュのみであるとして構成可能であり、あるいは代替的には、第１レベルキャッシュ、第２レベルキャッシュ等であるとして構成可能である。 （もっと読む）

ロッシーなメタデータを保持するためもメタフィジカルアドレス空間のための方法及び装置について記載する。データ項目のデータアドレスを参照する明示的又は非明示的メタデータアクセスオペレーションが発生する。ハードウェアは、データアドレスを、メタフィジカル拡張を含むメタデータアドレスに修正する。メタフィジカル拡張は、１以上のメタフィジカルアドレス空間を、メータアドレス空間に、重複させる。メタフィジカル拡張を含むメタデータアドレスの一部は、データ項目を保持するキャッシュメモリのタグアレイを検索するのに使用される。その結果、メタデータアクセスオペレーションは、メタデータアドレス拡張に基づいて、キャッシュのメタデータエントリのみをヒットする。メタデータは、キャッシュ内に保持されることから、メタデータは、データと、キャッシュ内のスペースについて競合する場合がある。 （もっと読む）

【課題】 ベクトルストア命令実行時におけるバウンダリ生成と後続のスカラロード命令の発行制御を高速化し、かつハードウェア量を削減することを目的とする。
【解決手段】 本発明のバウンダリ実行制御システムは、キャッシュと、キャッシュに対してスヌープ処理を行うスヌープ処理回路と、バウンダリチェック回路とを備える。バウンダリチェック回路は、複数のデータを並行して格納する命令であるベクトルストア命令の実行時に、更新するアドレスの最小値および最大値の少なくともいずれか一方をバウンダリとして記憶するとともに、最小値と最大値との排他的論理和演算の結果からマスクを生成し、キャッシュに対するスカラロード命令の発行要求時に、バウンダリとマスクとに基づいて、スヌープ処理の完了を待たずにスカラロード命令の発行を許可するか否かを判定する。 （もっと読む）

【課題】プロセッサコアの違反アクセスを効率よく検出する。
【解決手段】マルチプロセッサシステム１０は、複数のプロセッサコア１１に対応して設けられた複数のキャッシュシステム２１を含む。キャッシュシステム２１は、キャッシュラインとこのライン情報とを格納するキャッシュメモリ２２を含む。キャッシュシステム２１は、ライン情報と、アービタから送られるアクセス要求とを比較して違反アクセスを検出する違反検出回路２４と、違反検出回路２４による検出結果に基づいてキャッシュラインごとにフラグをセットし、かつプロセッサコア１１に保持されたキャッシュラインに読み出しアクセス又は書き込みアクセスする際にフラグの内容を確認し、このフラグの内容に基づいて違反アクセスを検出するフラグ制御回路とを含む。 （もっと読む）

【課題】高性能なネットワーキングおよび通信アプリケーション等の新しい技術を利用できると同時に高性能機能性も備えるプロセッサを提供する。
【解決手段】プロセッサは、それぞれがデータキャッシュおよび命令キャッシュを持っている複数のマルチスレッドプロセッサコアを備えている。データスイッチ相互接続はプロセッサコアのそれぞれに接合されておりプロセッサコア間で情報を手渡すように構成されている。メッセージネットワークはプロセッサコアおよび複数の通信ポートのそれぞれに接合されている。データスイッチ相互接続がプロセッサコアのそれぞれにそれぞれのデータキャッシュによって接合されており、メッセージングネットワークがプロセッサコアのそれぞれにそれぞれのメッセージステーションによって接合されている。 （もっと読む）

【課題】メモリのアクセスに関するメモリ階層の数を削減し、メモリアクセス動作の最適化を容易に実現可能とする。
【解決手段】本発明の一態様に係る統合メモリ管理装置２は、キャッシュ３のアクセス先を示す論理アドレスを物理アドレスに変換するプロセッサ１の第１のＭＭＵ７と、キャッシュ３のアクセス先を示す物理アドレスに基づいてキャッシュ３をアクセスするプロセッサ１のキャッシュコントローラ８と、プロセッサ１外のメインメモリ４に対するアクセス状態を示す履歴データを格納するプロセッサ１の履歴格納部１０と、メインメモリ４における論理アドレスと物理アドレスとの関係を示す関係データを格納するプロセッサ１の関係格納部２３と、アクセス履歴データとアドレス関係データとに基づいてメインメモリ４をアクセスするための論理アドレスを物理アドレスに変換し、この物理アドレスに基づいてメインメモリ４をアクセスするプロセッサ１の第２のＭＭＵ９とを具備する。 （もっと読む）

【課題】キャッシュメモリ装置及びその制御方法における処理性能を向上させること。
【解決手段】キャッシュメモリ装置１０は、データをキャッシュライン１１で記憶する１次キャッシュメモリ１を備えている。また、１次キャッシュメモリ１のラインサイズは、２次キャッシュメモリ２のラインサイズよりも大きくなるように構成されている。さらに、１次キャッシュメモリ１のキャッシュライン１１は、データを記憶する複数のデータエントリ部１１ａと、データエントリ部１１ａに対応して、データが有効又は無効であること示す複数の有効ビット部１１ｂと、キャッシュライン１１のアドレスを記憶するアドレスエントリ部１１ｃと、を含んでいる。 （もっと読む）

【課題】キャッシュメモリにおいて簡易な構造を用いて、先行するメモリへのアクセスの応答を待たずに後続のアクセスを発行させる。
【解決手段】キャッシュメモリのタグ記憶部２２０の各エントリにおいて、タグアドレス２２１、バリッド２２２、ダーティ２２３に加えて、保留中２２４を記憶する。あるキャッシュラインにアクセスしようとする際に、保留中２２４が保留状態にある旨を示している場合には、そのアクセスは保留状態が解除されるまで待機される。これにより、異なるキャッシュラインであれば、先行アクセスのミス処理中に後続アクセスがヒットした場合（ヒット・アンダー・ミス）のみならず、先行アクセスのミス処理中にさらに後続アクセスのミス処理が生じた場合（ミス・アンダー・ミス）も処理を継続する。 （もっと読む）

【課題】複数のＣＰＵで共有メモリを共有して使用する場合に、オーバーヘッドを抑制して、データを高速で処理可能とする。
【解決手段】共有メモリが接続するバスに複数のＣＰＵが共通接続され、各ＣＰＵはその内部に一次キャッシュを持たずそれらの外部に各ＣＰＵで互いに共有して使用する一次キャッシュを設けてあると共に、さらに、各ＣＰＵで互いに共有して使用する二次キャッシュを設けた。 （もっと読む）

【解決手段】
シェーダパイプテクスチャフィルタは、レベル１キャッシュシステムを記憶の主要方法として用いるが、レベル２キャッシュシステムに対する読み出し及び書き込みを必要に応じてレベル１キャッシュシステムにさせる能力を有している。レベル１キャッシュシステムはワイドチャネルメモリバスを介してレベル２キャッシュシステムと通信する。また、レベル１キャッシュシステムは、デュアルシェーダパイプテクスチャフィルタを支持するように構成されてよい一方で、レベル２キャッシュシステムへのアクセスを維持する。レベル１キャッシュシステムを記憶の主要方法として用い、レベル２キャッシュシステムに対しする読み出し及び書き込みを必要に応じてレベル１キャッシュシステムにさせる能力を有する方法もまた提示される。更にレベル１キャッシュシステムは、他のリソースの間で共有可能に画定されるメモリ領域を割り当てることができる。 （もっと読む）

【課題】異なるラインサイズの１次及び２次キャッシュを備えるマルチプロセッサシステムにおいて、ハードウェアコストを低減し、且つバスとメモリの利用効率を向上させ、消費電力を低減する。
【解決手段】２次キャッシュ１０３は、２次キャッシュメモリ１０３Ａに記憶されたデータに含まれる命令コードが複数の１次キャッシュメモリに記憶されているか否かを示すラインビット、データの有効性を示す有効ビット及び２次キャッシュメモリ１０３Ａに記憶されたデータのリフィル対象となるウェイを示すリプレイスビットをライン毎に記憶する２次キャッシュタグメモリ１０３Ｂと、２次キャッシュタグメモリ１０３Ｂに記憶されたラインビットを参照し、２次キャッシュメモリ１０３のラインのうち、１次キャッシュメモリに記憶された命令コードと同じ命令コードを含むデータが記憶されたラインを解放する２次キャッシュコントローラ１０３Ｃと、を有する。 （もっと読む）

【課題】 メモリフェッチのレイテンシを短縮することができるとともに、同一アドレスに対するフェッチと書き込み命令との順序を保障するキャッシュ制御装置を提供する。
【解決手段】 ＣＰＵから要求されたデータがキャッシュ内に記憶されているか否かが判明する前に出力されるメモリフェッチ要求である投機フェッチのステータスと、投機フェッチが出力されてからメモリ制御部（ＭＡＣ２）に到達するまでの時間と、投機フェッチの出力前に出された命令であって投機フェッチと同一アドレスへのデータ書き込みの命令によるメモリ（ＤＩＭＭ３）の書き込みが完了してからデータ書込みの命令の応答があるまでの時間とを合算した時間を監視することで、投機フェッチによって得られるデータを採用するか否かを判定するキャッシュ制御装置を提供する。 （もっと読む）