マイクロプロセッサを有するダイとレベル４キャッシュを有するダイとの間に設けられる集積回路を有するパッケージを備えた方法、装置及びシステム。
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【課題】 本発明は、実現が容易なノン・インクルーシブ方式のキャッシュシステムを提供することを目的とする。
【解決手段】 キャッシュシステムは、主記憶装置にアクセスするよう機能する処理装置と、処理装置に結合され主記憶装置よりも高速にアクセス可能な１次キャッシュと、１次キャッシュを介して処理装置に結合され主記憶装置よりも高速にアクセス可能な２次キャッシュを含み、１次キャッシュと２次キャッシュは、処理装置からのアクセスに応じて主記憶装置から第１のデータを読み出す際に１次キャッシュと２次キャッシュとの両方に第１のデータを登録し、処理装置からのアクセスに応じて２次キャッシュの第２のデータを無効化する必要が生じた際に１次キャッシュに存在する第２のデータを無効化することなく２次キャッシュの第２のデータを無効化する動作を実行するよう構成される。 （もっと読む）

【課題】記憶装置、及び記憶方法を提供すること。
【解決手段】少なくとも２つの処理ユニットとデータ及び／又は指令のための少なくとも１つの第１のメモリ又はメモリ領域とを有する計算機システム内でデータ及び／又は指令を記憶する装置及び方法は、装置内に第２のメモリ又はメモリ領域が含まれており、その場合に装置がキャッシュメモリシステムとして形成されており、かつ少なくとも２つの分離されたポートを搭載しており、これらのポートを介して第２のメモリ又はメモリ領域の同一又は異なるメモリセルへの少なくとも２つの処理ユニットのアクセスが行われ、その場合に第１のメモリシステムからデータ及び／又は指令がブロック単位で一時記憶されることを特徴としている。 （もっと読む）

【解決手段】少なくとも２つの実行ユニットを有する計算機システムにおけるメモリアクセスを制御する方法であって、実行ユニット当たりバッファメモリ領域、特にキャッシュメモリ領域が設けられており、さらに切替え手段と比較手段が設けられており、その場合にパフォーマンスモードと比較モードの間で切り替えられる、メモリアクセスを制御する方法において、パフォーマンスモードにおいて、各実行ユニットがそれぞれ対応づけられたバッファメモリ領域へアクセスし、比較モードにおいては２つの実行ユニットが予め定めることのできるバッファメモリ領域へアクセスし、その場合にバッファメモリ領域が構成可能であることを特徴とする、少なくとも２つの実行ユニットを有する計算機システムにおけるメモリアクセスを制御する方法が提供される。 （もっと読む）

クリティカルセクションをトランザクション的に実行することでロックを回避するシステムは、以下のようにプログラムを修正する。（１）クリティカルセクションのトランザクション的実行中に、プログラムはまずクリティカルセクションに関連するロックが別の処理によって保持されているか否かを決定し、保持されている場合にはトランザクション的実行を打ち切る。（２）トランザクション的実行が別の処理からの干渉的データアクセスに遭遇することなく完了する場合には、プログラムはトランザクション的実行中に作成された変更をコミットし、クリティカルセクションの後のプログラムの通常の非トランザクション的実行を任意で再開する。（３）トランザクション的実行中に別の処理からの干渉的データアクセスに遭遇する場合には、プログラムはトランザクション的実行中に作成された変更を破棄し、クリティカルセクションの再実行を試みる。
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【課題】キャッシュミスを低減し、かつメモリシステムの高性能化を図る。
【解決手段】中央制御部40が参照する下位メモリ素子48に記憶された大量の情報から取り出される第１情報が格納される第１補助記憶素子42、及び第１情報が含まれる第２情報が格納される第２補助記憶素子44を用意する。参照される情報が、第１補助記憶素子42または第２補助記憶素子44に存在するか、あるいは、参照される情報を含んでいない別の第１情報が第１補助記憶素子42に存在するか否かによって、前記下位メモリ素子48から第１情報または第２情報を選択的に取り出し、第１補助記憶素子42と第２補助記憶素子44とに選択的に格納する。 （もっと読む）

プロセッサ（５１）は、フェッチされたそれぞれの命令について命令の型を判定するデコード論理演算回路（５４）、第１のレベルのキャッシュ（Ｌ１）、第１のレベルのキャッシュに結合された第２のレベルのキャッシュ（Ｌ２）、ならびに第１および第２のレベルのキャッシュに動作するように結合された制御論理演算回路を備える。制御論理演算回路は、好ましくは、第１の型の命令についてキャッシュ・ミスがあった場合にキャッシュ・ラインフィルが第１のレベルのキャッシュに対し実行されるようにするが、第２の型の命令については第１のレベルのキャッシュに対しラインフィルが実行されるのを禁止する。
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【課題】プロセシングシステムのロジカルパーティショニングの態様を、リソースの使用に関してリソース管理に結びつける。
【解決手段】マルチプロセシングシステム１００のそれぞれのプロセッサ１０２を、複数のリソースグループへ論理的に区分けし、所定のアルゴリズムによる関数として、リソースグループ間のリソースを時間割り当てする方法および装置を提供する。リソースは、（i）プロセッサ１０２と入出力デバイス１１０との間の通信バンド幅の割り当て分、（ii）プロセッサ１０２によって使用される共有メモリ１０６内のスペースの割り当て分、および（iii）プロセッサ１０２によって使用されるキャッシュメモリラインのセット、のうち少なくとも一つを含む。 （もっと読む）

プロセッサーのフェッチセクションは命令を取得するための命令キャッシュといくつかのステージのパイプラインを備える。命令は、キャッシュライン境界を横切ってもよい。パイプラインステージは２つのアドレスを処理し完全な境界を横切る命令を回復する。そのような処理の期間に、命令の第２の部分がキャッシュに存在しないなら、第１のラインに関するフェッチは無効とされ再循環される。この第１のパスに対して、そのデータのいずれかをプロセッサーの後段のステージに渡すことなく、命令の第２の部分のためのアドレスの処理は、より高いレベルのメモリからキャッシュに命令データをロードするためのプリフェッチ要求として取扱われる。第１のラインアドレスが再びフェッチステージを通過すると、第２のラインアドレスが通常の順番で続き、命令の両方の部分は、キャッシュからフェッチすることができ、通常の方法で結合することができる。
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【課題】 メモリモジュールに搭載されたメモリの不良救済をコンピュータシステム上で実行する。
【解決手段】 コンピュータシステム１は、ＣＰＵ２と、不良救済が可能であるように構成されたメモリ１１が搭載されたメモリモジュール３とを備えている。ＣＰＵ２は、二次キャッシュ２ｂを備えている。メモリ１１の不良救済の実行が指示されると、救済プログラム１５がＣＰＵ２の二次キャッシュ２ｂにロードされる。ＣＰＵ２は、二次キャッシュ２ｂにロードされた救済プログラム１５を実行して、メモリ１１の不良救済を行う。 （もっと読む）

【課題】キャッシュ・コヒーレント・データ処理システムの提供。
【解決手段】メモリ・アクセス・リクエストをマスタが受けると、キャッシュ階層の上位レベル・キャッシュの第１キャッシュ・ディレクトリをアクセスする。ターゲット・アドレスが有効アドレス・タグおよび第１無効コヒーレンシ状態を有するエントリと関連付けられていることに対応して、即座に相互接続ファブリック上にターゲット・アドレスを指定するリクエストを送出する。ターゲット・アドレスが第一キャッシュディレクトリにおいて第２無効コヒーレンシ状態を有するエントリと関連付けられていることに応答して、キャッシュ・コヒーレンシの下位レベル・キャッシュの第２キャッシュ・ディレクトリにおいてターゲット・アドレスと関連付けられたコヒーレンシ状態を決定した後、相互接続ファブリック上にターゲット・アドレスを指定するリクエストを送出する。 （もっと読む）

フォールトトレラント又は自己訂正式のコンピュータシステムが開示されている。このコンピュータシステムには、例えば宇宙放射線によって生じ得る障害に対する保護の種々のセットが設けられている。システムのより一層の信頼性は、誤りが検出されるのを待つのではなく、コンポーネントを定期的なスケジュールでスクラビングすることによって実現することができる。したがって、長期間にわたって検出されないままの誤りが広がって、さらにシステムを損傷させることがない。３つ又はそれより多くのプロセッサがパラレルに動作するように設けられ、これらのプロセッサからの信号を受信するようにコントローラが設けられ、投票論理を使用して多数決信号値を決定する。このようにしてコントローラは、プロセッサの１つからの信号が多数決信号と異なる場合に、誤りを検出することができる。このシステムにはまた、所定のマイルストンに到達した後にプロセッサを再同期化するためのスクラビングモジュールも設けられている。このマイルストンは所定の時間間隔又はユーザが定義する任意のイベントでよい。 （もっと読む）

【課題】 文字、グラフィック、イメージなどの複数のオブジェクトで構成される電子文書の画像形成をソフトウェアで高速に形成することが出来るようになり、画像の表示や印刷などを高速に行うことが可能な画像形成装置の提供。
【解決手段】 ＣＰＵがアクセス可能な記憶手段と、前記記憶手段の動作設定をする設定手段と、画像データを入力する入力手段と、前記入力手段に入力された画像データに基づいて画像を形成する画像形成手段と、前記入力手段に入力された画像データを解析する解析手段とを有し、前記画像形成手段は、前記設定手段が前記解析手段の解析結果に基づいて前記動作設定をした後に画像を形成することを特徴とする画像形成装置。 （もっと読む）

【課題】キャッシュ・コヒーレントな多重プロセッサ・システムにおいて、共用バスを使う低効率のスヌープ要求システムに替わる効率の良い簡単なスヌープ方法及び装置を提供する。
【解決手段】複数のプロセッシング・ユニットを有するマルチプロセッサ・コンピューティング環境においてキャッシュ・コヒーレンシをサポートするための方法及び装置であって、各プロセッシング・ユニットは、それに付随するするローカル・キャッシュ・メモリを有する。スヌープ・フィルタ・デバイスは、各々の処理ユニットに関連付けられており、ストリーム・レジスタ・セット及び関連するストリーム・レジスタ対比ロジックの使用に基づいてフィルタリング方法を実行する少なくとも一つのスヌープ・フィルタ基本要素を含む。どの時点においても、複数のストリーム・レジスタ・セットのうち、少なくとも一つのストリーム・レジスタ・セットはアクチブであり、少なくとも一つのストリーム・セットは履歴と標識される。さらに、スヌープ・フィルタ・ブロックは、キャッシュ・ラップ検知ロジックと動作可能に結合され、これにより、キャッシュ・ラップ状態が検知されると、アクチブなストリーム・レジスタ・セットの内容は履歴ストリーム・レジスタ・セットに移し替えられ、少なくとも一つのアクチブなストリーム・レジスタ・セットの内容がリセットされる。各フィルタ基本要素は、ストリーム・レジスタ対比ロジックを実行し、受信したスヌープ要求をプロセッサに転送するかあるいは廃棄するかを判断する。 （もっと読む）

【課題】 キャッシュメモリ回路におけるリフィルに伴う読み込み動作、及び、ライトバック又はライトスルーに伴う書き込み動作によるペナルティーを抑えてシステム性能を向上させた半導体集積回路を提供する。
【解決手段】 この半導体集積回路は、第１のバスラインに接続されたプロセッサ部１０と、第２のバスラインに接続され、プログラム及びデータを格納する主メモリ回路７０と、第１のバスラインに接続され、プロセッサ部において用いられるデータの一部が書き込まれると共に、書き込まれたデータヘのアクセスが優先的に行われる第１のキャッシュメモリ回路２０と、第１のバスラインに接続され、第１のキャッシュメモリ回路の記憶容量が不足した際に第１のキャシュメモリ回路にデータを上書きされることにより消去されるデータ及び第１のキャッシュメモリ回路から主メモリ回路に書き戻すデータが一時的に書き込まれると共に、書き込まれたデータへのアクセスが可能な第２のキャッシュメモリ回路３０とを具備する。 （もっと読む）

簡潔に述べると、本発明の実施例に従うと、マルチスレッドされたコンピュータ処理を提供する装置および方法が提供される。本装置は、マルチバンク・キャッシュ・メモリ、命令プリデコード・ユニット、乗加算ユニット、コプロセッサおよび／または変換索引バッファ（ＴＬＢ）を共有するために適合した第１および第２演算処理ユニットを含む。本方法は、少なくとも２つのトランザクション開始者間でマルチバンク・キャッシュ・メモリの共有使用を含む。
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【課題】プロセッサ間でデータのコヒーレンシーを動作効率よく保つことができるキャッシュメモリ及びこのキャッシュメモリを備えたプロセッサを提供する。
【解決手段】複数のプロセッサによってキャッシュされたデータが保存されるデータメモリ２０７、データメモリ２０７におけるデータのアドレスを一括して管理するタグメモリ２０６、プロセッサによって供給を要求されたデータのアドレスをタグメモリ２０６によって管理されているアドレスと照合し、供給を要求されたデータがデータメモリ２０７から読出し可能であるか否か検出するヒット検出部２０８、ヒット検出部２０８によってデータが読出し可能であることが検出された場合、検出されたデータをプロセッサに供給するキャッシュ制御部１０３を備える。 （もっと読む）

本発明は、処理ユニット１２及びメモリユニット１４を有するデータ処理装置と、データ処理装置のメモリユニット１４の動作の制御方法とに関する。メモリユニット１４は、主要メモリ１６と、処理装置１２へ直接的に接続され、処理ユニット１２による読出アクセスのために現在処理対象であるスライド検索範囲の全ての画素を保持するよう構成される低レベルキャッシュメモリ２０．２と、低レベルキャッシュメモリとフレームメモリとの間に接続される高レベルキャッシュメモリ１８と、高レベルキャッシュメモリと低レベルキャッシュメモリとの間に接続され、処理ユニットに従う走査方向及び走査順序に依存して画素ブロックの１つの検索範囲行又は１つの検索範囲列を保持するよう構成される第１のプレフェッチ・バッファ２０．１とを有する。読出機能及びフェッチ機能はメモリユニット１４で分離される。フェッチ機能はより高いキャッシュレベルに集められ、読出機能はより低いキャッシュレベルに集められる。このようにして、同時の読出及びフェッチは達成され、データ処理装置の性能が向上する。
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【課題】分散共有メモリ型のマルチプロセッサシステムにおいて、キャッシュコヒーレンシ維持を効率よく実現し、且つシステムの拡張性を損なうことのないキャッシュコヒーセンス装置の共通システムバス、更に、大規模なマルチプロセッサの利用が期待される基幹システムへの使用を考慮した信頼性の高い共有システムバス、更に、異なったバスとの接続を考慮し、既存のバス資産の有効活用を可能とする共有バスを提供する。
【解決手段】共有システムバスとして機能する第２共有バス１２は、複数のプロセッサモジュールのバス接続ユニット３２とバスアービタ（バス調停ユニット）とを結合して、複数のプロセッサモジュールの間でスプリット型パケット転送によりバスコマンドの転送を行い、バスコマンドに、アクセス要求元（ソースＩＤ）を示すソースフィールド、第１のアクセス要求先（第１宛先ＩＤ）を示す第１宛先フィールド、及び第２のアクセス要求先（第２宛先ＩＤ）を示す第２宛先フィールドの３つを備える。
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【課題】処理ロジックのうちの種々の部分の間でデータを共用しなければならない場合、セキュアデータへのアクセスを規制すること
【解決手段】メイン処理ロジックは補助処理ロジックによってアクセスできる割り当てられたメモリとすべきメモリの一部を定めることができ、補助処理ロジックによる割り当てられたメモリへのアクセスを制御するためのメモリ管理ユニットが設けられる。 （もっと読む）