【課題】 リプレース対象がクリーンな場合、無効化しない方式のCPUのキャッシュメモリにおいて、処理が可能な後続ムーブイン要求が先行ムーブイン要求により待機させられるケースを削減させ処理効率を向上させる。
【解決手段】 MIB内に、ムーブイン要求に対するリプレースアドレスの上位アドレス部情報を持たせると共に、リプレース先の有効性の有無についての情報を持たせ、前記要求のアドレスとMIB内に登録されている先行ムーブイン要求のアドレスとにおけるインデックス及び上位アドレス部が共に一致していない場合を判断する第１判断部（ステップＳ４１）と、ムーブイン要求のアドレスとMIB内のリプレースアドレスとにおけるインデックス及び上位アドレス部が共に一致していない場合を判断する第３判断部（ステップＳ４２）とを備え、これらの判断結果が共に肯定的であり、且つリプレース先が有効である場合に、ムーブイン要求に対する処理を続行するタグ検索部（ステップＳ４３）とを備える。
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【課題】コンピュータの消費電力の低減をはかる。
【解決手段】コンピュータのアーキテクチャは、第１の割合で電力を消費し、コンピュータが高電力モードの時に作動し、コンピュータが低電力モードの時は起動しない一次プロセッサを含む。一次グラフィックプロセッサは一次プロセッサと通信し、コンピュータが高電力モードの時に作動し、コンピュータが低電力モードの時は起動しない。二次グラフィックプロセッサは二次プロセッサと通信する。二次プロセッサは第1の割合よりも少ない第2の割合で電力を消費する。二次プロセッサと二次グラフィックプロセッサはコンピュータが低電力モードの時に作動する。 （もっと読む）

【課題】 スレッドの切り替えを効率良く行なうことにより、処理速度を短縮させる。
【解決手段】複数のキャッシュのうち最下位層のキャッシュ２０において命令にかかる要求についてキャッシュミスが生じた際に、そのキャッシュミスにかかる要求に関して、キャッシュ制御部２５が、命令にかかる命令識別子およびスレッド識別子をマルチスレッド制御部１１に通知し、このマルチスレッド制御部１１が、キャッシュ制御部２５から通知された命令識別子およびスレッド識別子に基づいて、次に命令完了すべき命令に関してキャッシュミスが生じた場合に、スレッドを切り替える。 （もっと読む）

【課題】 プロセッサの処理速度の低下をもたらすことなく、不要な電力供給を削減でき、発熱量を抑え、プロセッサの安定動作を助け、高信頼性を実現するとともに、消費電力量を抑えることで環境的に優れるセカンドキャッシュ駆動制御回路、セカンドキャッシュ、ＲＡＭ、及びセカンドキャッシュ駆動制御方法を提供する。
【解決手段】 プロセッサに内蔵され、複数のＲＡＭにより構成されるセカンドキャッシュを駆動制御するセカンドキャッシュ駆動制御回路であって、セカンドキャッシュに対するアクセス要求を受付け、該アクセス要求の種類およびアドレスの少なくとも一方の情報に基づいて、前記複数のＲＡＭのうち、動作不要となるＲＡＭを判断するセカンドキャッシュ制御部１Ａと、セカンドキャッシュ制御部１Ａにより判断されたＲＡＭに対してマクロ内部動作停止指示ＳＭを出力するチップイネーブル制御部６１とを備える。
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【課題】キャッシュメモリに発生するディレイをなくし、マシンサイクルを高速化すること。
【解決手段】キャッシュメモリ装置２００は、第２レベルキャッシュタグに第１レベルキャッシュ制御部２２０の登録情報を記憶させる。そして、コヒーレンシ維持処理部２６０ａは、第１レベルキャッシュ制御部２２０からメモリアクセス要求を受けた場合に、該当する第２レベルキャッシュタグを検索し、プロセッサの要求するデータを第１レベルキャッシュに転送すると共に、第２レベルキャッシュに記録された登録情報を基にして、第１レベルキャッシュ制御部２２０および第２レベルキャッシュ制御部間のコヒーレンシを維持する。 （もっと読む）

【課題】 プリフェッチ処理を待つディマンドフェッチ処理の待ち時間を短縮するキャッシュメモリ制御装置、キャッシュメモリ制御方法、中央処理装置、情報処理装置、中央処理方法を提供する。
【解決手段】 キャッシュメモリの制御を行うキャッシュメモリ制御装置であって、１次キャッシュから発行されたプリフェッチ要求およびディマンドフェッチ要求をそれぞれ受信するPF-PORT２２およびMI-PORT２１と、PF-PORT２２でプリフェッチ要求を受信した後に、MI-PORT２１でプリフェッチ要求に係るメモリアドレスと同一アドレスを指定したディマンドフェッチ要求を受けた場合に、プリフェッチ要求の応答のために確保したMIB２８を、プリフェッチ要求に続くディマンドフェッチ要求の応答のために用いるためのすりかえ処理を行う処理パイプライン２７とを備えた。
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半導体データプロセッサは、キャッシュメモリを構成する第１メモリ（６）と、前記第１メモリによるキャッシュの対象とされ又はキャッシュの非対象とされることが可能な第２メモリ（２０）と、前記第２メモリが前記キャッシュ非対象としてリードアクセスされるときそのアクセスに応ずるデータの出力動作可能にされるリードバッファ（１２）とを有する。シーケンシャルアクセスはキャッシュメモリによるアクセス高速化を期待し難い。キャッシュ非対象とされる第２メモリをシーケンシャルアクセスするとき、リードバッファからシーケンシャルアクセスに応答するデータを出力することにより、シーケンシャルリードアクセスを高速化することができる。このシーケンシャルアクセスに際して第１メモリのキャッシュ動作は行なわれず、再アクセスの可能性の低いシーケンシャルアクセスデータによって第１メモリに保有されているキャッシュエントリデータが不所望に書換えられることも無い。
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システム・エージェントからキャッシュ・メモリへデータをプッシュする方法および装置が提供される。 （もっと読む）

階層型キャッシュメモリを制御するための方法ならびに装置は、各々がアドレスタグおよびデータを記憶するように動作可能な複数のキャッシュラインを備えた第１レベルキャッシュメモリ（１０２）を制御することと、各々がアドレスタグ、Ｌフラグ（１１２）を有する各キャッシュラインの状態フラグおよびデータを記憶するように動作可能な複数のキャッシュラインを備えた次段レベルのキャッシュメモリ（１０３）を制御することと、前記次段レベルのキャッシュメモリ（１０３）の前記所定のキャッシュライン（１０９）のＬフラグ（１１２）を設定し、前記次段レベルのキャッシュメモリ（１０３）の所定のキャッシュライン（１０９）に記憶されているデータのコピーによって、前記第１レベルキャッシュメモリ（１０２）の前記キャッシュラインのうちの対応するキャッシュラインがリフィルされているかどうかを示すこととを許可する。
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本発明のある実施形態は、キャッシュメモリへの参照の間に直面するビットエラーを修正するシステムを提供する。アプリケーションの実行の間に、システムは、データアイテムおよび関連するエラー訂正コードをキャッシュメモリから取り出すことによって、キャッシュメモリへの参照を実行する。次に、システムは、エラー訂正コードを取り出されたデータアイテムから計算し、計算されたエラー訂正コード関連するエラー訂正コードと比較する。計算されたエラー訂正コードが関連するエラー訂正コードと整合しない場合、ビットエラーが生じる。この場合、システムは、ビットエラーが後の時間に修正され得るように、キャッシュメモリと関連する１つ以上のレジスタのセット内のあるレジスタに参照の識別子を格納する。このシステムはまた、アプリケーションが実行し続けることを可能にする。
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【課題】低電力ディスクドライブと高電力ディスクドライブで処理速度を落とすことなく低電力モードと高電力モードを具えたコンピュータシステムのディスクドライブシステムを実現する。
【解決手段】低電力モード中に低電力ディスクドライブの最小使用ブロックを識別し、データ記憶要求またはデータ検索要求を受けたときに最小使用ブロックを選択的に高電力ディスクドライブに転送する。書き込みデータの記憶要求中に低速ディスクドライブに領域が有れば低速ディスクドライブに書き込み、領域がなければ高電力ディスクドライブを起動し高電力ディスクドライブに転送する。 （もっと読む）

本発明によるデータ処理システムは、プロセッサ（Ｐ）とメモリ階層を備えている。その最上位レベルはプロセッサに接続するキャッシュである。メモリ階層は、ライト・アロケート方式に従って動作するキャッシュ・コントローラ（ＣＣ１）を備える上位キャッシュ（Ｃ１）と、上位キャッシュ（Ｃ１）に接続し、キャッシュ・コントローラ（ＣＣ２）を備える下位キャッシュ（Ｃ２）とを備えている。上位キャッシュのサイズは下位キャッシュのサイズを下回る。両方のキャッシュ（Ｃ１、Ｃ２）は、キャッシュ内のデータ（Ｄ１、Ｄ２）が有効かどうかを示す補助情報（Ｖ１、Ｖ２）を管理する。下位キャッシュ（Ｃ２）のライン・サイズは、上位キャッシュ（Ｃ１）のライン・サイズの整数倍である。上位キャッシュ（Ｃ１）の補助情報（Ｖ１）は、下位キャッシュ（Ｃ２）の補助情報（Ｖ２）より細かい粒度でデータ・エレメントＤ１に関連する。上位キャッシュ（Ｃ１）は下位キャッシュ（Ｃ２）のどのデータがより細かい粒度で上書きされるかを示すライトマスク（ＷＭ）をデータ・ライン（ＤＬ）と共に下位キャッシュ（Ｃ２）に送信するように調整されている。上位キャッシュ（Ｃ１）が提供するライン（ＤＬ）が完全に有効であることをライトマスク（ＷＭ）が示す場合に、１つ下のレベル（Ｍ）からのラインのフェッチが抑制される。この場合は下位キャッシュのコントローラ（ＣＣ２）が下位キャッシュ（Ｃ２）に前記キャッシュ・ラインをフェッチせずに割り当てる。
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【課題】ラップトップコンピュータのバッテリを長時間使用できるようにする。
【解決手段】コンピュータのアーキテクチャは、第１の割合で電力を消費し、コンピュータが高電力モードの時に作動し、コンピュータが低電力モードの時は起動しない一次プロセッサを含む。一次グラフィックプロセッサは一次プロセッサと通信し、コンピュータが高電力モードの時に作動し、コンピュータが低電力モードの時は起動しない。二次グラフィックプロセッサは二次プロセッサと通信する。二次プロセッサは第1の割合よりも少ない第2の割合で電力を消費する。二次プロセッサと二次グラフィックプロセッサはコンピュータが低電力モードの時に作動する。 （もっと読む）

一度だけの使用のためにキャッシュに記録されるデータの特別なデータ処理オペレーションを認識するデータプロセッサ（１２０）である。データプロセッサ（１２０）はキャッシュライン（１２４）の少なくとも一つのキャッシュラインへメモリロケーションを割り当てる。その後、中央処理装置（１２２）に実行するデータ通信ドライバプログラムなどのデータプロデューサが割り当てられたメモリロケーションにデータエレメントを書き込む。データコンシューマ（１６０）はホストブリッジ（１３０）へＲＥＡＤ ＯＮＣＥリクエストを送ることにより、データエレメントを読み出す。ホストブリッジ（１３０）はメモリコントローラ（１２６）へＲＥＡＤ ＯＮＣＥリクエストを送る。メモリコントローラ（１２６）はキャッシュ（１２４）からデータを読み出し、キャッシュからメインメモリ（１７０）へライトバックを実施せずに、少なくとも一つのキャッシュラインの割り当てを解除する。一形態では、メモリコントローラ（１２６）は、関連キャッシュラインの次の状態が無効であるとマークするプローブを発行することにより、少なくとも一つのキャッシュラインの割り当てを解除する。
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【課題】セクタ単位でアクセスされる外部記憶手段をもつ情報処理装置において、複雑な制御回路を用いずにアクセスの高速化を図ること。
【解決手段】ＣＰＵ１０１の２次キャッシュに外部記憶部１０４の単位セクタと同じ容量をもつＳＲＡＭ１０３を配す。ＣＰＵ１０１の要求データがＳＲＡＭ１０３内にある場合は、ＳＲＡＭ１０３からＣＰＵ１０１へ直接データを送り、ない場合は、外部記憶部１０４へリードアクセスし、読み取ったデータでＳＲＡＭ１０３を上書き・更新し、ＣＰＵ１０１へ要求データを送る。以上のような動作により使用頻度の高いデータをＳＲＡＭ１０３内に格納し外部記憶部１０４へのアクセス回数を減らしアクセスの高速化を実現する。 （もっと読む）

指定されたメモリアクセスが発生するまでスレッドの実行をサスペンドする技術。一実施例では、プロセッサは複数のスレッドを実行することができる複数の実行ユニットを有する。第１スレッドはモニタアドレスを指定する命令を有する。サスペンド論理は第１スレッドの実行をサスペンドし、モニタは指定されたモニタアドレスへのアクセスに応答して、第１スレッドを再開させる。 （もっと読む）

一実施例によるシステムが開示される。本システムは、中央処理ユニット（ＣＰＵ）と、ＣＰＵに接続され、ＣＰＵにおいて即時に処理されるバイタルロードについてのデータのみを格納する第１キャッシュメモリと、ＣＰＵに接続され、ＣＰＵにおいて処理されるセミバイタルロードについてのデータを格納する第２キャッシュメモリと、ＣＰＵ並びに第１及び第２キャッシュメモリに接続され、ＣＰＵにおいて処理されるノンバイタルロードを格納する第３キャッシュメモリとを有する。
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全般的には、１つの側面において、この開示は、少なくとも１つのプログラムの少なくとも一部の複数の命令を記憶する１つの命令記憶装置と、当該命令記憶装置に結合された複数のエンジンの組とを備える１つのプロセッサを示す。エンジンは、１つのエンジン命令キャッシュと、少なくとも１つのプログラムの少なくとも一部のサブセットを要求する回路とを有する。 （もっと読む）

物理分散キャッシュメモリシステムは、相互接続ネットワークと、第１レベルのキャッシュメモリ・スライスと、第２レベルのキャッシュメモリ・スライスとを有する。第１レベルのキャッシュメモリ・スライスは、相互接続ネットワークに結合され、タグ付き順序保存要求を生成する。各タグ付き順序保存要求は、要求側識別表示と保存シーケンス・トークンとを有するタグを有する。第２レベルのキャッシュメモリ・スライスは、相互接続ネットワークに結合され、タグ付き順序保存要求の各タグに応じて、物理キャッシュメモリシステムを通じて順番に順序保存要求を実行する。

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キャッシュコヒーレンシ状態のための方法及び装置が開示される。一実施例では、インナーインタフェースとアウターインタフェースの２つのインタフェースを介しアクセス可能なキャッシュは、ジョイントキャッシュコヒーレンシ状態を有する。ジョイントキャッシュコヒーレンシ状態は、インナーインタフェースに対して第１状態を、アウターインタフェースに対して第２状態を有し、第２状態は第１状態より高い優先度を有する。一実施例では、このことは、投機的無効を促進する。他の実施例では、このことは、インナーインタフェースを介したスヌープトランザクションを減少させる。
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