【課題】処理ロジックのうちの種々の部分の間でデータを共用しなければならない場合、セキュアデータへのアクセスを規制すること
【解決手段】メイン処理ロジックは補助処理ロジックによってアクセスできる割り当てられたメモリとすべきメモリの一部を定めることができ、補助処理ロジックによる割り当てられたメモリへのアクセスを制御するためのメモリ管理ユニットが設けられる。 （もっと読む）

【課題】レジスタを同期させる方法を提供する。
【解決手段】
本発明にかかる方法は、低速レジスタを更新する方法であって、各々が少なくとも１つのレジスタを有する複数の処理セルを特定するステップと、処理セルを高速処理セルとして、それ以外の任意の処理セルを低速処理セルとして特定するステップと、高速処理セルのレジスタを高速レジスタとして、低速処理セルのレジスタを低速レジスタとして特定するステップであって、高速レジスタは第１のＣＰＵの一部であり、低速レジスタは第１のＣＰＵとは異なる第２のＣＰＵの一部である、特定するステップと、或る時間間隔で、低速レジスタの値を前記高速レジスタの値に更新するステップとを含む。 （もっと読む）

本発明の一実施形態は、コードの臨界領域を投機的に実行することによりロックを回避するのを容易にするシステムを提供する。動作中、システムは、プロセスがプログラム内のコードの臨界領域を、この臨界領域と関連するロックを最初に獲得せずに投機的に実行することを可能にする。その後、プロセスが、別のプロセスからの干渉するデータアクセスと遭遇せずに臨界領域を完了すれば、システムは、投機的実行中に行われた変更をコミットし、臨界領域を過ぎてプログラムの通常の非投機的実行を再開する。そうでなければ、臨界領域の実行中、別のプロセスからの干渉するデータアクセスと遭遇する場合、システムは、投機的実行中に行われた変更を廃棄し、臨界領域を再実行しようと試みる。
（もっと読む）

キャッシュラインサイズが異なる、第一レベルキャッシュ（１０１）と第二レベルキャッシュ（１３０）を備えたマイクロプロセッサ（１００）である。マイクロプロセッサ（１００）は命令を実行するように構成されている実行ユニット（１２４）と、実行ユニットに結合されているキャッシュサブシステムを備えている。キャッシュサブシステムは、各々が第一のバイト数のデータを有す、第一の複数のキャッシュラインを格納するように構成されている。キャッシュサブシステムはまた、第一キャッシュメモリ（１０１）に結合され、かつ、各々が第二のバイト数のデータを有す、第二の複数のキャッシュラインを格納するように構成されている、第二キャッシュメモリ（１３０）を備えている。各第二の複数のキャッシュラインは、各々が第一のバイト数のデータを有する、対応する複数のサブラインを備えている。
（もっと読む）

１次キャッシュ内に異なるキャッシュロケーション長を有するキャッシュシステムの設計及び動作のためのシステム及び方法が開示される。一実施形態では、各１次キャッシュは、２次キャッシュラインの部分を保持することができる、異なる長さを有するキャッシュロケーションから成るグループを含むことができる。共有ベクトル内のデータから状態木を作成することができる。１次キャッシュから要求が到着するとき、２次キャッシュは、状態木のノードを検査して、到来する要求に対応する状態木のノードが既にアクティブであるか否かを判定することができる。この判定結果を用いて、その要求の同時処理を禁止又は許可することができる。 （もっと読む）

キャッシュ・ライン追出しポリシーのプログラム制御を可能にするための方法および装置。それぞれ異なるキャッシュ優先度レベルを有するコードの一部を、それらのコードの一部について予期されまたは測定されたアクセス・パターンに基づいてプログラマがマーク付けすることを可能にする機構が提供される。所定の優先度レベルに関連するキャッシュ追出しポリシーを達成する際に支援となる対応するキューが、ソースおよび／またはアセンブリ・レベルのコードから生成された機械コード内に埋め込まれる。異なる優先度がそれぞれに割り当てられた複数のプールにキャッシュ空間を分割するキャッシュ・アーキテクチャが提供される。メモリ・アクセス命令の実行に応答して、適切なキャッシュ・プールが選択され、命令のキュー内に含まれる情報に基づいて探索される。キャッシュ・ミスが生じると、プールに関連したキャッシュ追出しポリシーを使用して、追出されるキャッシュ・ラインがそのプールから選択される。ｎウェイ群連想キャッシュと完全連想キャッシュの両方について、本機構の実装が述べられる。
（もっと読む）

共有メモリコンピュータシステムにおいて所有されている複数のキャッシュブロックのライトバックを早期に予測する方法。本発明は、書き込まれた複数のブロックが他のＣＰＵによって要求される可能性が高いことをシステムが予測することを可能にし、所有しているＣＰＵは、ブロックにデータをアップデートした後できるだけ早くメモリにそれらのブロックをライトバックする。他のプロセッサがデータを要求している場合、これは、データを得るための待ち時間を低減でき、同期のオーバヘッドを低減でき、並列プログラムのスループットを増加できる。 （もっと読む）

【課題】 主記憶上にある大容量のソート対象データに対するソート処理の高速化を図るとともに、キャッシュヒット率を向上する。
【解決手段】 ブロック分割部１０が、ソート処理に用いるＣＰＵの１次キャッシュ及び２次キャッシュのキャッシュサイズの情報をＣＰＵ情報保持部１０２から取得し、１次キャッシュ及び２次キャッシュのキャッシュサイズに基づきソート対象データ２を分割する際のブロックサイズを算定し、算定したブロックサイズに基づいてソート対象データを複数のブロックに分割し、ブロック内ソート処理部４が、ＣＰＵの２次キャッシュを用いて、ブロック分割部１０により分割されたブロック毎にブロック内のソートを行い、ブロック間マージ処理部５が、１次キャッシュを用いて、ブロック内ソート処理部４によるソート後の各ブロックをマージして、ソート対象データのソートを行い、ソート後のソート結果データ３を主記憶装置１に出力する。 （もっと読む）

複数のスレッドを同時に実行する命令処理装置と一次データキャッシュ装置の組を複数有し、該複数の組の一次データキャッシュ装置で共有される二次キャッシュ装置を有する中央処理装置であって、物理アドレスが一致するキャッシュラインがキャッシュメモリに登録されている場合にもスレッド識別子が異なる場合には二次キャッシュユニットに対してＭＩ要求をおこない、二次キャッシュユニットからの要求に基づきＭＯ／ＢＩを実行してフェッチ・ポートのＲＩＭフラグを設定する一次データキャッシュユニットと、ＭＩ要求を受けたキャッシュラインが別スレッドで一次データキャッシュユニットに登録されている場合にはＭＯ／ＢＩの実行を一次キャッシュユニットに要求する二次キャッシュユニットとを備える。
（もっと読む）

メモリ空間(22)の管理システム(100)は、第１のタスク(50)及び第２のタスク(60)を実行する少なくとも１つの中央処理ユニット(10)、中央処理ユニット(10)に接続され、且つ第１のメモリ空間(52)及び第２のメモリ空間(62)に細分化されたメモリ空間(22)を有する少なくとも１つのメモリユニット(20)、第１のタスク(50)及び／又は第２のタスク(60)がメモリ空間(22)を必要としているかを決定する少なくとも１つの決定手段(30)、特に第１のメモリ空間(52)を第１のタスク(50)に割当て且つ第２のメモリ空間(62)を第２のタスク(60)に割当てる、メモリ空間(22)をそれぞれのタスクに割当てる少なくとも１つの割当て手段(40)を有する。各実行タスク(50,60)に提供されるメモリ空間(22)は最大化され、それぞれのタスク(50,60)に、メモリ空間(22)を必要としているかの決定に応じて、且つ少なくとも１つの処理バジェット予約手段(12)によって各タスク(50,60)に指定された少なくとも１つのそれぞれの処理バジェットに従って割当てられる。
（もっと読む）

【課題】マイクロプロセッサの性能を最適化するために、命令キャッシュが、命令フェッチユニットにおける処理と同じ高いスループットで、命令を配信できるようにする。
【解決手段】 本発明にかかる命令キャッシュは、シングルポートメモリ（２１０、２１５）と、前記命令キャッシュが受信する異なるタイプのキャッシュイベントを処理するように構成され、前記シングルポートメモリに対する前記キャッシュイベントの処理を調整するマルチステージパイプラインで構成されるキャッシュ制御ロジック（２０５）と、異なるステージが、前記キャッシュイベントの読み出しおよび書き込みまたはこれらのいずれかのステージとして事前に割り当てられ、前記キャッシュイベント間のアクセス衝突が最小にされる前記マルチステージパイプライン（２３０）とを備える。 （もっと読む）

キャッシュにおける置換候補を選択及び更新する方法及び装置が開示される。一実施例では、キャッシュミスが、ラストレベルキャッシュにおける現在の置換候補の削除を開始する。キャッシュミスはまた、以降の置換候補の選択を開始する。以降の置換候補を選択すると、対応するキャッシュラインが、下位レベルキャッシュにおいて無効にされるが、ラストレベルキャッシュに存在し続ける。以降の置換候補は、以降のキャッシュミスの前にラストレベルキャッシュの置換候補に対する以降のヒットにより更新されてもよい。

（もっと読む）

【課題】
コンピュータシステムのシステム・コントローラＬＳＩ等のメモリ制御層において、複数の記憶装置に分散されたブロックデータへのリードアクセスを効率良く行うこと。
【解決手段】
本発明は、サーバ等のチップセットを構成し、ＣＰＵ内部の２次キャッシュメモリとの間でデータ共有を行う３次キャッシュメモリを有するシステム・コントローラ等のメモリ制御装置において、ＣＰＵからのリード要求に対する応答として、前記３次キャッシュメモリ及びメインメモリ並びに他のＣＰＵに内蔵される２次キャッシュメモリ等の複数の記憶装置からデータブロックを同時に受信して１つのデータエントリにマージすることにより、一度のアクセスで必要なデータをＣＰＵの２次キャッシュメモリに格納する効率的なメモリ制御装置及び制御方法を実現し、合わせてメモリ・レイテンシによる性能劣化及びバス・スループットの圧迫という問題を回避することを目的とする。 （もっと読む）

マイクロプロセッサ内及び／又はコンピュータ・システム内のキャッシュ競合の防止。特に、本発明の実施例は、特定のキャッシュ又はキャッシュ群へいくつかのアクセスを行い得るプロセッサ内及び／又はコンピュータ・システム内のキャッシュ・アクセス競合を管理するための手法に関する。

（もっと読む）

包含関係にある多階層のキャッシュを備えたプロセッサシステムにおけるキャッシュ制御方法は、上位キャッシュを実アドレスで索引すると共に下位キャッシュを仮想アドレスで索引し、異なる仮想アドレスから参照される実アドレスが同一キャッシュ内に複数登録されることを防止して、前記上位キャッシュ内に複数の仮想アドレスを登録可能とすることで、データ共有条件を緩和する。
（もっと読む）

プロセッサを管理するシステム及び方法は、複数のコアを有するプロセッサのコアにおいてコマンドを検出し、当該コマンドは、コアのアイドル状態への移行をリクエストする。コアの電力消費は、コマンドと複数のコアのそれぞれのアイドル状態とに基づき管理される。
（もっと読む）

サイクル毎に複数のアクセスをサポートする、レベル２キャッシュメモリ（２００）を備えたマイクロプロセッサ（１００）である。マイクロプロセッサ（１００）は、複数のバス（２４０）と結合されている、キャッシュメモリ（２００）を備えているキャッシュメモリサブシステムと結合されている実行ユニット（１２４）を備えている。キャッシュメモリ（２００）は、独立してアクセス可能な複数のストレージブロック（２２０）を備えている。バス（２４０）は、ストレージブロック（２２０）の各々への複数のキャッシュアクセスリクエストを運ぶために結合されうる。複数のキャッシュバス（２４０）に運ばれる、複数のキャッシュアクセスリクエストを受けて、ストレージブロック（２２０）の別々のストレージブロック（２２０）が、同時にアクセス可能である。
（もっと読む）

２次元データ処理、特に、座標変換を同時に実行する２次元画像処理のためのキャッシュメモリー方法とそれに対応するシステムを開示する。本方法は、データを同時にアクセスする複数のバンクをおのおのが持っている広く高速な一次キャッシュメモリー（ＰＣＭ）と深い二次キャッシュメモリー（ＳＣＭ）を用いる。専用のプリフェッチロジックを用いて、外部プロセッサシステム（ＰＵ１）から制御パラメータを受信すると、外部メモリーから画素データを獲得して、二次制御キューに基づいてそのデータをＰＣＭ中に記憶する。
次に、このデータは特定のブロックサイズと特定のフォーマットで準備され、次に、最適化されたサイズのプリフェッチ一次制御キューに基づいてＰＣＭに記憶される。次に、この準備されたデータは、別の外部プロセッサシステム（ＰＵ２）によって読み出されて処理される。このキャッシュ制御ロジックによって、ＰＵ２の入力部のところでのデータと制御パラメータのコヒーレンシが保証される。
（もっと読む）

【課題】主記憶装置のデータに対する参照を効率的に制御することができること。
【解決手段】中央処理装置１０は、命令の実行順序を変換して処理するアウトオブオーダ処理に基づいて、ロード命令とストア命令とプリフェッチ命令とを少なくとも実行し、有効ＭＩＢ検出部１０４１ａは、主記憶装置３０のデータに対する一次キャッシュ１０３４の参照要求が保持された一次キャッシュＭＩＢ１０３６の数を検出し、ＭＩＢ制御部１０４１ｃは、検出されたキャッシュバッファの数が所定の数に達した場合に、ロード命令またはストア命令による参照要求をプリフェッチ命令による参照要求に優先して一次キャッシュＭＩＢ１０３６に保持するよう制御する。 （もっと読む）

【課題】マルチスレッド動作時に一つのスレッドが引き起こしたキャッシュミスにより全てのスレッドの動作が止まらないようにすることができること。
【解決手段】中央処理装置１０は、複数のスレッドごとに主記憶装置３０のデータの参照を要求し、スレッド識別情報取得部１０４１ｂは、複数のスレッドを識別するスレッド識別情報を取得し、有効ＭＩＢ検出部１０４１ｂは、主記憶装置３０のデータに対するキャッシュの参照要求が保持された一次キャッシュＭＩＢ１０３６の数をスレッド識別情報に基づいてスレッドごとに検出し、ＭＩＢ制御部１０４１ｃは、スレッドごとに検出された一次キャッシュＭＩＢ１０３６の数が所定の数を超えないように参照要求を一次キャッシュＭＩＢ１０３６に保持するよう制御する。 （もっと読む）