【課題】キャッシュラインの状態に応じてプリフェッチを効果的に実行する。
【解決手段】プリフェッチ命令またはロード命令を含むプログラムと、データとを主記憶３から読み込んで実行するプロセッサ１は、プログラムを実行する演算コアと、主記憶３上のデータを所定のデータ格納単位毎に格納する２次キャッシュ１４と、演算コアからのプリフェッチの要求に基づいて、主記憶３から２次キャッシュ１４へデータを先読みするプリフェッチユニット１３と、を備え、プリフェッチユニット１３は、２次キャッシュ１４のデータ格納単位の位置毎に記憶状態を保持する領域と、プリフェッチの要求を予約する領域とを備えた２次キャッシュ管理テーブル１３１と、このテーブル１３１の記憶状態に基づいて、予約したプリフェッチの要求または演算コア１０からのプリフェッチの要求を２次キャッシュ１４へ指令するプリフェッチ制御部１３２と、を有する。 （もっと読む）

【課題】 初期状態/Ｌ２キャッシュフラッシュ直後で不要なＬ２キャッシュへのアクセスを減らし、ＣＰＵの処理能力を向上させる。
【解決手段】 本発明のマイクロプロセッサおよびその制御方法は、ＣＰＵ１１から直接アクセスされるＬ１キャッシュ１２と、Ｌ１キャッシュ１２にＣＰＵ１１が必要とするデータが存在しない場合に、当該データが検索されるＬ２キャッシュ１３と、Ｌ２キャッシュ１３における初期データの有無を示すフラグ１４を有する。 （もっと読む）

【課題】メモリアクセスに起因した電力消費を低減し、排他的アクセスを可能とするキャッシュメモリ装置および処理方法を提供する。
【解決手段】複数のプロセッサそれぞれから複数のコマンドを受け付けるコマンド受付手段３０１と、コマンド受付手段３０１が受け付けたコマンドに対応する処理を行う処理手段と、処理手段がコマンドを処理しているときに、処理手段による処理中のコマンドに対するキャッシュラインアドレスと同一のキャッシュラインアドレスに対するコマンドをコマンド受付手段３０１が受け付けた場合に、コマンド受付手段３０１が受け付けたコマンドをキュー３３０に格納する格納手段とを備えた。 （もっと読む）

【課題】Ｌ１キャッシュメモリ、Ｌ２キャッシュメモリおよび／またはより下位のレベルキャッシュメモリを備え得るキャッシュメモリを制御するための方法ならびに装置を提供する。
【解決手段】各々がアドレスタグおよびデータを記憶するように動作可能な複数のキャッシュラインを有する第１レベルキャッシュメモリと、各々がアドレスタグ、状態フラグおよびデータを記憶するように動作可能な複数のキャッシュラインを有する次段レベルのキャッシュメモリと、を有し、各キャッシュラインの前記状態フラグは、前記次段レベルのキャッシュメモリの当該キャッシュラインに記憶されているデータのコピーを、前記第１レベルキャッシュメモリの前記キャッシュラインのいずれかが格納していることを示すＬフラグを有する装置である。 （もっと読む）

【課題】 本発明の課題は、プロセッサにより頻繁にアクセスされる下位レベルキャッシュのキャッシュラインを上位レベルキャッシュから排除する可能性を低減させることによりパフォーマンスを向上させるための方法、装置、物及びシステムを提供することである。
【解決手段】 本発明は、下位レベルキャッシュの下位レベルキャッシュラインに存在するデータに対するキャッシュアクセスリクエストを受け付けるステップと、前記下位レベルキャッシュに統合される上位レベルキャッシュに前記下位レベルキャッシュラインに関する最新性情報を送信するステップとを有する方法を提供する。 （もっと読む）

【課題】 ストア及び予約命令と予約喪失時のロード命令を用いてキャッシュライン・ポーリングを実行する方法、装置、プログラム及び情報システムを提供すること。
【解決手段】 ある実施形態においては、第１のキャッシュ可能メモリ・ロケーション内にバッファ・フラグ・ビジー標識データ値を格納するステップと、ストア及び予約命令を介して、第１のキャッシュ可能メモリ・ロケーション上にロード／ストア・オペレーション予約を設定するステップを含む方法が提供される。第１のキャッシュ可能メモリ・ロケーション上のロード／ストア・オペレーション予約がリセットされたとの判断に応答して、条件付き読み込み命令を介して、第１のキャッシュ可能メモリ・ロケーション内に格納されているデータ値がアクセスされる。逆に、第１のキャッシュ可能メモリ・ロケーション上のロード／ストア・オペレーション予約がリセットされていないとの判断に応答して、条件付きロード命令の実行が停止される。 （もっと読む）

【課題】Ｄキャッシュ・ミス予測およびスケジューリングのための方法および装置を提供すること。
【解決手段】一実施形態では、プロセッサでの命令の実行がスケジューリングされる。プロセッサは、共通発行グループ内の命令を互いに対して遅延式に実行する２つ以上の実行パイプラインを有する少なくとも１つのカスケード式遅延実行パイプライン・ユニットを有することができる。この方法は、命令の発行グループを受け取ること、発行グループ内の第１命令が第１命令の以前の実行中にキャッシュ・ミスとなったかどうかを判定すること、および、そうである場合、カスケード式遅延実行パイプライン・ユニット内の別のパイプラインに対して実行が遅延されるパイプラインで実行するように第１命令をスケジューリングすることを含む。 （もっと読む）

【課題】ＤＲＡＭなどの記憶装置を含む情報処理装置において、記憶装置の消費電力を削減し、なおかつ不良ビットを効率よく救済することにより信頼性の高い情報処理装置を実現する。
【解決手段】ＤＲＡＭなどの外部メモリＭ３を含む情報処理装置において、外部メモリＭ３よりもアクセス時の消費電力が小さい第２メモリＭ２を設け、このＭ２に対して、Ｍ３のキャッシュデータの記憶と救済データの記憶を行う。中央情報処理装置ＣＰＵから１次キャッシュコントローラＭ１Ｃを介して与えられた入力アドレスに対して、メモリコントローラＭ２Ｃは、キャッシュ用のタグメモリＴＭ２−１と救済用のタグメモリＴＭ２−２とを参照することでヒット又はミスを判定し、ＴＭ２−１とＴＭ２−２のいずれか又は両方がヒットした場合にＭ２をアクセスする。 （もっと読む）

【課題】 キャッシュされたメモリを用いるプロセッサにおいて命令及びデータを取り出すことについて改善された方法を提供すること。
【解決手段】 方法は、レベル２キャッシュから第１命令ラインをフェッチするステップと、第１の命令ラインから、第１の命令ラインまたは異なる命令ラインに含まれているデータ・アクセス命令のターゲットとされたデータを含む第１のデータ・ラインの識別アドレスを抽出するステップと、抽出されたアドレスを用いて、レベル２キャッシュから第１のデータ・ラインをプリフェッチするステップを含む。 （もっと読む）

【課題】ローカル変更ビットを使用してデータ・ラインのインストール状態を指示する方法を提供すること。
【解決手段】マルチプロセッサ・システムは複数の個別のプロセッサを備え、各プロセッサは関連するＬ１キャッシュを備える。また、マルチプロセッサ・システムは、少なくとも１つの共有主メモリと、少なくとも１つの共有Ｌ２キャッシュを備える。本明細書に記載の方法は、データ・ラインをＬ２キャッシュに書き込む方法に関し、ローカル変更ビットを使用してデータ・ラインのインストール状態を指示するステップを含む。 （もっと読む）

【課題】 キャッシュされたメモリを用いるプロセッサにおいて命令及びデータを取り出すことについて改善された方法を提供する。
【解決手段】 本発明の実施形態は、命令ラインをプリフェッチするための方法及び装置を提供する。方法は、レベル２キャッシュから第１の命令ラインをフェッチするステップと、第１の命令ラインにおいて、第１の命令ラインの外部にある命令をターゲットとする分岐命令を識別するステップと、識別された分岐命令からアドレスを抽出するステップと、抽出されたアドレスを用いて、レベル２キャッシュから、ターゲットとされた命令を含む第２命令ラインをプリフェッチするステップを含む。 （もっと読む）

【課題】 多数の非同期式パイプラインのための、データ・キャッシュ・ミスをアウト・オブ・オーダ方式で処理するための装置が提供される。
【解決手段】 この装置は、ロード・タグ（ＬＴＡＧ）識別子をロード命令と関連付け、ロード・ターゲット・バッファのロード・テーブル・データ構造への索引として多数のパイプラインにわたるロード命令を常時監視する。ロード・テーブルは、キャッシュ・ヒット／ミスを管理し、Ｌ２キャッシュからのデータの再生を助けるために用いられる。ロード命令が発行され、ロード・テーブル内の対応するエントリを「ミス」とマーク付けされたものとして見るとき、ロード命令の発行の効果が取り消され、ロード命令は、要求されるデータが再生された際に命令パイプラインに対して将来再発行するために、ロード・テーブルに格納される。 （もっと読む）

【課題】 キャッシュ・ライン置換を改善することによって、コンピュータ・システムの性能を高める方法及び装置を提供する。
【解決手段】 上位レベル・キャッシュに保持されたキャッシュ・ラインのアドレス指定を順番に行い、それらのアドレスを用いて下位レベル・キャッシュのスヌープ読み出しを行う巡回スヌープ・シーケンサを有するコンピュータ・システムである。上位レベル・キャッシュに保持された特定のキャッシュ・ラインが下位レベル・キャッシュに保持されていない場合には、新しいキャッシュ・ラインが上位レベル・キャッシュにロードされなければならないときに、特定のキャッシュ・ラインが上位レベル・キャッシュ内のエビクション候補として識別される。 （もっと読む）

【課題】本発明は、システムの性能低下及び回路規模の増大を最小限に抑えることが可能な共用２次キャッシュ及びキャッシュシステムを提供することを目的とする。
【解決手段】キャッシュシステムは、主記憶装置にアクセスするよう機能する複数の処理装置と、複数の処理装置にそれぞれ結合され処理装置から主記憶装置よりも高速にアクセス可能な複数の１次キャッシュと、複数の１次キャッシュを介して複数の処理装置に結合され複数の処理装置から主記憶装置よりも高速にアクセス可能な１つの共用２次キャッシュを含み、共用２次キャッシュは、複数のエントリを格納する記憶素子と、複数のエントリの各々に対して設けられ複数の処理装置に一対一に対応する複数のフラグを含み、あるエントリの複数のフラグは対応する処理装置がそのエントリを使用中であるか否かを示すことを特徴とする。 （もっと読む）

【課題】より効率的なキャッシュ管理の廃棄ポリシーとディステージ・ポリシーのためのシステムを提供する。
【解決手段】データ記憶において、データはキャッシュに一時的に記憶されるが、この際書込みデータは第１のキャッシュと第２のキャッシュに記憶され、読出データは第２のキャッシュに記憶される。前記第１のキャッシュに関するエントリを維持するリストが一杯である場合は、前記リストをスキャンして新しいデータ用の場所を設けるために、前記キャッシュから廃棄することができる未修正の（読出し）データを特定する。前記スキャン前又はスキャン中に、修正（書込み）データのエントリが前記リストの最短時間未使用（ＭＲＵ）の端部に移動し、それによって前記スキャンを効率的に進めて、前記スキャンが修正エントリをスキップしなければならない回数を減少させることができる。任意に、状態ビットを各修正データエントリと関連付けることもできる。 （もっと読む）

【課題】 ＤＭＡ転送との共有メモリを有する、非対称型単一チップ異種マルチプロセッサ・コンピュータ・システムに、アトミック更新のプリミティブを提供すること。
【解決手段】 予約付きゲット・ロック・ライン・コマンド、条件付きプット・ロック・ライン・コマンド、および無条件プット・ロック・ライン・コマンドを有するセットから、少なくとも１つのロック・ライン・コマンドが生成される。 （もっと読む）

本発明は、ウインドウベースでビデオデータを処理するためのデータ処理システムに関する。本発明のデータ処理システムは、少なくとも１つの第１記憶装置（Ｌ１）、少なくとも１つの第２記憶装置（Ｌ０）、および、少なくとも１つの処理装置（ＰＵ）を具え、前記少なくとも１つの第１記憶装置（Ｌ１）は、第１走査オーダで、第１ウインドウ（Ｒ）に従って画像メモリ（ＩＭ）からビデオデータをフェッチしてストアし、前記少なくとも１つの第２記憶装置（Ｌ０）は、第２走査オーダ（ＳＯ）で、第２ウインドウに従って前記第１記憶装置（Ｌ１）からビデオデータをフェッチしてストアし、前記少なくとも１つの処理装置（ＰＵ）は、前記第２走査オーダ（ＳＯ）に基づいて前記少なくとも１つの第２記憶装置（Ｌ０）にストアされた、前記第２ウインドウのビデオデータのビデオ処理を行い、前記第２走査オーダ（ＳＯ）は、前記第１走査オーダ（ＳＯ１）と直交する、蛇行走査オーダである。
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【課題】内部のメモリ動作状態に拘わらずにライトアクセスの要求を受け付ける事が容易な半導体集積回路を提供する。
【解決手段】半導体集積回路（１）は、半導体チップ（１Ａ）上に形成された複数のメモリバンク（ＢＮＫ０〜ＢＮＫ７）と、複数のライトバッファ（ＷＢ０〜ＷＢ３）と、外部入力回路（Ｉ／Ｆ１）と、制御回路（ＭＣＮＴ）とを有する。複数のメモリバンクは、データ入力部と格納されたデータのリフレッシュ動作が定期的に必要とされる複数のメモリセルとをそれぞれ有する。制御回路は、対応するメモリバンクのリフレッシュ動作と読み出し動作の期間に、外部入力回路に供給されたデータを対応するライトバッファに選択的に保持させる様に、対応するライトバッファを制御し、対応するメモリバンクのリフレッシュ動作と読み出し動作の完了後に、対応するメモリバンクにデータが対応するライトバッファに供給するよう制御する。 （もっと読む）

キャッシュのパーティションを管理する方法は、優先順位の高い書き込みのための第１のポインタと、優先順位の低い書き込みのための第２のポインタとを与え、第１のポインタを使用して、優先順位の低い書き込みを区切る（delimit）。例えば、ロックされた書き込みは、アンロックされた書き込みよりも高い優先順位をもち、第１のポインタは、ロックされた書き込みに使用され、第２のポインタは、アンロックされた書き込みに使用され得る。第１のポインタは、ロックされた書き込みを行うことに応答して進まされ、したがって、この前進は、ロックされた領域と、アンロックされた領域とを定義する。第２のポインタは、アンロックされた書き込みを行うことに応答して進まされる。さらに、第２のポインタは、必要に応じて進まされ（または、後退させられ）、第２のポインタが、第１のポインタによって既にトラバースされた位置を指すのを防ぐ。したがって、第１のポインタは、アンロックされた領域を区切り、アンロックされた領域を犠牲にして、ロックされた領域が大きくなることを可能にする。 （もっと読む）

【課題】キャッシュメモリに保存されるブロック数を制御できるキャッシュメモリシステム及び動作方法を提供する。
【解決手段】中央処理装置、第１メモリ、第２メモリ、及びブロック数決定部を備え、第２メモリは、中央処理装置と第１メモリとの間で第１メモリの内部保存領域のブロックを保存し、ブロック数決定部は、第１メモリから第２メモリに保存されるブロックの数を指示するキャッシュメモリシステムである。これにより、空間的局所性が広い領域にかけて存在するデータと隣接する多数のブロックをキャッシュメモリに保存することによって、キャッシュミス回数を減らして、メモリアクセスにかかる時間を短縮することができる。 （もっと読む）