【課題】プリフェッチによってより効果的な性能向上を得ることができるようにする。
【解決手段】命令実行部１５と記憶部１１との間に介装された少なくとも一つのキャッシュメモリ１２，１３と、ハードウェアプリフェッチ要求発行部２２ａによる、メモリアクセス要求があったアドレスとアドレス情報保持部２１に保持されたアドレス情報との比較処理の結果に基づいてアドレス情報の内容を制御する制御部２５とを備え、制御部２５が、アドレス情報保持部２１にアドレス情報を保持させると、あるいは、アドレス情報保持部２１のアドレス情報を更新すると、当該アドレス情報に対する上書き処理を所定期間抑止するように構成する。 （もっと読む）

【課題】 複数のプロセッサを用いたデータ処理装置に適用されるキャッシュメモリシステムについてキャッシュコヒーレンシを保ちながら記憶階層間での無駄なデータ転送を削減する技術を提供する。
【解決手段】 複数のプロセッサの各々は、データ転送なしストア命令を実行可能であり、複数の第１記憶階層部の各々は、自身に対応するプロセッサによるデータ転送なしストア命令の実行時にキャッシュミスヒットの発生に応答して転送制御信号を出力する。制御部は、複数のプロセッサに含まれる第１プロセッサの第１記憶階層部により転送制御信号が出力された場合、第１プロセッサの第１記憶階層部により指定される記憶領域に関して、少なくとも第２記憶階層部から第１プロセッサの第１記憶階層部へのデータ転送を実施せずに第１プロセッサの第１記憶階層部の状態情報を更新する。 （もっと読む）

【課題】ユーザが期待するキャッシュ構成でプログラム実施が可能なキャッシュシステムを提供する。
【解決手段】ＣＰＵキャッシュ機構３０５は、マルチコアプロセッサ３０内の複数のＣＰＵコア３０１〜３０４に共有される。キャッシュ特性取得部１０１は、キャッシュ特性テーブル群１０が保持するプログラムのキャッシュ特性を記述したキャッシュ特性テーブルを参照して、プログラムのキャッシュ特性を取得する。論理キャッシュ設定部１０４は、プログラム特性に応じたＣＰＵキャッシュを、マルチコアプロセッサに設定する （もっと読む）

【課題】動的なアドレス変換を簡易な構成により実現する。
【解決手段】領域アドレス１３２に設定された領域アドレスと入力アドレスとの一致が比較器１４０によって検出された際、反転フラグ１３１が反転する旨を示していれば、入力アドレスの所定のビットが排他的論理和回路１６０によって反転される。これにより、入力アドレスは、対となる他のアドレスに変換されて出力される。反転フラグ１３１が反転する旨を示していない場合には、比較器１４０によってアドレスの一致が検出されてもアドレス変換は行われない。キャッシュド領域とアンキャッシュド領域を別々の仮想アドレスとして、同じ物理アドレスにマッピングすることとすれば、反転フラグ１３１および領域アドレス１３２を制御することによりキャッシュの有無が動的に切り替えられる。 （もっと読む）

【課題】複数の処理装置に一対一に複数のキャッシュを接続した場合に、複数のキャッシュ間で効率的にデータ転送を行うことができるキャッシュシステムを提供することを課題とする。
【解決手段】複数の処理装置（１０１〜１０３）と、前記複数の処理装置に一対一に接続された複数のキャッシュ（１１１〜１１３）と、前記複数のキャッシュに接続され、前記複数のキャッシュ間のデータ転送を制御するコントローラ（１２０）と、前記処理装置毎に自己のキャッシュ内のエントリ及び他のキャッシュの使用古さ順を示す第１の情報（１２１〜１２３）を記憶する情報メモリとを有することを特徴とするキャッシュシステムが提供される。 （もっと読む）

【課題】新しい技術を利用できると同時に高性能機能性も備えた最新型プロセッサを提供する。
【解決手段】最新型プロセッサは、それぞれがデータキャッシュおよび命令キャッシュを持っている複数のマルチスレッドプロセッサコアを備えている。データスイッチ相互接続はプロセッサコアのそれぞれに接合されておりプロセッサコア間で情報を手渡すように構成されている。メッセージネットワークはプロセッサコアおよび複数の通信ポートのそれぞれに接合されている。本発明の１つの実施態様の１つの側面では、データスイッチ相互接続がプロセッサコアのそれぞれにそれぞれのデータキャッシュによって接合されており、メッセージングネットワークがプロセッサコアのそれぞれにそれぞれのメッセージステーションによって接合されている。 （もっと読む）

少なくとも一実施例に従って、低電力モード中にキャッシュされた情報を保持するための技術である。一実施例において、プロセッサのローカル・キャッシュに格納された情報は、プロセッサが低電力モードに置かれる前に共有キャッシュに保存されるので、他のプロセッサは、低電力モードのプロセッサを、そのローカル・キャッシュへのアクセスを提供するように低電力モードから復帰させる代わりに、共有キャッシュからの情報にアクセスする。
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【課題】
プロセッサにおけるキャッシュ・メモリをアクセスするための方法および装置を提供する。
【解決手段】
本発明の方法は、要求されたデータの要求された有効アドレスを使用して、プロセッサの１つまたは複数のレベル１キャッシュにおいてその要求されたデータがアクセスされる。プロセッサの１つまたは複数のレベル１キャッシュがその要求された有効アドレスに対応する要求されたデータを含んでいない場合、その要求された有効アドレスは実アドレスに変換される。ルックアサイド・バッファが、プロセッサの１つまたは複数のレベル１キャッシュの各々における各キャッシュ・ラインに対して１つの対応するエントリを含む。対応するエントリは、有効アドレスからキャッシュ・ラインに対する実アドレスへの変換を表す。変換された実アドレスはレベル２キャッシュをアクセスするために使用される。 （もっと読む）

プロセッサは、１次キャッシュおよび高次キャッシュを含むキャッシュ階層を有する。前記プロセッサは、物理メモリ空間の一部を前記高次キャッシュの一部にマップし、少なくとも一部がマイクロコードを含む命令を実行し、マイクロコードが、前記高次キャッシュの前記一部にアクセスするのを許可し、マイクロコードを含まない命令が、前記高次キャッシュの前記一部にアクセスするのを阻止する。前記物理メモリ空間の前記第１の部分は、マイクロコードが使用するために恒久的に割り当てられうる。前記プロセッサは、前記高次キャッシュの前記第１の部分の１つ以上のキャッシュラインを、前記高次キャッシュから前記１次キャッシュの第１の部分に移動させ、マイクロコードが、前記第１の１次キャッシュの前記第１の部分にアクセスするのを許可し、マイクロコードを含まない命令が、前記第１の１次キャッシュの前記第１の部分にアクセスするのを阻止しうる。
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【課題】キャッシュメモリを内蔵した半導体装置の電圧を可変制御して、消費電力をさらに抑制する。
【解決手段】演算部と、１次キャッシュと、複数のキャッシュライン２５０を有する２次キャッシュ２５とを備えたキャッシュメモリと、１次キャッシュにキャッシュヒットしたとき及びキャッシュミスしたときに、それぞれ所定の演算を行うカウンタ回路３０とを備えた半導体装置である。２次キャッシュ２５の各キャッシュライン２５０は、それぞれのキャッシュライン２５０が供給を受ける電圧を決定する制御回路２５１と、それぞれのキャッシュラインに格納された内容の属性情報を記憶する属性記憶領域２５２とを有し、各制御部２５１は、自制御部と同じキャッシュライン２５０の属性記憶領域２５２及びカウンタ回路３０を参照して電圧を決定する。 （もっと読む）

【課題】キャッシュメモリの中の制御データを処理するための装置及び方法を提供する。
【解決手段】データ処理システムは、少なくとも１つのプロセッサ４、６と、メインメモリ１８と、キャッシュメモリ１４とを提供される。キャッシュメモリ１４の中のキャッシュデータは、有効データ及びそれに関連付けられた制御データを有する。制御データは、キャッシュされたデータに対するアクセスを制御する。プロセッサ４、６によって実行されるプログラム命令は、キャッシュされたデータと関連付けられた制御データがキャッシュメモリ１４の中に格納された状態を維持すると共に有効な状態を維持したままで、該制御データを修正するように、キャッシュコントローラ２６を制御する。制御データは、例えば、プロセッサまたは複数のプロセッサを保証するために、アクセスが制限されるか否かを示すセキュリティフラグを指定し得る。 （もっと読む）

可変長命令セットからの命令を実行するプロセッサでは、プレロード命令は、命令キャッシュラインに対応するデータブロックメモリから読み出し、データブロックにおいて可変長命令セットからの命令をプレデコードし、命令キャッシュの中へ命令およびプレデコード情報をロードする。命令実行部は、プレデコーダに第１有効命令のデータブロック内の位置を指示する。プレデコーダは、各命令の長さおよびその結果命令境界を連続的に決定する。第１有効命令の位置を識別する命令キャッシュラインオフセット指標が生成されてもよく、様々な方法におけるプレデコーダに提供されてもよい。
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【課題】共有メモリへの違反アクセスを検出する。
【解決手段】マルチプロセッサシステムは、複数のプロセッサコア１１に対応して設けられ、かつ有効情報と、更新情報と、アドレス情報とを格納するタグ格納部２２を含む複数のキャッシュメモリ２１と、複数のプロセッサコア１１に共有される共有メモリ１４と、複数のプロセッサコア１１から共有メモリ１４へのアクセス要求を調停し、かつ調停されたアクセス要求を共有メモリ１４及び複数のキャッシュメモリ２１に送るアービタ回路１３とを具備する。アクセス要求は、キャッシュラインのデータが書き換えられた旨を示す識別信号を含む。複数のキャッシュメモリ２１はそれぞれ、タグ格納部２２の情報と、アービタ回路１３からのアクセス要求とを比較して、違反アクセスを検出する違反検出回路２４を含む。 （もっと読む）

【課題】外部装置からのアクセス要求に対して迅速に応答することのできる技術を提供する。
【解決手段】外部装置との間のデータの送受信を行うＣＨＡ１１０と、ＨＤＤ部２００との間のデータの送受信を行うＤＫＡ１４０と、第１キャッシュメモリ１２４を有する１次キャッシュ部１２０と、１次キャッシュ部１２０とＤＫＡ１４０との間に設けられ、２次キャッシュメモリ１３４を有する２次キャッシュ部１３０と、ＣＨＡ１１０が受信したライト対象のデータを１次キャッシュメモリ１２４に格納するＣＣＰ１２１と、ライト対象のデータを２次キャッシュメモリ１３４に格納するとともに、２次キャッシュメモリ１３４に格納されたライト対象のデータをＤＫＡ１４０に渡すＣＣＰ１３１とを有するように構成する。 （もっと読む）

【課題】監視処理のために処理時間が必要、ライトバックキャッシュにできないことにより処理速度の低下、安価なキャシュメモリを使用できないためコストアップになる等の課題があった。
【解決手段】ＣＰＵ１１の共有バス端子１１ａをグローバル共有バス１５ｂに接続し、ローカルキャッシュメモリ１２のバス端子をグローバル非共有バス１５ａに接続し、前記グローバル共有バスを前記ＣＰＵが用いる共有情報を記憶した外部の共有メモリ１９ｂに接続し、前記グローバル非共有バス１５ａを前記ＣＰＵが用いる非共有情報を記憶した外部の非共有メモリ１９ａに接続したものである。 （もっと読む）

技術および方法は、下位レベルキャッシュから置換されたキャッシュラインの上位レベルキャッシュへの割り当てを低減するために使用される。置換ラインがすでに上位レベルに割り当てられと決定されたとき、置換されたキャッシュラインの割り当ては、次のレベルキャッシュにおいて防がれ、これにより、キャストアウトが低減する。そのような目的に、ラインは、下位レベルキャッシュにおいて置換されるように選択される。上位レベルキャッシュにおいて選択されたラインが存在するか示す選択されたラインに関連する情報が識別される。上位レベルキャッシュにおける選択されたラインの割り当ては、識別された情報に基づいて防がれる。選択されたラインの割り当てを防ぐことは、割り当てに関連するであろう電力を蓄える。
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【課題】限られたＬ２キャッシュ１３ａの資源を有効に活用し、不必要なデータの書き戻しをなくすこと。
【解決手段】キャッシュメモリ制御装置１００は、Ｌ２キャッシュ１３ａのサブラインごとにＳＰフラグを設け、命令制御部１１からアクセス仮想アドレスをＬ１キャッシュ制御部１２が取得し、アクセス仮想アドレスに対応するデータが存在しない場合に、Ｌ２キャッシュアクセスアドレスをＬ２キャッシュ制御部１３に出力する。そして、Ｌ２キャッシュ制御部１３は、Ｌ１インデックスの仮想ページ番号に属する部分ＶＡ２１とＬ２インデックスの物理ページ番号に属する部分ＰＡ２１とを基にしてＳＰフラグの状態を切り換え、ＳＰフラグの状態に基づいてＬ１キャッシュ１２ａからサブラインに対するデータの書き戻しを実行し、要求対象となるサブラインのデータをＬ１キャッシュ制御部１２に出力する。 （もっと読む）

【課題】
ダイナミック・ランダムアクセスメモリ（ＤＲＡＭ）からスタティック・ランダムアクセスメモリ（ＳＲＡＭ）へのプリフェッチを行うシステム、方法及び装置を提供する。
【解決手段】
一部の実施形態において、プリフェッチロジックはロード命令に関するプリフェッチヒントを受信する。このプリフェッチロジックは、少なくとも部分的にプリフェッチヒントに基づいて、ＤＲＡＭのオープンページからＳＲＡＭに２つ以上のキャッシュラインを転送し得る。 （もっと読む）

【課題】マルチレベルインクルージョンを満足しつつ、小さい回路規模で、検索を高速に行える複数のプロセッサの階層キャッシュメモリ装置およびデータ検索方法を提供する。
【解決手段】１次キャッシュメモリ装置を内蔵する複数のプロセッサと、主記憶装置と、その間に設けられる２次キャッシュメモリ装置とを有する情報処理装置において、アドレスの一部から一意に決定される順番で、１つのＬ１用インデックスから複数のＬ２用インデックスを作成する手段（１１１、１２１、１３１、１４１）を設け、当該複数のＬ２用インデックスにより指定される２次キャッシュメモリ装置内の記憶領域の検索を行う手段とを備えた。 （もっと読む）

【課題】キャッシュの機能を高める。
【解決手段】プロセッサ(102)をメインメモリ(106)に動作可能に結合させるためのキャッシュ(104)が提供された。前記キャッシュは、キャッシュメモリ(108)と、該キャッシュメモリに動作可能に結合されたキャッシュコントローラ(110)とを含む。前記キャッシュメモリか又は前記メインメモリに適合されることとなるメモリリクエストを、受け取るよう前記キャッシュコントローラが構成される。追加的には、キャッシュ活動情報を処理することによって、少なくとも１つの前記メモリリクエストが、前記キャッシュメモリをバイパスさせられるように、前記キャッシュコントローラが構成される。 （もっと読む）