【課題】ＣＰＵの運用中においても、記憶部の検査のためにＣＰＵによるソフトウェアのデータ処理を一時停止させることがなく、記憶部の異常の有無をチェックすることができる情報処理装置及び記憶部検査方法を提供する。
【解決手段】ＣＰＵ１とは独立に設置された記憶制御部２は、ＣＰＵ１から書き込みようの処理データと書き込み先の記憶部３の指定アドレスを受け、検査用データを指定アドレスに書き込み、それを読み出す。記憶制御部２が備えるデータチェック部２０は、検査用データと読み出されたデータとを比較し、一致するかどうかを判定する。一致しなければ指定アドレスに異常があると判定し、その旨をＣＰＵ１に通知し、一致すれば、記憶制御部は処理データを指定アドレスに書き込む。 （もっと読む）

【課題】情報処理装置の記憶部に対する試験にかかる時間の短縮又は試験精度の向上を実現する。
【解決手段】同一の基礎パターンを隣り合わせて配設した基礎パターン対を含むテストパターン４２を、記憶部４の試験領域４０のうちの第１領域４０Ａに書き込み、書き込まれた前記テストパターン４２を前記試験領域４０のうちの第２領域４０Ｂに転送し、転送されたテストパターン４２を、前記第１領域４０Ａにおける前記書き込みが行なわれたアドレスから所定のシフト量だけシフトされたアドレスに転送するとともに、前記第１領域４０Ａあるいは前記第２領域４０Ｂの一方から他方に転送されたテストパターンにおける基礎パターン対の隣り合わせて配設された基礎パターン同士が等しいか否かを比較、判定することにより前記試験領域４０に対する書き込み及び読み出しを正しく行なえるか否かを検証する。 （もっと読む）

【課題】ＲＡＭ故障を確実にかつ早期に検出する。
【解決手段】安全関連アプリケーション処理１１による安全関連データ領域２１内の安全関連データへのアクセス時に、安全関連データアクセス関数１３によって当該安全関連データの格納領域に関してダブルＲＡＭ方式のＲＡＭ診断を行う。これに加えて、ＲＡＭテストパターン診断処理１２によって、定期的に、各安全関連データの格納領域等に対して、複数のテストパターンを用いたＲＡＭ診断を行う。 （もっと読む）

【課題】アドレスバスおよびデータバスの故障を検出する電子装置において、故障検出に係る処理負荷を低減し処理速度を向上する。
【解決手段】電子装置は、ＣＰＵとＲＯＭとを接続しアドレスを伝送する４つ以上のバスラインからなるアドレスバス２１を備える。電子装置は、アドレスバス検査用アドレスＡｄによって指定されるＲＯＭ領域１３ａから値を読み出し、読み出した値から計算した判定値Ｖｊと予め計算されたアドレスバス検査用正解値Ｖｔとを比較し、一致しない場合、アドレスバス２１が故障していると判定する。アドレスバス検査用アドレスＡｄは、４つ以上のバスラインに対応する４ビット以上の値であって、２ビット以上の０の値と２ビット以上の１の値とを有する値を含み、複数のバスライン間の短絡故障を同時に検出可能である。これにより、故障検出に必要な検査用アドレスＡｄの数を低減することができる。 （もっと読む）

【課題】バーストエラーが発生したために、読み出されたデータに含まれる全てのビットの論理値が、“１”又は“０”になったときに、そのバーストエラーの発生を高い確率で検出すること。
【解決手段】ビットエラーを訂正するためのＥＣＣに符号化されたデータと共に、論理値０のビットと論理値１のビットの双方を複数ビットずつ含む整合性符号をフラッシュメモリ内のページに書き込む。そして、そのデータをフラッシュメモリから読み出したときに、そのデータ及びそのデータと共に書き込まれた整合性符号に含まれる全てのビットが論理値０のビットであるとき、又は、その全てのビットが論理値１のビットであるとき、ＥＣＣに基づいて訂正不能エラーの発生が検出されなかった場合でも、訂正不能エラーが発生したと判断し、ホストシステムにその旨を通知する。 （もっと読む）

【課題】ソフトエラー等による一時的な論理アドレスと物理アドレスとの誤変換によるデータの位置誤算出を防ぐことができて信頼性を保てるストレージ制御装置を提供する。
【解決手段】ストレージシステムは、記憶装置と、ストレージ制御装置を備え、ストレージ制御装置が、ホストから書き込み指示を受け取ったとき、ホストからの書き込み指示に含まれる論理アドレスを含む読み込み指示を記憶装置へ送るデータ読み込み指示手段と、データ読み込み指示手段からの読み込み指示に基づき、記憶装置が読み取った該当位置のデータに論理アドレスが含まれている場合に、ホストから受け取った書き込み指示に含まれる論理アドレスと読み取ったデータに含まれた論理アドレスとが異なるとき、システム領域からアドレス変換情報を読み出し、読み出したアドレス変換情報をメモリに書き込むアドレス変換情報訂正手段とを有する。 （もっと読む）

【課題】不揮発性メモリに記憶されたデータがビット破壊しているか否かを検出する不揮発性メモリのデータ破壊検出装置を提供する。
【解決手段】不揮発性メモリ５は、アプリケーションの動作に使用するプログラムが書き込まれた使用アドレスとプログラムが書き込まれていない未使用アドレスとからなる。不揮発性メモリ５のデータ破壊検出装置６は、未使用アドレスに０／１の混合値と混合値の０／１が反転されたミラー値とを交互に書き込む書き込み部１１と、混合値とミラー値とを読み出してデータが破壊されているか否かを判定するデータ破壊判定部１２とを備えた。 （もっと読む）

【課題】システムの立ち上げ時間を早めるための方法を提供する。
【解決手段】システム上にストアされたオペレーティング・システムの起動動作と並行しかつその後に、追加量のメモリを割り当てのためにスクラビングして利用することができるようにするステップとを含む。システムは、各々が最少ノード資源構成に関連付けられた１個もしくは複数個のノードを含むことができ、前記最少ノード資源構成は、前記ノードを活性化するために、活性化される必要のあるノードに含まれる最少数のプロセッサに対応する。システムは、各パーティションが少なくとも１個のノードを包含する１個もしくは複数個のパーティションを更に含むことができる。各パーティションには他のパーティションに対する優先度が割り当てられることができ、そのパーティションはその割り当てられた優先度に基づき活性化される。 （もっと読む）

【解決手段】
誤り検出機能の結果に基づきメモリデバイスにおける書き込みタイミングを調節するための方法、システム及びコンピュータプログラム製品が提供される。例えば方法は、誤り検出機能の結果に基づきデータバス上の信号と書き込みクロック信号との間の書き込みタイミング窓を決定することを含むことができる。方法はまた、書き込みタイミング窓に基づきデータバス上の信号と書き込みクロック信号との間の位相差を調節することを含むことができる。メモリデバイスは、調節された位相差に基づきデータバス上の信号を回復することができる。 （もっと読む）

【課題】メモリ回路において、運用中に自動でメモリ全体の故障検出を行うことを目的とする。
【解決手段】ネットワークから受信したフレームのフレーム間ギャップを含む空きタイムスロットで、メモリのテストを行うためのテストアドレスを順次変化させて生成するテストアドレス生成手段と、メモリのテストアドレスから読み出したデータを退避する退避手段と、メモリのテストアドレスにテストデータを書き込むテスト書き込み手段と、メモリのテストアドレスからテストデータを読み出すテスト読み出し手段と、テスト読み出し手段で読み出されたテストデータを予め保持している基準データと比較して障害の有無を判定する判定手段と、退避手段に退避されているデータを前記メモリの前記テストアドレスに書き戻す書き戻し手段とを有する。 （もっと読む）

【課題】ソフトウエアのバグをハードウエアで検出することができるメモリ初期化回路を提供する。
【解決手段】メモリ初期化回路は、特定のデータパターンを持つ初期化データを生成する初期化データ生成手段と、メモリにＥＣＣとデータを書き込んで初期化するときにそのデータとして特定のデータパターンを持つ初期化データを書き込むようにメモリ初期化動作を制御するメモリ初期化制御手段と、初期化データの判別により、ソフトウエアのバグを検出する手段とを備える。 （もっと読む）

【課題】揮発性記憶部に、一定期間の間、データを一定に保持するために必要な処理が行われなくても、当該揮発性記憶部に記憶されたデータの消失を防止可能な技術を提供することを目的とする。
【解決手段】コンピュータ装置１は、ＤＲＡＭ４と、保持能力値取得部６と、個数決定部７と、制御部８とを備える。保持能力値取得部６は、ＤＲＡＭ４の保持能力値を決定する。個数決定部７は、保持能力値に基づいて、記憶対象のデータが、ＤＲＡＭ４に記憶されるべき個数を決定する。制御部８は、記憶対象のデータを、個数決定部７で決定した個数だけＤＲＡＭ４に記憶する。 （もっと読む）

【課題】固体メモリデバイスのデータ復帰技術および構成を提供する。
【解決手段】固体メモリデバイスのセルに関するハード誤りを特定する段階と、特定されたハード誤りを有するセルの位置を、セルに元々プログラミングされていたデータを復帰させる復号器に提供する段階と、復号器を利用して、セルに元々プログラミングされていたデータを復帰させる段階と、を備える。また、固体メモリデバイスのセルに格納されているデータを、データの読み出しに通常利用される参照信号とは異なる、修正された参照信号を利用して読み出す段階と、セルから読み出されたデータに基づいて、セルから読み出されたデータの少なくとも１つの値が消失用にマークされる消失フラグを形成する段階と、消失フラグを利用して、セルから読み出されたデータを復号する段階と、を備える方法を提供する。 （もっと読む）

【課題】メモリのメンテナンス性を向上させることができるメモリ診断装置、及びこれを備えた情報処理装置を提供する。
【解決手段】メモリ３にデータの書き込みを実行した後、メモリ３の当該アドレスからデータを読み出すテストアクセスを実行するテスト制御部２０１と、テスト制御部２０１により書き込まれたデータと読み出されたデータとを比較し、当該書き込まれたデータと当該読み出されたデータとが一致しない場合にエラーを検出するエラー検出処理を実行する比較回路２４２と、比較回路２４２においてエラーが検出された場合、書き込まれたデータと読み出されたデータとアドレスとを含むエラー情報を記憶するエラー情報記憶部２４３とを備えた。 （もっと読む）

【課題】従来のメモリ検査方法では、異常が生じているアドレス信号線の位置を知ることができても、それが短絡しているのか開放しているのかは判別できないという問題があった。
【解決手段】メモリのアドレスを指定する複数のアドレス信号線を有するメモリの検査方法であって、前記基準アドレスと、検査アドレスと、検査隣接アドレスとを特定するビットを前記第１検査アドレス信号線のビットと、前記第２検査アドレス信号線のビットとの組合せが異なり、前記第１検査アドレス信号線のビット及び前記第２検査アドレス信号線のビットを除く他のビットは共通となるように決定するステップと、前記基準アドレスと、検査アドレスと、検査隣接アドレスにそれぞれ異なるデータを書き込むステップと、前記基準アドレスと、検査アドレスと、検査隣接アドレスからデータを読み取り、書き込んだデータと同一か否かを判断するステップとを有する。 （もっと読む）

【課題】メモリチェックに要する時間の短縮化を図るとともに、メモリチェックの確実性を向上させることのできる情報処理装置を提供する。
【解決手段】外部メモリ３に書き込むライトデータを擬似乱数生成処理で生成するデータ生成回路１０と、前記ライトデータを書き込むアドレスを擬似乱数生成処理で生成するアドレス生成回路９と、各アドレスに前記ライトデータが書き込まれると、データを読み出すアドレスを擬似乱数生成処理により生成するアドレス生成回路１１１と、該生成回路１１１で生成されたアドレスからリードデータを読み出すデータ読出し回路１１２と、擬似乱数生成処理で基準値を生成する基準値生成回路１１３と、アドレス生成回路１１１で生成されたアドレスごとに前記リードデータと前記基準値とを比較し、両者が不一致のとき異常信号を出力する比較回路１１４とを有するメモリテスト回路７をＡＳＩＣ４に備えた。 （もっと読む）

【課題】本発明の目的は、プロセッサからのデータを記憶する記憶装置を診断し、プロセッサからのデータを確実に記憶装置に記憶する書き込み保護装置を提供することである。
【解決手段】本発明では、試験データを第１のレジスタに記憶し、プロセッサが第１のレジスタから読み出した試験データを第２のレジスタに書き込み、データ判定手段が第１のレジスタの試験データと第２のレジスタのデータとを比較して一致した時に、プロセッサのデータが第３のレジスタへ書き込み許可される書き込み保護装置を用いる。 （もっと読む）

複数デバイスシステムの個々のデバイスがシリアル相互接続構成に構成された、複数デバイスシステム内の、メモリの高速テストのための方法およびシステム。高速テストは、最初に複数デバイスシステムの各デバイスのメモリバンクにテストパターンデータを書き込むことと、その後に続く、各デバイス内のデータのローカルテスト読み出しおよび比較によって実現される。各デバイスは、デバイス内の障害ビット位置の有無を表すローカル結果データを発生する。各デバイス内のシリアルテスト回路は、ローカル結果データを、前のデバイスからのグローバル結果データと比較する。テスト回路は、この比較の結果を圧縮し、それを更新されたグローバル結果データとして、次のデバイスに供給する。したがって、更新されたグローバル結果データは、すべての前のデバイスのローカル結果データを表すことになる。
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【課題】 エラー検出機能の詳細な故障診断を行うことができるエラー検出装置を提供する。
【解決手段】 ＣＰＵ Ｉ／Ｆ１１００からメモリ１２００に送られるデータ列に対するエラー検出データを生成するパリティビット生成部１３０１と、
エラー検出データに基づいて、メモリ１２００から出力されるデータ列のエラーを検出するパリティチェック部１４０１と、データ列に対するエラー検出データとして、パリティビット生成部１３０１からのデータと、診断用のデータを送信するＣＰＵから送られてくるデータとを切り替えて出力する選択回路１３０２と、選択回路１３０２がＣＰＵから送られてくるデータを出力する状態にあるときに、選択回路１３０２から出力されたエラー検出データに基づいて、パリティビット生成部１３０１とパリティチェック部１４０１の少なくとも一方を含むエラー検出機能の故障診断を行うことを特徴としている。 （もっと読む）

【課題】比較的少ないハードウェア資源により、高効率で高負荷を試験対象システムに与える。
【解決手段】試験対象システムのバスに負荷を与える負荷発生装置において、動作モード設定レジスタと、データ転送サイズが設定されるデータサイズレジスタと、最初のアクセス対象アドレスであるベースアドレスとストライド毎のアドレス間隔とストライド回数とが設定されるレジスタ群と、動作モードに応じて、データサイズレジスタに設定されているデータサイズ及びレジスタ群に設定されている情報に基づいて試験対象システム内のメモリ空間にアクセスするアクセス手段とを備え、アクセス手段は、アクセス対象アドレスを自動的にアドレス間隔でメモリ空間に変更する変更機構と、アクセス対象のメモリ空間に対してアドレス間隔とデータサイズに応じたデータパターンを生成する生成機構とを含み、アドレス毎にデータを変更するように構成する。 （もっと読む）