【課題】トレース対象の命令の実行が同時に生じた場合に、正確な命令発生タイミングを把握すること
【解決手段】タイミング情報生成回路１３１は、第１ＣＰＵコア１１１、第２ＣＰＵコア１２１の各々からのトレースデータの出力と同期して出力されるプロセッサ１（２）出力イネーブル信号に基づき、トレースデータの出力タイミングが同一であるか否かを示すタイミング情報を出力する。トレースメッセージ生成回路１３２は、各トレースデータと、各トレースデータ取得時のタイムスタンプと、タイミング情報と、を対応付けたトレースメッセージを生成する。トレースメモリ書き込み制御回路１４４は、トレースメッセージ生成回路１３２が生成したトレースメッセージをトレースメモリ１５０に書き込む。 （もっと読む）

【課題】集積回路をデバッグするための技術を提供する。
【解決手段】集積回路２は、相互接続回路２０を介してデータトランザクションを発行するための、１つ以上のトランザクションマスター８、１０、１２、４を含む。デバッグアクセスポート回路は、デバッグコントローラ６から受信されるデバッグコマンドに応答して、相互接続回路に発行されるバリアトランザクションを発生させるように構成される。相互接続回路は、データトランザクションの少なくともいくつかの相対的順序付けを、それらが相互接続回路を通過する時に抑制することによって、受信したバリアトランザクションに応答する。 （もっと読む）

【課題】デバッグのための事前準備を簡略化してデバッグ作業の効率を向上させること。
【解決手段】デバッグ装置は、デバッグコマンドを埋め込んだプログラムを実行し、デバッグコマンドによりプログラムの実行を中断する場合には、デバッグコマンドを示す第１の情報およびプログラムの中断を示す第２の情報を出力するエミュレータと、第２の情報を受けると、第１の情報が示すデバッグコマンドをエミュレータから読み出して、読み出したデバッグコマンドを実行し、実行結果を戻り値としてエミュレータに出力するとともに、プログラムの実行を再開するようにエミュレータに指示するデバッガと、を備える。 （もっと読む）

【課題】ＪＴＡＧ-ＩＣＥにおいて、ＬＳＩの入出力状態をトリガとするエミュレーションのブレークを実現する「エミュレータ及びデバッグ方法」を提供する。
【解決手段】エミュレーション処理部２３は、ＬＳＩ３１のＩＣＥ制御ブロック３１４に命令を発行し、所定のプログラムをコアロジック３１１に実行させ、スキャン処理部２４は、ＬＳＩ３１のコアロジック３１１のプログラムの１ステップ実行毎のスキャン動作を、ＬＳＩ３１のバウンダリスキャン制御ブロック３１５に行わせ、ＬＳＩ３１の各入出力端子３１２の状態をスキャンデータメモリ２５に格納する。エミュレーション処理部２３は、スキャンデータメモリ２５からＬＳＩ３１の各入出力端子３１２の状態を読み出し、読み出した各入出力端子３１２の状態が、予めブレーク条件メモリ２６に設定されているブレーク条件にマッチするかどうかを調べ、マッチしていればプログラムの実行をブレークする。 （もっと読む）

【課題】半導体集積回路に接続されたＣＰＵのユーザーランド上のアプリケーションから半導体集積回路に特化したデバイスドライバを書くことなく容易に制御し得る半導体集積回路を提供する。
【解決手段】半導体集積回路としてのＡＳＩＣ２０は、ＣＰＵ１１と接続し得る高速シリアルインタフェース３０Ｂを備えていると共に、通常のＵＡＲＴモジュール２３と同等のレジスタ仕様を有し、ＣＰＵ側からデータ送受信のためのレジスタアクセスを行うと、そのレジスタアクセスをデバッグコマンドとみなして、ローカルバス２１へのレジスタアクセスを行うダミーデバッグシリアルモジュール２２を備えた。 （もっと読む）

【課題】ＲＯＭエミュレータによるプログラムのデバッグでは、専用のコネクタをＣＰＵが実装された基板に設ける必要ある。このコネクタを追加することにより、配線抵抗が上昇し、メモリのアクセスタイミングを悪化させる。そこで、メモリ間のアクセスタイミングに影響を与えずに、プログラムのデバッグを実現する半導体集積回路を提供する。
【解決手段】半導体集積回路は、メモリに対するアクセスを制御するメモリコントローラと、メモリコントローラの端子と外部端子の間に配置されるバウンダリスキャン回路と、バウンダリスキャン回路の動作モードを決定するモード信号の出力が可能なＪＴＡＧインターフェイスと、プログラムのデバッグ時に、モード信号に基づいて、メモリコントローラのリードアクセスを許可する制御信号を、バウンダリスキャン回路を介して、メモリコントローラに発行するタイミング制御回路と、を備える。 （もっと読む）

【課題】テキストデータに限定されない表現形態でデバッグ情報を取り扱うことのできるデバッグ対象装置、デバッグ情報出力システム、デバッグ情報出力方法およびデバッグ情報出力プログラムを得ること。
【解決手段】デバッグ出力データ作成手段１１の作成したデバッグ出力データは、送信情報形式判別手段１２によってデータの形式（テキスト、画像、音等）が判別され、データ量判別手段１３で送信するデータ量が判別される。通信方式判別手段１４はこれらの判別結果を用いて通信方式を判別しデバッグ出力データ送信手段１５でモニタ側に送信する。 （もっと読む）

【課題】エミュレーション時に、プログラム実行を停止させることなくレジスタ情報を外部に読み出し、且つ、エミュレーション対象と同じプログラム動作を実現すること。
【解決手段】インサーキットエミュレータは、プログラムを実行するプロセッサをエミュレートするメインプロセッサと、周辺機能をエミュレートする第１、第２周辺プロセッサと、外部と通信可能なエミュレーション制御回路と、アクセス制御回路と、を備える。第１周辺プロセッサは、メインプロセッサによってアクセスされる第１周辺レジスタを備え、第２周辺プロセッサは、第１周辺レジスタと内容が同期した第２周辺レジスタを備える。アクセス制御回路は、エミュレーション制御回路によって発行される読み出し要求に応答して、バイパス処理を実行する。そのバイパス処理において、アクセス制御回路は、第２周辺レジスタからデータを読み出し、当該読み出しデータをメインプロセッサを介することなくエミュレーション制御回路に出力する。 （もっと読む）

【課題】デバイスが低電力モードから通常モードに復帰するときに、重要なデバッグ情報が失われてしまうことを防止する。
【解決手段】デバイス100が低電力モードから出る場合、電力管理モジュール（ＰＭＭ）155は、コア論理部135が処理を再開することを、デバッグ素子140が各自の前の状態に再構築されるまで禁止する。PMM155はコア論理部135をリセット状態に保持する或いはコア論理部135に電力供給をしないようにする。デバッグ素子140の再構築は接続されたデバッガにより開始され、デバイス100の中で1つ以上の制御及びステータス(CS)レジスタ150の値を設定することができる。CSレジスタ150の値は、PMM155がコア論理部135の処理再開を何時禁止するか、及びデバイス100が低電力モードから復帰した後にPMM155が処理を何時再開できるようにするか等を決定する。 （もっと読む）

【課題】デバッグ端子部を介してのリバースエンジニアリングを防止できるようにする。
【解決手段】デバッグ端子部制御回路３は、ＣＰＵ４で実行されたデバッグ用プログラムＰ１の中から有効化ルーチンＲ１を抽出し、該抽出した有効化ルーチンＲ１に基づいて、デバッグ端子部２で受信されるデバッグ入力信号Ｓ４をＣＰＵ４に入力するようにデバッグ端子部２を制御する。これにより、外部メモリ７ａにデバッグ用プログラムＰ１が記憶されているときには、デバッグ端子部２が有効になってデバッグ入力信号Ｓ４がＣＰＵ４
に入力されるが、外部メモリ７ａにデバッグ用プログラムＰ１が記憶されていないときには、デバッグ端子部２が無効になってデバッグ入力信号Ｓ４がＣＰＵ４に入力されない。この結果、出荷時にデバッグ端子部２を無効化することにより、デバッグ端子部２を介してのリバースエンジニアリングを防止できる。 （もっと読む）

【課題】機器に必要な機能の維持と小型化、低コスト化とを両立させる。
【解決手段】制御部は、外部から音声信号を入力するための音声入力ポートと、デバッグのための通信処理に用いられるデバッグ通信用ポートとを有し、機器側接続端子は、信号線を介して音声入力ポートとデバッグ通信用ポートとのそれぞれと接続しており、制御部は、機器側接続端子に外部側接続端子が接続されたと判定した場合に、信号線における信号を検出することにより音声入力のための外部側接続端子が接続されたか上記通信処理のための外部側接続端子が接続されたかを判定し、音声入力のための外部側接続端子が接続されたと判定した場合には機器側接続端子および音声入力ポートを介して音声入力を受け、上記通信処理のための外部側接続端子が接続されたと判定した場合には機器側接続端子およびデバッグ通信用ポートを介して上記通信処理を実行する構成とした。 （もっと読む）

【課題】 組み込みシステムの開発において既存機能の流用をより容易に行うための技術を提供する。
【解決手段】 プログラム評価装置は、演算部と、複数の記憶媒体インタフェースとを備える。演算部は、ＲＴＯＳにより複数種類のタスクの実行を管理するとともに、各々がタスク単位でモジュール化されたコンパイル処理後のバイナリデータである複数種類のオブジェクトモジュールを取得する。複数の記憶媒体インタフェースは、オブジェクトモジュールを格納した記憶媒体をそれぞれ物理的に着脱可能である。また、演算部は、複数種類のオブジェクトモジュールを、別々の記憶媒体からそれぞれ独立して取得する。 （もっと読む）

【課題】 デバッグに必要な半導体集積回路の外部端子数を少なくし、デバッグ機能を含む半導体集積回路のチップサイズを小さくする。
【解決手段】 電流計測部は、プロセッサを有する回路ブロックを含む複数の回路ブロックでそれぞれ消費される電源電流を計測し、電源電流値として出力する。選択部は、電源電流値の少なくともいずれかを選択情報に応じて選択する。トレースバッファは、選択部で選択される電源電流値をプロセッサの実行情報とともに順に保持し、保持している情報を順に出力する。デバッグに必要な回路ブロックの電源電流値を選択情報に応じて選択することで、プロセッサの実行履歴情報とともに保持される情報量を最小限にできる。これにより、トレースバッファから出力される情報のビット数を最小限にでき、電源電流値のトレースを含むデバッグに必要な半導体集積回路の外部端子数を少なくできる。 （もっと読む）

【課題】予め準備した試験項目から何通りもの試験を可能とする技術を提供する。
【解決手段】試験装置１は、コマンド要素２１およびデータ要素２２からなる、被試験機の操作に係るコマンドブロック２０が複数記述されたサンプルシナリオ２の入力を受け付け、このサンプルシナリオ２に対して、記述順入替え処理、コマンドブロック挿入処理、コマンドブロック置換処理、コマンド要素入替え処理、およびスルー処理のうちの少なくとも一つを実施して、複数のコマンドブロック２０が試験順に記述された試験シナリオ５を生成する。また、試験シナリオ５に記述されているコマンドブロック２０各々を、この試験シナリオ５での記述順に従って、デフォルト速度送信モード、ランダム速度送信モード、ポーズ挿入送信モード、および速度可変送信モードのいずれかにより、被試験機に送信する。 （もっと読む）

【課題】デバッグ機能のパフォーマンスを最適に保つように、通信内容に適合する通信速度で通信不整合を起こすことなくデータを送受することができる。
【解決手段】ＣＰＵ部（２０１、２０２）は、第１クロック（ＳＣＬＫ）に基づいてデバッグ対象となるプログラムを実行する。その第１クロック（ＳＣＬＫ）は、ＣＰＵ部（２０１、２０２）の指示に基づいてクロック速度を変更される。外部ツール装置（５０１、５０２）は、デバッグを行うユーザーに対するマンマシンインタフェースを有する。第１送信部（４０１、４０２）は、第１クロック（ＳＣＬＫ）に基づいてデバッグデータを外部ツール装置（５０１、５０２）へ送信する。第２送信部（４０５）は、第１クロック（ＳＣＬＫ）と異なる第２クロック（ＤＣＬＫ）に基づいてデバッグデータを外部ツール装置（５０１、５０２）へ送信する。受信部（３０１、３０２）は、外部ツール装置（５０１、５０２）から送信されるデータを受信する。 （もっと読む）

【課題】全端子をエミュレーションすることができる集積回路装置及びその制御方法、並びにデバッグシステム及びその制御方法を提供する。
【解決手段】デバッグシステムは、オンチップデバックが可能なマイコン４００を搭載したターゲットシステム３００とオンチップデバッグエミュレータ２００とを有する。マイコン４００は、ＣＰＵ４１１と、デバッグモード時にデバッグ端子として機能すると共に、ユーザモード時にはユーザ端子として機能するＤＥＢＵＧ／ＵＳＥＲ端子４０７と、デバッグモードの際にデバック機能を制御するデバッグ機能制御部４０２と、ユーザモードの際にポート機能を制御する汎用出力ポート４０１と、モードに応じて端子４０７をデバッグ機能制御部４０２又は汎用出力ポート４０１のいずれかに接続するセレクタ４０３とを有する。ＣＰＵ４１１は、現在のモードの検知結果に応じてセレクタを制御する。 （もっと読む）

【課題】プログラムデバッグの容易化又はプログラムデバッグの低コスト化を実現する。
【解決手段】同一構成となる複数のＣＰＵブロック（ＣＰＵＢＫ［０］，ＣＰＵＢＫ［１］，…，ＣＰＵＢＫ［ｎ−１］，ＣＰＵＢＫ［ｎ］）５００ａを設け、モード設定レジスタ（ＭＲＥＧ）２１０によってＣＰＵＢＫ［０］，ＣＰＵＢＫ［ｎ−１］をプログラム実行用モードで動作させ、ＣＰＵＢＫ［１］，ＣＰＵＢＫ［ｎ］をデバッグ実行用モードで動作させる。ＣＰＵＢＫ［０］，ＣＰＵＢＫ［ｎ−１］からのデバッグ情報は、それぞれ、デバッグ情報記憶装置アクセスコントローラ（ＤＩＭＡＣ）２２０を介して出力され、ＣＰＵＢＫ［１］，ＣＰＵＢＫ［ｎ］のＤＩＭＡＣを介して収集される。ＣＰＵＢＫ［１］，ＣＰＵＢＫ［ｎ］のＤＩＭＡＣは、リング接続に伴う通信径路を持ち、互いにデバッグ情報等の送受信が可能となっている。 （もっと読む）

【課題】ＣＰＵコア用インサーキットエミュレータ（ＩＣＥ）と、遊技機向け付加回路の機能をエミュレートするＩＣＥ用アダプタとで構成されるＩＣＥにおいて、ブレーク中に、ＩＣＥ用アダプタに搭載されている遊技機向け付加回路の内部状態を保存したまま、その付加回路内のメモリやレジスタからデータを読み出す
【解決手段】乱数回路１１やウォッチドッグタイマ１２のように状態遷移回路を含む回路では、ＣＰＵコア用ＩＣＥ２０がブレークされているとき、状態遷移回路の状態遷移を停止させる。受信用ＦＩＦＯ回路１３のリードポインタのように、ＣＰＵコア用ＩＣＥ２０がレジスタやメモリの内容を読み出すと内部状態が変化する回路では、内部状態を保存したままレジスタやメモリの内容を読み出すことができる回路を付加する。 （もっと読む）

【課題】論理回路のコンフィグレーションを効率よく行うことが出来るコンフィグレーション装置を提供する。
【解決手段】ＦＰＧＡ部２００に含まれる複数のＦＰＧＡの各々にテスト用の論理回路を構築するためのテスト用コンフィグレーションデータ１１１と、複数の正式用デバイスデータ１１２ａとからなる正式用コンフィグレーションデータ１１２を保持するデータ保持部１１０と、複数のＦＰＧＡに論理回路を構築するコンフィグレーション制御部１２０と、テスト用デバイスデータにより電子回路が構築された複数のＦＰＧＡ間の入出力特性を測定し、複数のテスト用デバイスデータから特定のデバイスデータを抽出するコンフィグレーション選択部１３０とを備え、コンフィグレーション制御部１２０が、抽出されたテスト用デバイスデータ１１１ａに対応づけられた正式用デバイスデータ１１２ａにより、複数のＦＰＧＡに論理回路を構築する。 （もっと読む）

【課題】暗号化されていないＣＰＵ用のデバッガを用いて、ターゲットＣＰＵ上で動作する暗号化された命令列を含むプログラムのデバッグを容易に行う。
【解決手段】暗号化された命令列を復号化して実行するターゲットＣＰＵ（２０８）と、デバッガ（２０２）とを含むデバッグ装置を用いてデバッグを行う。上記ターゲットＣＰＵと上記デバッガとの間にトランスレータ（２０４）を介在する。上記トランスレータは、上記デバッガから伝達された通信内容を上記トランスレータで上記ターゲットＣＰＵに対応する内容に変換し、上記ターゲットＣＰＵから伝達された通信内容を上記トランスレータで上記デバッガに対応する内容に変換する。このような変換を行うことで、ターゲットＣＰＵ上で動作する暗号化された命令列を含むプログラムのデバッグの容易化を図る。 （もっと読む）