【課題】試験装置のハードウェア仕様および試験装置用のプログラム言語に詳しくないユーザでも、試験プログラムを容易に作成させる装置を提供する。
【解決手段】被試験デバイスの試験モジュールを生成する試験モジュール生成装置であって、試験条件を入力し、入力された前記試験条件を定義する条件ファイルを生成する条件ファイル生成部と、試験メソッドを記憶する試験メソッド記憶部と、生成すべき試験モジュールに応じた試験メソッドの選択指示をユーザから受け取る試験手順選択部と、選択された試験メソッドが要求するパラメータに対応する条件ファイルの選択指示をユーザから受け取る条件ファイル選択部と、選択された試験メソッドに応じた試験を選択された条件ファイルにより定義されたパラメータで実行する試験モジュールを生成する試験モジュール生成部と、を備える試験モジュール生成装置を提供する。 （もっと読む）

【課題】ハードウェアとソフトウェアの協調動作のデバッグを効率的に行うこと。
【解決手段】シミュレーション装置１００は、ソフトウェア１０１の実行中に、ハードウェアモデル１０２にアクセスする特定の関数が実行される場合、論理シミュレータ１０３側となるＣ−ＳＶインターフェース１０４にて特定の関数の関数名を取得する。次に、Ｃ−ＳＶインターフェース１０４は、関数名を記憶領域に格納する。また、論理シミュレータ１０３も、ハードウェアモデル１０２のシミュレーションの結果を記憶領域に格納する。波形ビューワ１１１は、記憶領域に格納されたシミュレーションの結果と関数名とを、時系列で対応付けて表示する。 （もっと読む）

【課題】コンフィギュレーションデータの更新情報を極めて簡素な信号で表現させ得る信号処理ユニットを提供する。
【解決手段】信号処理ユニット１００は、コンフィギュレーションデータの更新情報が周波数信号によって表現され、当該周波数信号がＦＰＧＡから出力される。また、ＣＰＵでは、入力された周波数信号の周波数ｆに基づいて、コンフィギュレーションデータの更新情報を認識する処理を行うこととされる。このため、ＦＰＧＡでは、一つのデータｐｉｎから更新情報に係る信号を出力させることが可能となり、当該ＦＰＧＡに配備される他のデータｐｉｎを有効に利用できる。また、ＣＰＵでは、周波数信号の周波数ｆに基づいて更新情報を特定できるので、パルスエッジ等の間隔を検出することで直ちに更新情報を認識することが可能となる。 （もっと読む）

【課題】製品ボードに搭載される製品ＦＰＧＡの端子数に制限されず、内部信号の観測を可能とし、製品ＦＰＧＡを製品ボードに搭載された実使用状態で論理検証することが可能な評価システムを提供することを課題とする。
【解決手段】評価システム１は、製品ボード２、評価ボード３、およびそれらを接続するシリアル・インターフェース５を備える。製品ボード２に搭載される製品ＦＰＧＡ６はコアロジック６０に入力される外部入力信号を分岐する分岐回路６１を備える。評価ボード３は観測ＦＰＧＡ８を備える。観測ＦＰＧＡ８はコアロジック６０と論理的に等価な観測コアロジック８１および観測コアロジック８１の内部信号を取得する内部信号取得回路８２を備える。コアロジック６０の実動作に供される外部入力信号が評価ボード３に送られ観測コアロジック８１がコアロジック６０の実動作と等価に動作する。その時の内部信号を取り出し論理検証を行う。 （もっと読む）

【課題】 本発明は、データ処理動作を行うよう構成されたデータ処理回路を備えたデータ処理装置を提供する。
【解決手段】 複数の状態保持回路がデータ処理回路の一部を形成し、これらの回路は、低電力モードに入ったデータ処理回路のそれぞれのノードにてそれぞれの状態値を保持するよう構成される。１以上のスキャンパスは、状態値がそれぞれのノードにスキャンインまたはアウトされてもよいよう、複数の状態保持回路を直列に接続する。複数のパリティ情報生成要素はスキャンパスに結合され、状態保持回路によってそれらそれぞれのノードにて保持されたそれぞれの状態値を示すパリティ情報を生成するよう構成される。複数のパリティ情報生成要素は、それぞれの状態値の一つが変化した場合にパリティパスの出力にて生成された出力パリティ値を反転するよう、１以上のパリティパスを提供し、状態保持回路によって保持された状態値の保全性の外部指示を提供するよう配置される。 （もっと読む）

【課題】１５５３バス動作の自己検査のためのシステムおよび方法を提供する。
【解決手段】１５５３自己検査論理は、１５５３バストランシーバと自己検査プロセッサペアとのデータ通信を管理する。１５５３自己検査論理は、ロックステップで動作する一次論理および二次論理を含む。１５５３自己検査論理が１５５３バストランシーバにデータを書き込むとき、１５５３自己検査論理は、一次論理によって生成された第１の１５５３フォーマット済みメッセージを、二次論理によって生成された第２の１５５３フォーマット済みメッセージと比較し、第１の１５５３フォーマット済みメッセージが第２の１５５３フォーマット済みメッセージと一致しないときに、エラー表示を生成する。 （もっと読む）

【課題】誤動作が生じない電源電圧または周波数の正確な値を情報処理装置に設定することを容易にする。
【解決手段】第１パリティ生成部４２０は、演算器３１０により処理された処理データのエラーを検出するための第１のエラー検出符号を生成する。第２パリティ生成部は、第１のエラー検出符号から処理データのエラーを検出するための第２のエラー検出符号を生成する。第１パリティ検査部４６０は、保持された第１のエラー検出符号を使用して保持された処理データのエラーを第１のエラーとして検出する。第２パリティ検査部４７０は、保持された第２のエラー検出符号を使用して保持された処理データのエラーを第２のエラーとして検出する。制御量出力部５００は、第１のエラーの発生率が第１の閾値以下であるときに、第２の閾値を第２のエラーの発生率の目標値として電源電圧または周波数を制御する制御量を出力する。 （もっと読む）

【課題】選択されていないＴＡＰの電源がオンまたはオフされているかに関わらず、選択されたＴＡＰへ情報を転送することができる電子システムを提供する。
【解決手段】電子システム１０は、それぞれＴＡＰスイッチ１２に接続されたＴＡＰ２０，２２，２４を有している。ＴＡＰスイッチ１２は、例えば、命令に追加または事前追加されたコードのように、シリアル命令に含まれる選択コードに応答して、ＴＡＰのうちの選択された１つへクロック信号を提供するように構成された第１の回路４０を備える。このＴＡＰスイッチは更に、ＴＡＰスイッチによって受け取られたシリアル命令を、選択されたＴＡＰへ渡すように構成された命令レジスタ（ＩＲ）を備える第２の回路３８と、選択コードに応答して、選択されたＴＡＰから受け取ったシリアル命令を、ＴＡＰスイッチの出力へと転送するように構成された第３の回路４２とを備える。 （もっと読む）

【課題】論理回路内部のスキャン・チェイン上の単一固定故障に対して、スキャン・チェインに特化した故障辞書を用いて、テスト結果と照合することで、処理時間を短縮して推定する。
【解決手段】論理回路の構成情報と、スキャン・テストパタンと、故障スキャン・チェイン特定手段２２と、スキャン・チェイン故障辞書を作成しスキャン・チェイン故障辞書記憶部３４に記憶するスキャン・チェイン故障辞書作成手段２５と、故障スキャンＦＦ絞り込み手段２３と、フェイル出力情報を階層毎に比較照合して一致する故障候補箇所のパスビットも含めた一致率を算出し、スキャン・チェイン名（番号）とスキャンＦＦ名とスキャン・ビット番号と信号線と信号線分岐と故障種別と一致率とレイアウト情報と近接信号線情報を、故障推定結果として出力するスキャン・チェイン故障辞書照合手段２６を備える。 （もっと読む）

【課題】簡易な構成で論理回路を用いたシステムを停止させることなく論理回路の試験を行なう回路試験装置を得ること。
【解決手段】システムの動作の一部を実行する試験対象部と同じ機能を有した論理回路をＦＰＧＡを用いて再構成する試験対象機能代替部１１を備え、試験対象入力選択部１５は、試験対象部１０の試験が行なわれる際には試験データ準備部１６からの試験情報を選択して試験対象部１０に出力し、且つ試験対象部がシステムの動作の一部を実行する際にはシステム前段Ｐ１からの入力情報を選択して試験対象部１０に出力し、有効回路選択部１４は、試験対象部の試験が行なわれる際には再構成後の試験対象機能代替部１１による処理結果を選択してシステム後段Ｑ１側へ出力し、且つ試験対象部１０がシステムの動作の一部を実行する際には試験対象部１０による処理結果を選択してシステム後段Ｑ１側へ出力する。 （もっと読む）

【課題】 大規模な論理を複数のＦＰＧＡに搭載して、高速に検証をおこなう場合において、ＦＰＧＡ間に転送サイクル遅れのデータが存在しても、正しい論理動作を実現できる論理検証装置を提供する。
【解決手段】 パラレル−シリアル変換を用い、複数の信号線からの信号を1本の物理線上で送信、受信する時分割転送方法を採用する。このとき、物理線上の信号転送時間をもとに、大規模論理の動作周波数を決める。時分割転送は、クロック信号やリセット信号を時分割転送の対象から除外した、データ信号等を転送対象とし、時分割転送が終了した時に大規模論理のクロックを動作させ、転送したデータを本来の大規模論理のレジスタに反映させる。時分割データ転送処理の開始タイミングおよび終了タイミングの前後には、信号安定化のための保持サイクルが割りあてられ、大規模論理用クロックの立ち上げおよび立ち下げは、両端の保持サイクルに同期して、おこなわれる。 （もっと読む）

スキャン可能なパルスダイナミックロジックゲートは、評価パルスのアサーションに応答してダイナミック入力を評価する評価ネットワークを備えている。評価パルスは、クロック信号より幅が短くなるようにクロック信号から発生される。通常の動作モード中に、評価パルスがアサートされたとき、評価ネットワークは、ダイナミック入力の状態に基づいてダイナミックノードをディスチャージする。それにより生じるダイナミックノードの状態は、出力記憶素子内にラッチされる。評価パルスがデアサートされると、ダイナミックノードがプリチャージされる。スキャン動作モード中に、ダイナミックノードは、プリチャージされたままとなる。スキャンデータは、スキャン関連コントロール信号のコントロールのもとで出力記憶素子へ転送される。 （もっと読む）

【課題】擬似故障の発生にかかる信号の伝播遅延を考慮した故障制御装置、プロセッサコアおよび擬似故障制御方法を得ること。
【解決手段】故障発生対象回路４０＿１〜４０＿ｎの近傍に、擬似故障を発生させる擬似故障発生装置３０＿１〜３０＿ｎを配置する。擬似故障制御装置２０は、擬似故障発生装置３０＿１〜３０＿ｎのいずれかを選択してローカル故障モードレジスタ３１に故障の内容をセットする。擬似故障発生装置３０＿１〜３０＿ｎは、故障の内容に対応するイベントの発生を監視して擬似故障制御装置２０に通知し、擬似故障制御装置２０は、イベントの発生回数に基づいて擬似故障発生装置３０＿１〜３０＿ｎに故障の発生を指示する。 （もっと読む）

【課題】２つの処理部のデータを比較判定する処理速度を低下させず、且つ、演算データ診断の信頼性を向上させた比較冗長型情報処理装置を提供することを目的とする。
【解決手段】同じ入力データに対して、同じ制御プログラムを同期して実行する第１の処理部１０ａと第２の処理部１０ｂと、入力データを生成し、出力データを受信する入出力部１２と、入出力部からの入力データを処理部に並列に供給し、出力データのいずれかを選択して入出力部に供給する系統選択部１１とを備え、夫々の処理部は、プログラムメモリ２ａと、制御周期信号を生成する制御周期同期部６ａと制御プログラムを実行するプロセッサ１ａと、演算データを記憶するデータメモリ部４ａと、演算データが一致しているか否かを比較判定する診断部３ａとを備え、診断部は、演算データを圧縮した要約情報を相互に比較して、一致、または不一致を判定して系統選択部１１に判定信号を出力する。 （もっと読む）

コンピュータ装置のシステムケアのためのシステム及びコンピュータプログラム製品を提供する。１つの実施形態では、処理が、コンピュータ装置のシステムケアプログラムによって、コンピュータ装置の１又はそれ以上のソフトウェア及びハードウェアコンポーネントを分析するステップと、１又はそれ以上のソフトウェア及びハードウェアコンポーネントの状態及び設定の少なくとも一方に基づいて、１又はそれ以上のソフトウェア及びハードウェアコンポーネントに基づくコンピュータ装置のシステムヘルスを分析するステップと、１又はそれ以上のソフトウェア及びハードウェアコンポーネントの署名プロファイルに基づいて、１又はそれ以上のソフトウェア及びハードウェアコンポーネントに基づくコンピュータ装置のパフォーマンスを分析するステップとを含む。この処理はまた、コンピュータ装置のシステムヘルス及びパフォーマンスに基づいて、システムケアプログラムによりコンピュータ装置ための１又はそれ以上の解決策を決定するステップと、１又はそれ以上の解決策を含むレポートを表示するステップとを含むこともできる。 （もっと読む）

【課題】情報処理装置のレジスタ診断の効率及び性能を高める。
【解決手段】ＣＰＵ１からレジスタに対するライトデータ及びリードデータのアドレスをアドレスバス２から取り出して記憶するアドレス記憶６１４、６１９と、ＣＰＵ１からレジスタに対するライトデータ及びリードデータをデータバス５から取り出して記憶するデータ記憶６１５、６２０とを有している。そして、アドレス記憶６１４、６１９で記憶したアドレス及びデータ記憶６１５、６２０で記憶したデータをＣＲＣ演算するＣＲＣ演算器６１７、６２２と、そのＣＲＣ演算器６１７、６２２の結果を記憶するレジスタＥ（６０７）及びレジスタＧ（６０９）とを持つ。そして、レジスタＥ（６０７）及びレジスタＧ（６０９）が記憶するライトデータ及びリードデータを比較する診断部６５５を備えている。 （もっと読む）

【課題】直列化及び非直列化回路が、クロスポイントスイッチにより経路付けするためにプログラマブルロジックデバイスの入力及び出力信号をグループ化するようにエミュレータ回路基板に提供される。
【解決手段】一例においては、プログラマブルロジックデバイスの入力及び出力信号は仮想相互接続のタイムマルチプレクスされた信号である。静的又は動的にスケジュールされた動作のためにクロスポイントスイッチを構成することが可能である。 （もっと読む）

【課題】起動時の待ち時間を短くしつつ、診断すべき診断項目を診断し、安全性を確保する。
【解決手段】診断計画作成部１２０は、診断項目データベース記憶部１１０（診断項目記憶部）が記憶した複数の診断項目のなかから一回の診断処理において診断する診断項目を抽出し、複数回の診断処理により、診断項目データベース記憶部１１０が記憶した複数の診断項目について診断をする診断計画を作成する。診断実行部２００は、組込み機器８００（対象装置）が起動した場合に、診断計画作成部１２０が作成した診断計画に基づいて、一回の診断処理を実行する。 （もっと読む）

【課題】ＬＳＩ等を実装したデジタル処理回路上の論理回路のロジックテストの回数を最小化してデジタル処理回路ごとのテストコストを削減する。
【解決手段】本発明のデジタル処理回路２０は、テスト信号に基づき所定のロジック処理を行ってｎビットの第１の処理結果を出力するＤＳＰ２２と、ＤＳＰ２２に縦続して接続され、第１の処理結果を入力し、入力した第１の処理結果に基づき所定のロジック処理を行ってｍビットの第２の処理結果を出力するＤＳＭ２３と、第２の処理結果のうちの特定のｍ１ビットを順次取り込み、所定のタイミングで出力するＳＲ２４と、セレクト信号により、第１のテストモードのときには、第１の処理結果及びＳＲ２４の出力を選択し、第２のテストモードのときには、第２の処理結果のうちのｍ２ビット（ｍ２＝ｍ-ｍ１）を選択し、テスト結果を出力するセレクタ２５とを有する。 （もっと読む）

【課題】設計者の負担軽減と設計作業の短縮化とを実現すること。
【解決手段】制御シリアライズ化処理部６０１では、ｂｒａｎｃｈ＿ｃａｌｌコマンドがコールされた時点で、管理用スレッド（メインスレッド）７００を生成する。この管理用スレッド７００に管理機構７１０を置く。管理機構７１０は、第１のサブスレッド７０１と第２のサブスレッド７０２を起動し、制御プログラム６０２へ実行命令を出す。また、制御プログラム６０２からの復帰命令により復帰する。管理機構７１０は第１のスクリプト２０１および第２のスクリプト２０２に制御を返すべき時刻をあらわす復帰時刻テーブルを持っている。 （もっと読む）